JP2012203964A - 半導体記憶装置 - Google Patents

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Abstract

【課題】記憶素子の配置を均等にし、微細化および大容量化を実現可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のビット線と、複数のワード線と、互いに隣接する２本の前記ビット線間に直列に接続された記憶素子およびセルトランジスタを含む複数のメモリセルとを備える。２本のビット線間に接続された複数のメモリセルのそれぞれのセルトランジスタのゲートは、互いに異なるワード線に接続されている。互いに隣接する複数のメモリセルの複数の前記記憶素子および複数のセルトランジスタは、交互に直列に接続される。
【選択図】図１

Description

本実施形態は、半導体記憶装置に関する。
近年、ＭＲＡＭ (Magnetoresistive Random Access Memory)、ＰＣＲＡＭ (Phase Change Random Access Memory)、ＲＲＡＭ (Resistive Random Access Memory)等、抵抗性素子を記憶素子として用いた不揮発性半導体記憶装置が開発されている。
これらのメモリのうちＭＲＡＭの書込み方式は、電流誘導磁場書込み方式およびスピン注入書込み方式が一般的であり、どちらも磁性体の磁化反転を利用しているため高速性が特長である。スピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有する。これは、スピン注入磁化反転に必要な電流量(反転閾値電流)が、磁気抵抗素子（ＭＴＪ素子）を流れる電流密度で規定されるため、ＭＴＪ素子の面積を縮小するに従って反転閾値電流が減少するからである。つまり、ＭＴＪ素子の面積を縮小すれば、反転閾値電流もスケーリングされるからである。従って、スピン注入書込み方式のＭＲＡＭは、高集積化、低消費電力化および高性能化に有利であり、ＤＲＡＭを代替可能な不揮発性半導体記憶装置として期待されている。
しかし、従来のメモリセルレイアウトでは、半導体基板上においてＭＴＪ素子は均等に配置されておらず、例えば、隣接するＭＴＪ素子間の間隔が狭い部分などがある。このため、ＭＲＡＭの微細化に伴い、リソグラフィ工程およびエッチング工程において露光や加工が困難になるという問題点が生じていた。
一方、隣接するＭＴＪ素子間のスペースにダミーＭＴＪ素子を配置することによって、見かけ上、ＭＴＪ素子を半導体基板上に均等に配置する方法がある。このような場合、ＭＴＪ素子は半導体基板上に均等に配置されるのでＭＴＪ素子の形状は安定するものの、ダミーＭＴＪ素子のみを選択的に他の電極や配線などから電気的に絶縁することが必要になるなど他のプロセス工程上の問題点が生じるという問題点がある。また、ダミーＭＴＪ素子を配置する面積分はメモリセルサイズを縮小できない。従って、このような従来のＭＲＡＭでは、微細化および大容量化を両立させることができなかった。
特開２０１０−２１９０９８号公報 特開２００８−１９２９９０号公報
記憶素子の配置を均等にし、微細化および大容量化を実現可能な半導体記憶装置を提供する。
本実施形態による半導体記憶装置は、複数のビット線と、複数のワード線と、互いに隣接する２本の前記ビット線間に直列に接続された記憶素子およびセルトランジスタを含む複数のメモリセルとを備える。２本のビット線間に接続された複数のメモリセルのそれぞれのセルトランジスタのゲートは、互いに異なるワード線に接続されている。互いに隣接する複数のメモリセルの複数の前記記憶素子および複数のセルトランジスタは、交互に直列に接続される。
第１の実施形態に従ったＭＲＡＭのメモリセルアレイの構成例を示す概略図。 単一のメモリセルＭＣの構成および動作を示す説明図。 データ読出し動作におけるワード線ＷＬｉの電圧およびセンスアンプイネーブル信号ＳＡＥＮの電圧を示すタイミング図。 本実施形態によるメモリセルアレイＭＣＡのレイアウトを示す平面図。 図４のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に沿った断面図。 アクティブエリアＡＡおよびゲート電極ＧＣ（ワード線ＷＬ）のレイアウトを示す平面図、および、上部電極ＵＥおよびビアコンタクトＶ０のレイアウトを示す平面図。 ＭＴＪ素子および上部電極ＵＥのレイアウトを示す平面図、および、上部電極ＵＥ、ビアコンタクトＶ１およびビット線ＢＬのレイアウトを示す平面図。 第１の実施形態の変形例に従ったＭＲＡＭのメモリセルアレイの構成例を示す概略図。 ワード線ＷＬｉ、センスアンプイネーブル信号ＳＡＥＮＡ、ＳＡＥＮＢ、および、スイッチイネーブル信号ＥＮＡ、ＥＮＢの読出し時における動作の一例を示すタイミング図。 第２の実施形態に従ったＭＲＡＭのメモリセルアレイの構成例を示す概略図。 第２の実施形態によるメモリセルアレイＭＣＡのレイアウトを示す平面図。 図１１のＣ−Ｃ線およびＤ−Ｄ線に沿った断面図。 上部電極ＵＥおよびビアコンタクトＶ０のレイアウトを示す平面図、ＭＴＪ素子および上部電極ＵＥのレイアウトを示す平面図、および、上部電極ＵＥ、ビアコンタクトＶ１およびビット線ＢＬのレイアウトを示す平面図。 第２の実施形態の変形例に従ったＭＲＡＭのメモリセルアレイの構成例を示す概略図。 第３の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡの断面図。 第４の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡの断面図。 第５の実施形態に従ったＭＲＡＭのメモリセルアレイおよびセンスアンプの構成例を示す概略図。 第６の実施形態に従ったＭＲＡＭのメモリセルアレイおよびセンスアンプの構成例を示す概略図。 第５の実施形態の変形例に従ったＭＲＡＭのメモリセルアレイおよびセンスアンプの構成例を示す概略図。 第６の実施形態の変形例に従ったＭＲＡＭのメモリセルアレイおよびセンスアンプの構成例を示す概略図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、第１の実施形態に従ったＭＲＡＭのメモリセルアレイの構成例を示す概略図である。メモリセルアレイＭＣＡは、マトリクス状に二次元配置された複数のメモリセルＭＣを含む。各メモリセルＭＣは、互いに隣接する２本のビット線対ＢＬｉ、ＢＬｉ＋１（ｉは整数）とワード線ＷＬｉとの交点に対応して配置されている。ビット線ＢＬｉは、第１の方向としてのカラム方向に延伸しており、ワード線ＷＬｉは、カラム方向に対して直交する第２の方向としてのロウ方向に延伸している。
各メモリセルＭＣは、ビット線対ＢＬｉ、ＢＬｉ＋１の間に直列に接続されたＭＴＪ素子およびセルトランジスタＣＴを含む。ビット線対ＢＬｉ、ＢＬｉ＋１の間に接続された複数のメモリセルＭＣのそれぞれのセルトランジスタＣＴのゲートは、互いに異なるワード線ＷＬｉに接続されている。例えば、第１から第６のメモリセルＭＣ０〜ＭＣ５のセルトランジスタＣＴのゲートは、それぞれワード線ＷＬ０〜ＷＬ５に接続されている。
さらに、本実施形態では、ビット線対ＢＬｉ、ＢＬｉ＋１の間に接続された複数のメモリセルＭＣｉのうち第１のメモリセルＭＣ０のＭＴＪ素子は、第１のメモリセルＭＣ０に隣接する第２のメモリセルＭＣ１のセルトランジスタＣＴの一端（ドレインまたはソース）に接続されている。第２のメモリセルＭＣ１のＭＴＪ素子は、第２のメモリセルＭＣ１にさらに隣接する第３のメモリセルＭＣ２のセルトランジスタＣＴの一端（ドレインまたはソース）に接続されている。同様に、メモリセルＭＣｉのＭＴＪ素子は、メモリセルＭＣｉにさらに隣接するメモリセルＭＣｉ＋１のセルトランジスタＣＴの一端（ドレインまたはソース）に接続されている。このように、本実施形態では、互いに隣接するビット線対ＢＬｉ、ＢＬｉ＋１の間に接続された複数のメモリセルＭＣｉは、同一のビット線対ＢＬｉ、ＢＬｉ＋１の間に接続され、それぞれのＭＴＪ素子とセルトランジスタＣＴとが交互に直列に接続されるように構成される。即ち、互いに隣接するビット線対ＢＬｉ、ＢＬｉ＋１の間において、ＭＴＪ素子およびセルトランジスタＣＴは、例えば、ＣＴ、ＭＴＪ、ＣＴ、ＭＴＪ、ＣＴ、ＭＴＪ、ＣＴ、ＭＴＪ・・・のような順番で交互に直列接続される。
さらに、複数のメモリセルＭＣｉのそれぞれセルトランジスタＣＴの一端は、ｉの順番で交互にビット線ＢＬｉまたはＢＬｉ＋１に接続される。即ち、メモリセルＭＣ０のセルトランジスタＣＴの一端は、ビット線ＢＬ０に接続され、メモリセルＭＣ１のセルトランジスタＣＴの一端は、ビット線ＢＬ１に接続され、メモリセルＭＣ２のセルトランジスタＣＴの一端は、ビット線ＢＬ０に接続され、メモリセルＭＣ３のセルトランジスタＣＴの一端は、ビット線ＢＬ１に接続されている。
ビット線対ＢＬｉ、ＢＬｉ＋１のうち一方のビット線ＢＬｉは、センスアンプＳＡに接続されており、他方のビット線ＢＬｉ＋１は、基準電位ＶＳＳ（例えば、グランド）に接続されている。センスアンプＳＡは、ビット線ＢＬｉを介してＭＴＪ素子に電流を流し、そのときにＭＴＪ素子に流れるセル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆとを比較する。これにより、センスアンプＳＡは、メモリセルＭＣｉに格納されたデータの論理を検出する。
互いにロウ方向に隣接する２つのメモリセルＭＣｉ、ＭＣｉ＋１の各ＭＴＪ素子に流れる電流は互いに逆方向になる。例えば、メモリセルＭＣ０を流れる電流は、セルトランジスタＣＴからＭＴＪ素子に向かって流れる（図２のＡ２参照）が、メモリセルＭＣ１を流れる電流は、ＭＴＪ素子からセルトランジスタＣＴに向かって流れる（図２のＡ１参照）。従って、本実施形態では、センスアンプＳＡは、メモリセルに対して双方向に流れる電流を検出する必要がある。この場合、センスアンプＳＡは、ビット線対ＢＬｉ、ＢＬｉ＋１の一方に接続されていればよい。従って、センスアンプＳＡとビット線ＢＬとの接続構成が簡素化される。また、センスアンプＳＡは、ビット線対ＢＬｉ、ＢＬｉ＋１ごとに設ければ足りる。よって、センスアンプＳＡの個数を低減させることができる。これは、メモリのチップサイズの縮小化に繋がる。
図２は、単一のメモリセルＭＣの構成および動作を示す説明図である。各メモリセルＭＣは、それぞれ記憶素子としての磁気トンネル接合素子（ＭＴＪ素子）ＭＴＪと、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬｉとビット線ＢＬｉ＋１との間に直列に接続されている。図２では、セルトランジスタＣＴがビット線ＢＬｉ側に配置され、ＭＴＪ素子がビット線ＢＬｉ＋１側に配置されている。ただし、図１のＭＣ１、ＭＣ３、ＭＣ５のように、ＭＴＪ素子がビット線ＢＬｉ側に配置され、セルトランジスタＣＴがビット線ＢＬｉ＋１側に配置されている場合もある。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。
ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化方向の相対関係によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、固定層、トンネルバリア層、記録層を順次積層して構成される。固定層Ｐおよび記録層Ｆは、強磁性体で構成されており、トンネルバリア層は、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
書込み時に矢印Ａ１の向きに書き込み閾値以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに書き込み閾値以上の電流を流すと、固定層Ｐと記録層Ｆとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＭＴＪ素子は、書き込み電流の方向によって異なるデータを書き込むことができる。
尚、図２では固定層Ｐがビット線に、記録層ＦがセルトランジスタＣＴに接続された例を示したが、これとは逆に記録層がビット線に、固定層がセルトランジスタに接続された構成にしてもよい。その場合は、書き込まれるデータの極性が上記とは逆になる。
読出し時には、メモリセルＭＣ０、ＭＣ２、ＭＣ４において、矢印Ａ２の向きに読み出し用電圧を印加すると、各メモリセル内のＭＴＪ素子の抵抗状態に応じたセル電流Ｉｃｅｌｌがビット線ＢＬ０を流れる。センスアンプＳＡは、セル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆとを比較することによって、ＭＴＪ素子の論理状態を検出する。
また、メモリセルＭＣ１、ＭＣ３、ＭＣ５において、矢印Ａ１の向きに読み出し用電圧を印加すると、各メモリセル内のＭＴＪ素子の抵抗状態に応じたセル電流Ｉｃｅｌｌがビット線ＢＬ０を流れる。センスアンプＳＡは、セル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆとを比較することによって、ＭＴＪ素子の論理状態を検出する。
図３は、データ読出し動作におけるワード線ＷＬｉの電圧およびセンスアンプイネーブル信号ＳＡＥＮの電圧を示すタイミング図である。例えば、ワード線ＷＬ０〜ＷＬ３が順番に活性化される。ワード線ＷＬ０〜ＷＬ３の活性化のタイミングに合せてセンスアンプイネーブル信号ＳＡＥＮも活性化されている。尚、ワード線の活性化後にセル電流が安定した後に、センスアンプイネーブル信号ＳＡＥＮを活性化することが望ましい。
これにより、時点ｔ０において、各カラムのセンスアンプＳＡは、ワード線ＷＬ０に接続された各カラムのメモリセルＭＣのデータを、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６・・・を介して検出する。時点ｔ１において、各カラムのセンスアンプＳＡは、ワード線ＷＬ１に接続された各カラムのメモリセルＭＣのデータを、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６・・・を介して検出する。時点ｔ２において、各カラムのセンスアンプＳＡは、ワード線ＷＬ２に接続された各カラムのメモリセルＭＣのデータを、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６・・・を介して検出する。さらに、時点ｔ３において、各カラムのセンスアンプＳＡは、ワード線ＷＬ３に接続された各カラムのメモリセルＭＣのデータを、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６・・・を介して検出する。その後、センスアンプＳＡは、ワード線ＷＬ４、ＷＬ５・・・に接続されたメモリセルＭＣのデータを順番に検出する。
ワード線ＷＬｉを適宜選択的に駆動することによって、カラム方向に隣接する複数のメモリセルＭＣ０〜ＭＣ５のうち任意のメモリセルについて、同一のビット線対ＢＬ０、ＢＬ１を介してデータを読み出すことができる。
尚、ここでは読出し動作について説明したが、書込み動作については、上記で図２を用いて説明したように、メモリセルＭＣに書き込みデータに応じた方向の書込み電流を流せばよい。
（レイアウト）
図４は、本実施形態によるメモリセルアレイＭＣＡのレイアウトを示す平面図である。図５（Ａ）〜図５（Ｄ）は、それぞれ図４のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に沿った断面図である。図６（Ａ）は、アクティブエリアＡＡおよびゲート電極ＧＣ（ワード線ＷＬ）のレイアウトを示す平面図であり、図６（Ｂ）は、上部電極ＵＥおよびビアコンタクトＶ０のレイアウトを示す平面図である。さらに、図７（Ａ）は、ＭＴＪ素子および上部電極ＵＥのレイアウトを示す平面図であり、図７（Ｂ）は、上部電極ＵＥ、ビアコンタクトＶ１およびビット線ＢＬのレイアウトを示す平面図である。尚、コンタクトプラグＣＢ０及びＣＢ１は図６及び図７には図示していないが、図５に示すようにＶ０とＭＴＪの両方の下部に配置される。
図４において、ビット線対ＢＬ２、ＢＬ３、および、ビット線対ＢＬ４、ＢＬ５に接続されたメモリセルＭＣの構成は、ビット線対ＢＬ０、ＢＬ１に接続されたメモリセルＭＣの構成と同様である。即ち、ビット線対ＢＬ０、ＢＬ１に接続されたメモリセルＭＣの構成が、ロウ方向に繰り返し形成されている。従って、ここでは、ビット線対ＢＬ０、ＢＬ１に関するメモリセルＭＣの構成を説明し、その他のビット線対に関するメモリセルＭＣの構成については省略する。
複数のアクティブエリアＡＡは、半導体基板１０上において、それぞれメモリセルＭＣごとにＳＴＩ（Shallow Trench Isolation）によって素子分離されている。即ち、セルトランジスタＣＴの拡散層（ソースおよびドレイン）は、各メモリセルＭＣ毎に個別に設けられており、隣接する複数のメモリセルＭＣのセルトランジスタＣＴとは拡散層を共有していない。複数のアクティブエリアＡＡは、第１の方向としてのカラム方向に配列されアクティブエリア列を構成している。カラム方向とほぼ直交する第２の方向としてのロウ方向に隣接する２つのアクティブエリア列において、アクティブエリアＡＡは、カラム方向に半ピッチずつずれて配置されている（図６（Ａ）参照）。アクティブエリア列は、ビット線ＢＬｉに対応するので、アクティブエリアＡＡは、ビット線ＢＬｉごとに半ピッチずつずれて配置されていると換言してもよい。これは、図５（Ａ）と図５（Ｂ）とを比較することによっても理解できる。このように、平面レイアウトにおいて、アクティブエリアＡＡは、千鳥状に配置されている。
図５（Ａ）および図５（Ｂ）に示すように、各アクティブエリアＡＡには、セルトランジスタＣＴが形成されている。セルトランジスタＣＴは、ゲート電極ＧＣと、ゲート電極ＧＣの下のチャネル部の両側に形成された拡散層２０、２１とを含む。セルトランジスタＣＴの一方の拡散層２１は、コンタクトプラグＣＢ１を介してＭＴＪ素子の下端に接続されている。
図４、図５（Ｃ）および図５（Ｄ）に示すように、一端がＭＪＴ素子の上端に接続された上部電極ＵＥは、ロウ方向に延伸している。例えば、図５（Ｃ）に示すように、ビット線ＢＬ１の下に設けられたＭＴＪ素子に一端が接続された上部電極ＵＥの他端は、ビット線ＢＬ１に隣接するビット線ＢＬ０の下に設けられたセルトランジスタＣＴの拡散層２０に、ビアコンタクトＶ０およびコンタクトプラグＣＢ０を介して接続される。あるいは、図５（Ｄ）に示すように、ビット線ＢＬ０の下に設けられたＭＴＪ素子に一端が接続された上部電極ＵＥの他端は、ビット線ＢＬ０に隣接するビット線ＢＬ１の下に設けられたセルトランジスタＣＴの拡散層２０に、ビアコンタクトＶ０およびコンタクトプラグＣＢ０を介して接続される。さらに、上部電極ＵＥの他端は、図５（Ｃ）、図５（Ｄ）および図７（Ｂ）に示すようにその上に設けられたビアコンタクトＶ１を介してビット線ＢＬ１に接続されている。
図４、図５（Ａ）〜図５（Ｄ）に示すように、アクティブエリアＡＡがビット線ＢＬｉごとにカラム方向に半ピッチずつずらされているので、上部電極ＵＥは、ロウ方向にずらされていないにもかかわらず、ビット線ＢＬ０の下にあるＭＴＪ素子の上端を、ビット線ＢＬ０に隣接するビット線ＢＬ１と該ビット線ＢＬ１の下にあるセルトランジスタＣＴの拡散層２０とに電気的に接続することができる。
図４および図６（Ａ）に示すように、アクティブエリアＡＡは、それぞれカラム方向に延伸した形状（長方形または楕円形）を有する。図６（Ｂ）および図７（Ａ）に示すように上部電極ＵＥは、それぞれロウ方向に延伸した形状（長方形または楕円形）を有する。半導体基板１０の表面上方から見たときに、アクティブエリアＡＡおよび上部電極ＵＥは、交互に連続して配置され、一方の端部が他方の端部に重複するように配置されている。この重複部分は、図４のＭＴＪおよびＶ０、Ｖ１と表示された部分に相当する。また、本実施形態では、カラム方向に隣接する上部電極ＵＥの端部は、図６（Ｂ）および図７（Ａ）に示すようにロウ方向にはずれておらず揃って配置されている。従って、半導体基板１０の表面上方から見たときに、ビット線対ＢＬ０、ＢＬ１に対応する複数のアクティブエリアＡＡおよび複数の上部電極ＵＥは、ロウ方向に連続する矩形波形状に見える。以下、本実施形態のようなメモリセルアレイＭＣＡの構成を矩形波型構成ともいう。
以上のようなレイアウトにより、図１に示すメモリセルアレイＭＣＡの等価回路が実現され得る。
尚、上記ではビット線とワード線の配置ピッチが等しい場合の例を示したが、ビット線の配置ピッチとワード線の配置ピッチを異なる値に設定してもよい。
本実施形態では、アクティブエリアＡＡ、メモリセルＭＣ、ＭＴＪ素子、セルトランジスタＣＴ、ビアコンタクトＶ０、Ｖ１が半導体基板１０表面上において千鳥状に配置される。これにより、ＭＴＪ素子を含むそれぞれの構成要素は、半導体基板１０表面上において均等に配置される。尚、カラム方向に隣接するＡＡの切断箇所についても同様に千鳥状に配置されている。
また、最も近くに隣接する２つのＭＴＪ素子は、ロウ方向およびカラム方向に対して斜め方向（ほぼ４５度）に配置され、互いに異なるビット線ＢＬおよび互いに異なるワード線ＷＬに対応して配置されている。例えば、ビット線配置ピッチとワード線配置ピッチが等しい場合は最近接ＭＴＪ素子同士の配置角度は４５度となるため、隣接する２つのＭＴＪ素子間の配置ピッチＤＭＴＪは、ビット線ＢＬの配置ピッチ（ワード線ＷＬの配置ピッチ）Ｌの√２倍にすることができる。Ｌが２Ｆ（Ｆ＝Minimum Feature Size）とすれば、配置ピッチＤＭＴＪは、２√２ＦとＬに対して√２倍に緩和できる。よって、本実施形態によるＭＲＡＭの製造において、リソグラフィおよび形状加工が容易になる。同様に、最も近くに隣接する２つのビアコンタクトＶ０（またはＶ１）も、ロウ方向およびカラム方向に対して斜め方向（ほぼ４５度）に配置され、互いに異なるビット線ＢＬおよび互いに異なるワード線ＷＬに対応して配置されている。これにより、隣接する２つのビアコンタクトＶ０（またはＶ１）の配置ピッチもＭＴＪ同様に、√２×Ｌになる。よって、本実施形態によるＭＲＡＭの製造において、リソグラフィおよび形状加工が容易になる。その結果、ＭＲＡＭをさらに微細化することが可能となり、それに伴い、記憶容量をさらに大きくすることができる。
本実施形態では、図５（Ａ）〜図５（Ｄ）に示すように、第１の上部コンタクトとしてのビアコンタクトＶ１は、ＭＴＪ素子の上方に形成されておらず、下部コンタクトとしてのビアコンタクトＶ０の上方に上部電極ＵＥを介して設けられている。これにより、ビアコンタクトＶ１の形成時におけるプロセスダメージからＭＴＪ素子を保護することができる。
（第１の実施形態の変形例）
図８は、第１の実施形態の変形例に従ったＭＲＡＭのメモリセルアレイの構成例を示す概略図である。上記実施形態では、互いにロウ方向に隣接する２つのメモリセルＭＣｉ、ＭＣｉ＋１の各ＭＴＪ素子に流す読み出し動作時のセル電流Ｉｃｅｌｌは互いに逆方向（図２のＡ１、Ａ２）である。これに対し、本変形例によるＭＲＡＭでは、複数のメモリセルＭＣの各ＭＴＪ素子に流れる読み出し時のセル電流Ｉｃｅｌｌは、同一方向（図２のＡ１またはＡ２のいずれかのみ）に流れる。従って、本変形例では、センスアンプＳＡは、メモリセルアレイＭＣＡの両側に、各ビット線ＢＬｉに対応して設けられている。尚、メモリセルアレイＭＣの左側に設けられたセンスアンプをＳＡＬとし、その右側に設けられたセンスアンプをＳＡＲとする。
また、センスアンプＳＡＬ、ＳＡＲと基準電位ＶＳＳとの接続を切り替えるために、スイッチング素子ＳＷＡＬ、ＳＷＢＬ、ＳＷＡＲおよびＳＷＡＬが設けられている。本変形例のメモリセルアレイＭＣＡ自体の構成（矩形波型構成）は、第１の実施形態のそれと同様でよい。
スイッチング素子ＳＷＡＬは、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７とＶＳＳとの間に設けられている。スイッチング素子ＳＷＢＬは、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７とセンスアンプＳＡＬとの間に設けられている。スイッチング素子ＳＷＡＲは、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６とセンスアンプＳＡＲとの間に設けられている。スイッチング素子ＳＷＢＲは、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６とＶＳＳとの間に設けられている。
図９は、ワード線ＷＬｉ、センスアンプイネーブル信号ＳＡＥＮＡ、ＳＡＥＮＢ、および、スイッチイネーブル信号ＥＮＡ、ＥＮＢの読出し時における動作の一例を示すタイミング図である。
例えば、ワード線ＷＬ０〜ＷＬ３が順番に活性化される。ワード線ＷＬ０、ＷＬ２の活性化のタイミングに合せて、スイッチイネーブル信号ＥＮＡおよびセンスアンプイネーブル信号ＳＡＥＮＡも活性化されている。ワード線ＷＬ１、ＷＬ３の活性化のタイミングに合せて、スイッチイネーブル信号ＥＮＢおよびセンスアンプイネーブル信号ＳＡＥＮＢも活性化されている。
ｔ０およびｔ２において、スイッチイネーブル信号ＥＮＡが活性化されることによって、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６がそれぞれセンスアンプＳＡＲに接続され、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７が基準電位ＶＳＳに接続される。センスアンプイネーブル信号ＳＡＥＮＡが活性化されることによって、センスアンプＳＡＲが動作する。これにより、ワード線ＷＬ０、ＷＬ２に接続されたメモリセルＭＣにセル電流Ｉｃｅｌｌが流れる。セル電極Ｉｃｅｌｌの流れる方向は、図２のＡ２となる。
ｔ１およびｔ３において、スイッチイネーブル信号ＥＮＢが活性化されることによって、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７がそれぞれセンスアンプＳＡＬに接続され、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ８が基準電位ＶＳＳに接続される。センスアンプイネーブル信号ＳＡＥＮＢが活性化されることによって、センスアンプＳＡＬが動作する。これにより、ワード線ＷＬ１、ＷＬ３に接続されたメモリセルＭＣにセル電流Ｉｃｅｌｌが流れる。セル電極Ｉｃｅｌｌの流れる方向は、上記と同様に、図２のＡ２となる。
このように、セル電流ＩｃｅｌｌがメモリセルＭＣを同一方向に流れることによって、例えば基板バイアス効果によるセルトランジスタのチャネル抵抗の変動分がなくなるため、読出しマージン（“１”と“０”との信号差）を大きくすることができる。
尚、センスアンプＳＡＬ、ＳＡＲが、ビット線ＢＬに対応して設けられているため、センスアンプの配置個数、すなわちセンスアンプ形成領域の面積は第１の実施形態のそれよりも大きくなる。しかし、本変形例のメモリセルアレイＭＣＡの構成は、第１の実施形態のそれと同様であるので、本変形例は、第１の実施形態のその他の効果を得ることができる。
（第２の実施形態）
図１０は、第２の実施形態に従ったＭＲＡＭのメモリセルアレイの構成例を示す概略図である。第２の実施形態は、複数のメモリセルＭＣの配置において第１の実施形態と異なる。第１の実施形態では、図４に示すように半導体基板１０の表面上方から見たときに、アクティブエリアＡＡおよび上部電極ＵＥは、ロウ方向に連続する矩形波形状に見えるように配置されている。これに対し、第２の実施形態では、図１１に示すように半導体基板１０の表面上方から見たときに、上部電極ＵＥは、ロウ方向とカラム方向に対して斜め方向に連続する階段形状に見えるように配置されている。以下、第２の実施形態によるメモリセルアレイＭＣＡのような構成を階段型構成ともいう。
第２の実施形態は、ビット線ＢＬｉおよびワード線ＷＬｉの配置、各メモリセルＭＣの構成において第１の実施形態と同様である。尚、ビット線の配置自体は同一であるが、便宜上、第２の実施形態におけるビット線ＢＬ０〜ＢＬ６の呼称は、第１の実施形態のそれと異なっている。
より詳細には、複数のメモリセルＭＣｉのうち第１のメモリセルＭＣ０のＭＴＪ素子は、第１のメモリセルＭＣ０に隣接する第２のメモリセルＭＣ１のセルトランジスタＣＴの一端（ドレインまたはソース）に接続されている。第２のメモリセルＭＣ１のＭＴＪ素子は、第２のメモリセルＭＣ１にさらに隣接する第３のメモリセルＭＣ２のセルトランジスタＣＴに接続されている。同様に、メモリセルＭＣｉのＭＴＪ素子は、メモリセルＭＣｉにさらに隣接するメモリセルＭＣｉ＋１のセルトランジスタＣＴに接続されている。
さらに、第２の実施形態では、第１のメモリセルＭＣ０は、第１のビット線ＢＬ０と第１のビット線ＢＬ０に隣接する第２のビット線ＢＬ１との間に接続されている。第２のメモリセルＭＣ１は、第２のビット線ＢＬ１と第２のビット線ＢＬ１に隣接する第３のビット線ＢＬ２との間に接続されている。第３のメモリセルＭＣ２は、第３のビット線ＢＬ２と第３のビット線ＢＬ２に隣接する第４のビット線ＢＬ３との間に接続されている。同様に、メモリセルＭＣｉは、ビット線ＢＬｉとビット線ＢＬｉに隣接するビット線ＢＬｉ＋１との間に接続されている。
このように、本実施形態では、ビット線ＢＬｉを隣接するビット線ＢＬｉ＋１へ並進させたときに、複数のメモリセルＭＣｉのそれぞれのＭＴＪ素子とセルトランジスタＣＴとが交互に直列に接続されている。即ち、ビット線ＢＬｉを隣接するビット線ＢＬｉ＋１へ並進させたときに、ＭＴＪ素子およびセルトランジスタＣＴは、例えば、ＣＴ、ＭＴＪ、ＣＴ、ＭＴＪ・・・のような順番で交互に直列接続される。このように、互いに直列に接続された複数のメモリセルＭＣｉは、それぞれ異なるビット線対ＢＬｉ、ＢＬｉ＋１間に接続され、さらに、互いに直列に接続された複数のメモリセルＭＣｉは、それぞれ異なるワード線ＷＬｉに接続される。
第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。従って、図１０に示すセンスアンプＳＡは、メモリセルに対して双方向に流れる電流を検出する。この場合、センスアンプＳＡは、ビット線対ＢＬｉ、ＢＬｉ＋１の一方に接続されていればよいので、センスアンプＳＡとビット線ＢＬとの接続構成が簡素化される。また、センスアンプＳＡは、ビット線対ＢＬｉ、ＢＬｉ＋１ごとに設ければ足りる。よって、センスアンプＳＡの個数を低減させることができる。
データ読出し動作におけるワード線ＷＬｉの電圧およびセンスアンプイネーブル信号ＳＡＥＮの電圧を示すタイミングは、図３に示したものと同様でよい。
従って、時点ｔ０において、各カラムのセンスアンプＳＡは、ワード線ＷＬ０に接続された各カラムのメモリセルＭＣのデータを、ビット線ＢＬ１、ＢＬ３、ＢＬ５・・・を介して検出する。このとき、読出し対象のメモリセルＭＣの両側に接続されるビット線対は、（ＢＬ０，ＢＬ１）、（ＢＬ２，ＢＬ３）、（ＢＬ４，ＢＬ５）・・・である。時点ｔ１において、各カラムのセンスアンプＳＡは、ワード線ＷＬ１に接続された各カラムのメモリセルＭＣのデータを、ビット線ＢＬ１、ＢＬ３、ＢＬ５・・・を介して検出する。このとき、読出し対象のメモリセルＭＣの両側に接続されるビット線対は、（ＢＬ１，ＢＬ２）、（ＢＬ３，ＢＬ４）、（ＢＬ５，ＢＬ６）・・・である。時点ｔ２において、各カラムのセンスアンプＳＡは、ワード線ＷＬ２に接続された各カラムのメモリセルＭＣのデータを、ビット線ＢＬ１、ＢＬ３、ＢＬ５・・・を介して検出する。このとき、読出し対象のメモリセルＭＣの両側に接続されるビット線対は、（ＢＬ０，ＢＬ１）、（ＢＬ２，ＢＬ３）、（ＢＬ４，ＢＬ５）・・・である。さらに、時点ｔ３において、各カラムのセンスアンプＳＡは、ワード線ＷＬ３に接続された各カラムのメモリセルＭＣのデータを、ビット線ＢＬ１、ＢＬ３、ＢＬ５・・・を介して検出する。このとき、読出し対象のメモリセルＭＣの両側に接続されるビット線対は、（ＢＬ１，ＢＬ２）、（ＢＬ３，ＢＬ４）、（ＢＬ５，ＢＬ６）・・・である。ワード線ＷＬ４、ＷＬ５・・・に接続されたメモリセルＭＣのデータを検出する際は上述と同様に、ビット線対は（ＢＬ０，ＢＬ１）、（ＢＬ２，ＢＬ３）、（ＢＬ４，ＢＬ５）・・・と、（ＢＬ１，ＢＬ２）、（ＢＬ３，ＢＬ４）、（ＢＬ５，ＢＬ６）・・・とに交互に変更される。
例えば、メモリセルＭＣ０からデータを読み出し、あるいは、メモリセルＭＣ０へデータを書き込むとき、ワード線ＷＬ０を活性化させる。そして、センスアンプＳＡはビット線対ＢＬ０、ＢＬ１を介してデータを読み出し、あるいは、書き込みデータに応じた方向の書き込み電流をビット線対ＢＬ０、ＢＬ１を介して流す。
メモリセルＭＣ１からデータを読み出すとき、ワード線ＷＬ１を活性化させる。そして、センスアンプＳＡは、ビット線対ＢＬ１、ＢＬ２を介してデータを読み出す。
メモリセルＭＣ２からデータを読み出すとき、ワード線ＷＬ２を活性化させる。そして、センスアンプＳＡは、ビット線対ＢＬ２、ＢＬ３を介してデータを読み出す。
このように、第２の実施形態によるメモリは、ワード線ＷＬｉを適宜選択的に駆動することによって、直列に接続された複数のメモリセルＭＣ０〜ＭＣ５のうち任意のメモリセルから、データを読み出すことができる。このとき、メモリセルＭＣ０〜ＭＣ５のデータは、それぞれに対応するビット線対ＢＬ０、ＢＬ１、ビット線対ＢＬ１、ＢＬ２、ビット線対ＢＬ２、ＢＬ３、ビット線対ＢＬ３、ＢＬ４、ビット線対ＢＬ４、ＢＬ５、ビット線対ＢＬ５、ＢＬ６を介してセンスアンプＳＡへ伝達される。また、本実施形態によるＭＲＡＭは、ワード線ＷＬｉを適宜選択的に駆動することによって、メモリセルＭＣ０〜ＭＣ５のうち任意のメモリセルへデータを書き込むことができる。このとき、書込みデータは、メモリセルＭＣ０〜ＭＣ５のそれぞれに対応するビット線対ＢＬ０、ＢＬ１、ビット線対ＢＬ１、ＢＬ２、ビット線対ＢＬ２、ＢＬ３、ビット線対ＢＬ３、ＢＬ４、ビット線対ＢＬ４、ＢＬ５、ビット線対ＢＬ５、ＢＬ６を介してメモリセルＭＣ０〜ＭＣ５へ書き込まれる。
（レイアウト）
図１１は、第２の実施形態によるメモリセルアレイＭＣＡのレイアウトを示す平面図である。図１２（Ａ）および図１２（Ｂ）は、それぞれ図１１のＣ−Ｃ線およびＤ−Ｄ線に沿った断面図である。図１１のＡ−Ａ線およびＢ−Ｂ線に沿った断面図は、図５（Ａ）および図５（Ｂ）と実質的に同様であるので、ここでは省略する。図１３（Ａ）は、上部電極ＵＥおよびビアコンタクトＶ０のレイアウトを示す平面図である。図１３（Ｂ）は、ＭＴＪ素子および上部電極ＵＥのレイアウトを示す平面図であり、図１３（Ｃ）は、上部電極ＵＥ、ビアコンタクトＶ１およびビット線ＢＬのレイアウトを示す平面図である。アクティブエリアＡＡおよびワード線ＷＬのレイアウト図は、図６（Ａ）と同様であるので、ここでは省略する。また、コンタクトプラグＣＢ０およびＣＢ１についても第１の実施形態と同様である。
第２の実施形態は、カラム方向に隣接する上部電極ＵＥが互いにロウ方向に半ピッチずつずれている点で第１の実施形態と異なる。第２の実施形態の他の構成要素のレイアウトは、対応する第１の実施形態の構成要素のレイアウトと同様である。
図１３（Ａ）〜図１３（Ｃ）を参照すると、カラム方向に隣接する複数の上部電極ＵＥが、互いにロウ方向に半ピッチずつずれていることが理解できる。即ち、平面レイアウトにおいて、上部電極ＵＥも千鳥状に配置されている。またロウ方向に隣接する上部電極ＵＥの切断箇所についても同様に千鳥状に配置されている。
図１１、図１２（Ａ）および図１２（Ｂ）に示すように、一端がＭＪＴ素子の上端に接続された上部電極ＵＥは、ロウ方向に延伸している。例えば、図１２（Ａ）に示すように、ビット線ＢＬ１の下に設けられたＭＴＪ素子に一端が接続された上部電極ＵＥの他端は、ビット線ＢＬ１に隣接するビット線ＢＬ２の下に設けられたセルトランジスタＣＴの拡散層２０に、ビアコンタクトＶ０およびコンタクトプラグＣＢ０を介して接続される。あるいは、図１２（Ｂ）に示すように、ビット線ＢＬ０の下に設けられたＭＴＪ素子に一端が接続された上部電極ＵＥの他端は、ビット線ＢＬ０に隣接するビット線ＢＬ１の下に設けられたセルトランジスタＣＴの拡散層２０に、ビアコンタクトＶ０およびコンタクトプラグＣＢ０を介して接続される。さらに、上部電極ＵＥの他端は、図１２（Ａ）および図１２（Ｂ）に示すようにその上に設けられたビアコンタクトＶ１を介してビット線ＢＬ１に接続されている。
図１１、図１２（Ａ）および図１２（Ｂ）に示すように、ロウ方向に隣接する複数のアクティブエリアＡＡがカラム方向に半ピッチずつずらされており、かつ、カラム方向に隣接する複数の上部電極ＵＥがロウ方向に半ピッチずつずらされている。また、図１１に示すように、アクティブエリアＡＡは、それぞれカラム方向に延伸した形状（長方形または楕円形）を有する。さらに、上部電極ＵＥは、それぞれロウ方向に延伸した形状（長方形または楕円形）を有する。これにより、半導体基板１０の表面上方から見たときに、アクティブエリアＡＡおよび上部電極ＵＥは、交互に連続して配置され、一方の端部が他方の端部に重複するように配置されている。この重複部分は、図１１のＭＴＪおよびＶ０、Ｖ１と表示された部分に相当する。このような配置により、半導体基板１０の表面上方から見たレイアウトにおいて、複数のアクティブエリアＡＡおよび複数の上部電極ＵＥは、ロウ方向とカラム方向からほぼ４５度傾斜する方向へ連続的に延伸する階段形状に見える。
以上のようなレイアウトにより、図１０に示すメモリセルアレイＭＣＡの等価回路が実現され得る。
尚、上記ではビット線とワード線の配置ピッチが等しい場合の例を示したが、ビット線の配置ピッチとワード線の配置ピッチを異なる値に設定してもよい。
第２の実施形態もまた、ＭＴＪ素子を含むそれぞれの構成要素は、半導体基板１０表面上において均等に配置される。第２の実施形態によるＭＴＪ素子の配置は、第１の実施形態のそれと同様である。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
（第２の実施形態の変形例）
図１４は、第２の実施形態の変形例に従ったＭＲＡＭのメモリセルアレイの構成例を示す概略図である。本変形例は、第１の実施形態の変形例を第２の実施形態に適用した形態である。
第２の実施形態では、隣接するカラムのメモリセルＭＣｉ、ＭＣｉ＋１の各ＭＴＪ素子に流す読み出し動作時のセル電流Ｉｃｅｌｌは互いに逆方向である。これに対し、本変形例によるＭＲＡＭでは、複数のメモリセルＭＣの各ＭＴＪ素子に流れる読み出し動作時のセル電流Ｉｃｅｌｌは、同一方向に流れる。従って、本変形例では、センスアンプＳＡは、メモリセルアレイＭＣＡの両側に、各ビット線ＢＬｉに対応して設けられている。尚、メモリセルアレイＭＣの左側に設けられたセンスアンプをＳＡＬとし、その右側に設けられたセンスアンプをＳＡＲとする。
また、センスアンプＳＡＬ、ＳＡＲと基準電位ＶＳＳとの接続を切り替えるために、スイッチング素子ＳＷＡＬ、ＳＷＢＬ、ＳＷＡＲおよびＳＷＡＬが設けられている。本変形例のメモリセルアレイＭＣＡ自体の構成（階段型構成）は、第２の実施形態のそれと同様でよい。
スイッチング素子ＳＷＡＬは、ビット線ＢＬ１、ＢＬ３、ＢＬ５とＶＳＳとの間に設けられている。スイッチング素子ＳＷＢＬは、ビット線ＢＬ１、ＢＬ３、ＢＬ５とセンスアンプＳＡＬとの間に設けられている。スイッチング素子ＳＷＡＲは、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６とセンスアンプＳＡＲとの間に設けられている。スイッチング素子ＳＷＢＲは、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６とＶＳＳとの間に設けられている。
ワード線ＷＬｉ、センスアンプイネーブル信号ＳＡＥＮＡ、ＳＡＥＮＢ、および、スイッチイネーブル信号ＥＮＡ、ＥＮＢの読出し時におけるタイミング図は、図９に示すものと同様でよい。
例えば、ｔ０およびｔ２において、スイッチイネーブル信号ＥＮＡが活性化されることによって、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６がそれぞれセンスアンプＳＡＲに接続され、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７が基準電位ＶＳＳに接続される。センスアンプイネーブル信号ＳＡＥＮＡが活性化されることによって、センスアンプＳＡＲが動作する。これにより、ワード線ＷＬ０、ＷＬ２に接続されたメモリセルＭＣにセル電流Ｉｃｅｌｌが流れる。セル電極Ｉｃｅｌｌの流れる方向は、図２のＡ２となる。ビット線対は、（ＢＬ０，ＢＬ１）、（ＢＬ２，ＢＬ３）、（ＢＬ４，ＢＬ５）・・・となる。
ｔ１およびｔ３において、スイッチイネーブル信号ＥＮＢが活性化されることによって、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７がそれぞれセンスアンプＳＡＬに接続され、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ８が基準電位ＶＳＳに接続される。センスアンプイネーブル信号ＳＡＥＮＢが活性化されることによって、センスアンプＳＡＬが動作する。これにより、ワード線ＷＬ１、ＷＬ３に接続されたメモリセルＭＣにセル電流Ｉｃｅｌｌが流れる。セル電極Ｉｃｅｌｌの流れる方向は、上記と同様に、図２のＡ２となる。ビット線対は、（ＢＬ１，ＢＬ２）、（ＢＬ３，ＢＬ４）、（ＢＬ５，ＢＬ６）・・・となる。
このように、セル電流ＩｃｅｌｌがメモリセルＭＣを同一方向に流れることによって、例えば基板バイアス効果によるセルトランジスタのチャネル抵抗の変動分がなくなるため、読出しマージン（“１”と“０”との信号差）を大きくすることができる。
尚、センスアンプＳＡＬ、ＳＡＲが、ビット線ＢＬに対応して設けられているため、センスアンプの配置個数、すなわちセンスアンプ形成領域の面積は第２の実施形態のそれよりも大きくなる。しかし、本変形例のメモリセルアレイＭＣＡの構成は、第２の実施形態のそれと同様であるので、本変形例は、第２の実施形態のその他の効果を得ることができる。
（第３の実施形態）
図１５（Ａ）〜図１５（Ｄ）は、第３の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡの断面図である。第３の実施形態では、ビアコンタクトＶ１がＭＴＪ素子の上方に上部配線ＵＥを介して設けられている点で第１の実施形態と異なる。第３の実施形態のその他の構成は、対応する第１の実施形態の構成と同様でよい。
従って、図１５（Ａ）〜図１５（Ｄ）は、それぞれ図４のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に沿った断面図に相当する。ただし、図４のビアコンタクトＶ１は、ビアコンタクトＶ０と重複せずに、ＭＴＪ素子と重複する。
第３の実施形態のように、ビアコンタクトＶ１の位置をＭＴＪ素子の上方に設けても、等価回路自体は、図１に示すものと同じである。従って、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
さらに、第３の実施形態では、ビアコンタクトＶ１がＭＴＪ素子の上方に設けられているため、第１の実施形態と比較して、ＭＴＪ素子とビット線ＢＬとの間の寄生抵抗を上部電極ＵＥの配線抵抗分だけ低下させることができる。ＭＲＡＭはＭＴＪ素子の抵抗値をデータとして検出するため、ＭＴＪ素子とビット線ＢＬとの間の寄生抵抗の低減により読み出しマージンが向上する。
（第４の実施形態）
図１６（Ａ）および図１６（Ｂ）は、第４の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡの断面図である。第４の実施形態では、ビアコンタクトＶ１がＭＴＪ素子の上方に上部配線ＵＥを介して設けられている点で第２の実施形態と異なる。第４の実施形態のその他の構成は、対応する第２の実施形態の構成と同様でよい。
従って、図１６（Ａ）および図１６（Ｂ）は、それぞれ図１１のＣ−Ｃ線およびＤ−Ｄ線に沿った断面図に相当する。ただし、図１１のビアコンタクトＶ１は、ビアコンタクトＶ０と重複せずに、ＭＴＪ素子と重複する。また、図１１のＡ−Ａ線およびＢ−Ｂ線に沿った断面に相当する図は、図１５（Ａ）および図１５（Ｂ）と同様であるので、ここでは省略する。
第４の実施形態のように、ビアコンタクトＶ１の位置をＭＴＪ素子の上方に設けても、等価回路自体は、図１０に示すものと同じである。従って、第４の実施形態は、第２の実施形態と同様の効果を得ることができる。
さらに、第４の実施形態では、ビアコンタクトＶ１がＭＴＪ素子の上方に設けられているため、第２の実施形態と比較して、ＭＴＪ素子とビット線ＢＬとの間の寄生抵抗を上部電極ＵＥの配線抵抗分だけ低下させることができる。ＭＲＡＭはＭＴＪ素子の抵抗値をデータとして検出するため、ＭＴＪ素子とビット線ＢＬとの間の寄生抵抗の低減により読み出しマージンが向上する。
（第５の実施形態）
図１７は、第５の実施形態に従ったＭＲＡＭのメモリセルアレイ、ローカルＤＱ線およびセンスアンプの構成例を示す概略図である。第５の実施形態では、ｎ組（ｎは整数）のビット線対ＢＬｉ、ＢＬｉ＋１に対応する複数のメモリセルＭＣを１つのカラムブロックＣＢとして定義する。そして、ローカルＤＱ線ＬＤＱとセンスアンプＳＡは、カラムブロックＣＢごとに同時にｎビットのデータにアクセスできるよう構成される。メモリセルアレイＭＣＡ自体の構成は、第１の実施形態におけるメモリセルアレイＭＣＡの構成（矩形波型構成）と同様でよい。
例えば、図１７では、４組のビット線対ＢＬｉ、ＢＬｉ＋１に対応するメモリセルＭＣが各カラムブロックＣＢ（Ｎ−１）、ＣＢ（Ｎ）、ＣＢ（Ｎ＋１）・・・（以下、単にカラムブロックＣＢともいう）を構成している。Ｎは整数である。センスアンプＳＡ＿Ａ０〜ＳＡ＿Ａ３、ＳＡ＿Ｂ０〜ＳＡ＿Ｂ３（以下、単にセンスアンプＳＡともいう）は、メモリセルアレイＭＣＡの両側に４個ずつ配置されている。
センスアンプＳＡとカラムブロックＣＢとの間には、ローカルＤＱ線ＬＤＱ＿Ａ０〜ＬＤＱ＿Ａ３、ＬＤＱ＿Ｂ０〜ＬＤＱ＿Ｂ３（以下、単にローカルＤＱ線ＬＤＱともいう）と、トランスファゲートＸＦＥＲ＿Ａ、ＸＦＥＲ＿Ｂ（以下、単にトランスファゲートＸＦＥＲともいう）とが設けられている。
トランスファゲートＸＦＥＲは、ビット線ＢＬとローカルＤＱ線ＬＤＱとの間に接続されており、カラム選択線ＣＳＬによってオン／オフ制御される。トランスファゲートＸＦＥＲは、対応するカラムブロックＣＢが選択されたときに、その選択されたカラムブロックＣＢのビット線ＢＬを、ローカルＤＱ線ＬＤＱを介してセンスアンプＳＡに接続する。
ローカルＤＱ線ＬＤＱは、トランスファゲートＸＦＥＲとセンスアンプＳＡとの間を接続し、あるいは、トランスファゲートＸＦＥＲと基準電圧ＶＳＳ（設置電位）との間を接続できるように構成されている。基準電圧ＶＳＳは、クランプ回路ＣＬＡＭＰ＿Ａ、ＣＬＡＭＰ＿Ｂによって与えられる。例えば、センスアンプＳＡ＿Ａｉおよびクランプ回路ＣＬＡＭＰ＿Ｂは、制御信号ＥＮＢＬ＿ｅｖｅｎによって駆動される。一方センスアンプＳＡ＿Ｂｉおよびクランプ回路ＣＬＡＭＰ＿Ａは、制御信号ＥＮＢＬ＿ｏｄｄによって駆動される。
このような構成により、本実施形態によるＭＲＡＭは、複数のカラムブロックＣＢから１つのカラムブロックＣＢを選択的にローカルＤＱ線ＬＤＱに接続し、その選択カラムブロックＣＢのデータを読み出し、あるいは、選択カラムブロックへデータを書き込むことができる。
例えば、カラム選択線ＣＳＬ（Ｎ）によってカラムブロックＣＢ（Ｎ）が選択されたと仮定する。この場合、カラム選択線ＣＳＬ（Ｎ）によりカラムブロックＣＢ（Ｎ）とセンスアンプＳＡとの間のトランスファゲートＸＦＥＲ＿Ａ、ＸＦＥＲ＿Ｂがオン状態なる。これにより、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６がローカルＤＱ線ＬＤＱ＿Ａ（０〜３）に接続され、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７がローカルＤＱ線ＬＤＱ＿Ｂ（０〜３）に接続される。
ワード線ＷＬ０、ＷＬ２、ＷＬ４・・・のいずれかが選択された場合、制御信号ＥＮＢＬ＿ｅｖｅｎが活性化され、センスアンプＳＡ＿Ａおよびクランプ回路ＣＬＡＭＰ＿Ｂが活性化される。これにより、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６は、ローカルＤＱ線ＬＤＱ＿Ａ（０〜３）を介してセンスアンプＳＡ＿Ａに接続され、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７は、ローカルＤＱ線ＬＤＱ＿Ｂ（０〜３）を介して基準電圧Ｖｓｓに接続される。これにより、センスアンプＳＡ＿Ａ０〜ＳＡ＿Ａ３により読出し動作が実行される。
ワード線ＷＬ１、ＷＬ３、ＷＬ５・・・のいずれかが選択された場合、制御信号ＥＮＢＬ＿ｏｄｄが活性化され、センスアンプＳＡ＿Ｂおよびクランプ回路ＣＬＡＭＰ＿Ａが活性化される。これにより、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７は、ローカルＤＱ線ＬＤＱ＿Ｂ（０〜３）を介してセンスアンプＳＡ＿Ｂに接続され、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６は、ローカルＤＱ線ＬＤＱ＿Ａ（０〜３）を介して基準電圧Ｖｓｓに接続される。これにより、センスアンプＳＡ＿Ｂ０〜ＳＡ＿Ｂ３により読出し動作が実行される。
このように偶数番のワード線ＷＬに接続されたメモリセルＭＣのデータは、センスアンプＳＡ＿Ａｉによって検出され、奇数番のワード線ＷＬに接続されたメモリセルＭＣのデータは、センスアンプＳＡ＿Ｂｉによって検出される。
センスアンプＳＡが複数のカラムブロックＣＢに共有されていることによって、センスアンプＳＡの総個数を削減することができる。これは、ＭＲＡＭのチップサイズ縮小、すなわち低コスト化に繋がる。
（第６の実施形態）
図１８は、第６の実施形態に従ったＭＲＡＭのメモリセルアレイ、ローカルＤＱ線およびセンスアンプの構成例を示す概略図である。第６の実施形態は、メモリセルアレイＭＣＡが第２の実施形態のメモリセルアレイＭＣＡの構成（階段型構成）である点で第５の実施形態と異なる。第６の実施形態のその他の構成は、対応する第５の実施形態の構成と同様でよい。従って、第６の実施形態におけるセンスアンプＳＡとカラムブロックＣＢとの間の接続関係は、第５の実施形態におけるそれと同じでよい。
第６の実施形態では、読出しまたは書込み時に対となるビット線は、選択されるワード線ＷＬによって変化する。それに伴い、カラムブロックＣＢとセンスアンプＳＡとの接続関係、並びに、カラムブロックＣＢと基準電圧ＶＳＳとの接続関係を変更すればよい。
例えば、カラム選択線ＣＳＬ（Ｎ）によってカラムブロックＣＢ（Ｎ）が選択されたと仮定する。この場合、カラム選択線ＣＳＬ（Ｎ）によりカラムブロックＣＢ（Ｎ）とセンスアンプＳＡとの間のトランスファゲートＸＦＥＲ＿Ａ、ＸＦＥＲ＿Ｂがオン状態なる。これにより、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７がローカルＤＱ線ＬＤＱ＿Ａ（０〜３）に接続され、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６がローカルＤＱ線ＬＤＱ＿Ｂ（０〜３）に接続される。
ワード線ＷＬ０、ＷＬ２、ＷＬ４・・・のいずれかが選択された場合、制御信号ＥＮＢＬ＿ｅｖｅｎが活性化され、センスアンプＳＡ＿Ａおよびクランプ回路ＣＬＡＭＰ＿Ｂが活性化される。これにより、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７は、ローカルＤＱ線ＬＤＱ＿Ａ（０〜３）を介してセンスアンプＳＡ＿Ａに接続され、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６は、ローカルＤＱ線ＬＤＱ＿Ｂ（０〜３）を介して基準電圧Ｖｓｓに接続される。これにより、センスアンプＳＡ＿Ａ０〜ＳＡ＿Ａ３により読出し動作が実行される。このとき、ビット線対は、（ＢＬ１，ＢＬ２）、（ＢＬ３，ＢＬ４）、（ＢＬ５，ＢＬ６）・・・となる。ここで、非選択状態のカラムブロックＣＢについては、各ビット線ＢＬの電位を基準電圧ＶＳＳに固定するか、もしくは、非選択カラムブロックＣＢに接続されているトランスファゲートＸＦＥＲ＿Ｂをオン状態とする。
ワード線ＷＬ１、ＷＬ３、ＷＬ５・・・のいずれかが選択された場合、制御信号ＥＮＢＬ＿ｏｄｄが活性化され、センスアンプＳＡ＿Ｂおよびクランプ回路ＣＬＡＭＰ＿Ａが活性化される。これにより、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７は、ローカルＤＱ線ＬＤＱ＿Ａ（０〜３）を介して基準電圧Ｖｓｓに接続され、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６は、ローカルＤＱ線ＬＤＱ＿Ｂ（０〜３）を介してセンスアンプＳＡ＿Ｂに接続される。これにより、センスアンプＳＡ＿Ｂ０〜ＳＡ＿Ｂ３により読出し動作が実行される。このとき、ビット線対は、（ＢＬ０，ＢＬ１）、（ＢＬ２，ＢＬ３）、（ＢＬ４，ＢＬ５）・・・となる。ここで、非選択状態のカラムブロックＣＢについては，各ビット線ＢＬの電位を基準電圧ＶＳＳに固定するか、もしくは、非選択カラムブロックＣＢに接続されているトランスファゲートＸＦＥＲ＿Ａをオン状態とする。
センスアンプＳＡが複数のカラムブロックＣＢに共有されていることによって、センスアンプＳＡの総個数を削減することができる。これは、ＭＲＡＭのチップサイズ縮小、すなわち低コスト化に繋がる。
（第５の実施形態の変形例）
図１９は、第５の実施形態の変形例に従ったＭＲＡＭのメモリセルアレイ、ローカルＤＱ線、トランスファゲートＸＦＥＲおよびセンスアンプの構成例を示す概略図である。本変形例によるＭＲＡＭは、ビット線対ＢＬｉ、ＢＬｉ＋１のうち一方をローカルＤＱ線ＬＤＱを介してセンスアンプＳＡに接続し、他方をローカルＤＱ線ＬＤＱを介することなく基準電圧ＶＳＳに接続するように構成されている。これにより、メモリセルアレイＭＣＡの両側に設けられたセンスアンプＳＡが同時にデータを読み出すことができる。例えば、カラムブロックＣＢからｎビットデータを読み出すとき、メモリセルアレイＭＣＡの両側にｎ／２個ずつのセンスアンプＳＡを設ければよい。
メモリセルアレイＭＣＡ自体の構成は、第１の実施形態におけるメモリセルアレイＭＣＡの構成（矩形波型構成）と同様でよい。
例えば、図１９では４組のビット線対ＢＬｉ、ＢＬｉ＋１に対応する複数のメモリセルＭＣが各カラムブロックＣＢを構成しており、センスアンプＳＡ＿Ａ、ＳＡ＿Ｂ（以下、単にセンスアンプＳＡともいう）は、メモリセルアレイＭＣＡの両側に２個ずつ配置されている。センスアンプＳＡとカラムブロックＣＢとの間には、ローカルＤＱ線ＬＤＱ＿Ａ、ＬＤＱ＿Ｂ（以下、単にローカルＤＱ線ＬＤＱともいう）と、トランスファゲートＸＦＥＲ＿Ａ、ＸＦＥＲ＿Ｂ（以下、単にトランスファゲートＸＦＥＲともいう）とが設けられている。
トランスファゲートＸＦＥＲは、ビット線ＢＬとローカルＤＱ線ＬＤＱとの間に接続されており、カラム選択線ＣＳＬによってオン／オフ制御される。トランスファゲートＸＦＥＲは、対応するカラムブロックＣＢが選択されたときに、その選択されたカラムブロックＣＢのビット線ＢＬを、ローカルＤＱ線ＬＤＱを介してセンスアンプＳＡに接続する。あるいは、トランスファゲートＸＦＥＲは、対応するカラムブロックＣＢが選択されたときに、その選択されたカラムブロックＣＢのビット線ＢＬを、ローカルＤＱ線ＬＤＱを介することなく直接基準電圧ＶＳＳに接続する。
センスアンプＳＡは、対応するローカルＤＱ線ＬＤＱに接続される。
例えば、カラム選択線ＣＳＬ＿Ａ（Ｎ）が活性化された場合、カラムブロックＣＢ（Ｎ）の右側にあるセンスアンプＳＡ＿Ａ０は、ローカルＤＱ線ＬＤＱ＿Ａを介してビット線ＢＬ０に接続され、センスアンプＳＡ＿Ａ１は、ローカルＤＱ線ＬＤＱ＿Ａを介してビット線ＢＬ４に接続される。また、カラムブロックＣＢ（Ｎ）の左側にあるセンスアンプＳＡ＿Ｂ０は、ローカルＤＱ線ＬＤＱ＿Ｂを介してビット線ＢＬ７に接続され、センスアンプＳＡ＿Ｂ１は、ローカルＤＱ線ＬＤＱ＿Ｂを介してビット線ＢＬ３に接続される。
一方、ビット線ＢＬ１およびＢＬ５はトランスファゲートＸＦＥＲ＿Ａを介して基準電圧ＶＳＳに接続され、ビット線ＢＬ２およびＢＬ６はトランスファゲートＸＦＥＲ＿Ｂを介して基準電圧ＶＳＳに接続される。
これにより、センスアンプＳＡ＿Ａ０、ＳＡ＿Ａ１、ＳＡ＿Ｂ０、ＳＡ＿Ｂ１は、それぞれビット線ＢＬ０、ＢＬ４、ＢＬ７、ＢＬ３を介してメモリセルＭＣのデータを検出する。つまり、４ビットデータを同時にセンスアンプＳＡで検出することができる。
カラム選択線ＣＳＬ＿Ｂ（Ｎ）が活性化された場合、センスアンプＳＡ＿Ａ０は、ローカルＤＱ線ＬＤＱ＿Ａを介してビット線ＢＬ２に接続され、センスアンプＳＡ＿Ａ１は、ローカルＤＱ線ＬＤＱ＿Ａを介してビット線ＢＬ６に接続される。また、センスアンプＳＡ＿Ｂ０は、ローカルＤＱ線ＬＤＱ＿Ｂを介してビット線ＢＬ５に接続され、センスアンプＳＡ＿Ｂ１は、ローカルＤＱ線ＬＤＱ＿Ｂを介してビット線ＢＬ１に接続される。
一方、ビット線ＢＬ０およびＢＬ４はトランスファゲートＸＦＥＲ＿Ａを介して基準電圧ＶＳＳに接続され、ビット線ＢＬ３およびＢＬ７はトランスファゲートＸＦＥＲ＿Ｂを介して基準電圧ＶＳＳに接続される。
これにより、センスアンプＳＡ＿Ａ０、ＳＡ＿Ａ１、ＳＡ＿Ｂ０、ＳＡ＿Ｂ１は、それぞれビット線ＢＬ２、ＢＬ６、ＢＬ５、ＢＬ１を介してメモリセルＭＣのデータを検出する。この場合も、４ビットデータを同時にセンスアンプＳＡで検出することができる。
例えば、ＭＲＡＭは、偶数番のワード線ＷＬ０、ＷＬ２、ＷＬ４・・・が選択された場合、カラム選択線ＣＳＬ＿Ａ（Ｎ）を活性化させてデータを読み出す。ＭＲＡＭは、奇数番のワード線ＷＬ１、ＷＬ３、ＷＬ５・・・が選択された場合、カラム選択線ＣＳＬ＿Ｂ（Ｎ）を活性化させデータを読み出す。
このように動作させることによって、セル電流Ｉｃｅｌｌは、メモリセルＭＣに対して同一方向（図２のＡ２）に流れる。これにより前述の第１の実施形態の変形例と同様に、読み出しマージンを大きくすることができる。
本変形例によれば、センスアンプＳＡが複数のカラムブロックＣＢに共有されていることによって、センスアンプＳＡの個数を低減させることができる。さらに、トランスファゲートＸＦＥＲは、２つのビット線ＢＬのうち一方を選択的にローカルＤＱ線ＬＤＱに接続する。従って、読出し時および書き込み時にカラムブロックＣＢの両側に配置されたローカルＤＱ線ＬＤＱを全てビット線ＢＬに接続することができる。その結果、同時に読み出すデータのビット数に等しい個数のセンスアンプＳＡをカラムブロックＣＢの両側に配置すればよい。これは、ＭＲＡＭのさらなるチップサイズの縮小化、すなわち低コスト化に繋がる。
（第６の実施形態の変形例）
図２０は、第６の実施形態の変形例に従ったＭＲＡＭのメモリセルアレイ、ローカルＤＱ線、トランスファゲートＸＦＥＲおよびセンスアンプの構成例を示す概略図である。本変形例は、第５の実施形態の変形例を第６の実施形態に適用したものである。
第６の実施形態の変形例は、メモリセルアレイＭＣＡが第２の実施形態のメモリセルアレイＭＣＡの構成（階段型構成）である点で第５の実施形態の変形例と異なる。第６の実施形態の変形例のその他の構成は、対応する第５の実施形態の変形例の構成と同様でよい。従って、第６の実施形態の変形例におけるセンスアンプＳＡとカラムブロックＣＢとの間の接続関係は、第５の実施形態の変形例におけるそれと同じでよい。
第６の実施形態の変形例では、読出しまたは書込み時に対となるビット線は、選択されるワード線ＷＬによって変化する。それに伴い、カラムブロックＣＢとセンスアンプＳＡとの接続関係、並びに、カラムブロックＣＢと基準電圧ＶＳＳとの接続関係を変更すればよい。
例えば、カラム選択線ＣＳＬ＿Ａ（Ｎ）が活性化された場合、センスアンプＳＡ＿Ａ０は、ローカルＤＱ線ＬＤＱ＿Ａを介してビット線ＢＬ７に接続され、センスアンプＳＡ＿Ａ１は、ローカルＤＱ線ＬＤＱ＿Ａを介してビット線ＢＬ３に接続される。また、カラムブロックＣＢ（Ｎ）の左側にあるセンスアンプＳＡ＿Ｂ０は、ローカルＤＱ線ＬＤＱ＿Ｂを介してビット線ＢＬ０に接続され、センスアンプＳＡ＿Ｂ１は、ローカルＤＱ線ＬＤＱ＿Ｂを介してビット線ＢＬ４に接続される。
一方、ビット線ＢＬ１およびＢＬ５はトランスファゲートＸＦＥＲ＿Ａを介して基準電圧ＶＳＳに接続され、ビット線ＢＬ２およびＢＬ６はトランスファゲートＸＦＥＲ＿Ｂを介して基準電圧ＶＳＳに接続される。
ここで、非選択状態のカラムブロックＣＢについては，各ビット線ＢＬの電位を基準電圧ＶＳＳに設定するか、もしくは、非選択カラムブロックＣＢに接続されているトランスファゲートＸＦＥＲ＿Ｂをオン状態とする。
これにより、センスアンプＳＡ＿Ａ０、ＳＡ＿Ａ１、ＳＡ＿Ｂ０、ＳＡ＿Ｂ１は、それぞれビット線ＢＬ７、ＢＬ３、ＢＬ０、ＢＬ４を介してメモリセルＭＣのデータを検出する。つまり、４ビットデータを同時にセンスアンプＳＡで検出することができる。
カラム選択線ＣＳＬ＿Ｂ（Ｎ）が活性化された場合、センスアンプＳＡ＿Ａ０は、ローカルＤＱ線ＬＤＱ＿Ａを介してビット線ＢＬ５に接続され、センスアンプＳＡ＿Ａ１は、ローカルＤＱ線ＬＤＱ＿Ａを介してビット線ＢＬ１に接続される。また、センスアンプＳＡ＿Ｂ０は、ローカルＤＱ線ＬＤＱ＿Ｂを介してビット線ＢＬ２に接続され、センスアンプＳＡ＿Ｂ１は、ローカルＤＱ線ＬＤＱ＿Ｂを介してビット線ＢＬ６に接続される。
一方、ビット線ＢＬ３およびＢＬ７はトランスファゲートＸＦＥＲ＿Ａを介して基準電圧ＶＳＳに接続され、ビット線ＢＬ０およびＢＬ４はトランスファゲートＸＦＥＲ＿Ｂを介して基準電圧ＶＳＳに接続される。
ここで、非選択状態のカラムブロックＣＢについては，各ビット線ＢＬの電位を基準電圧ＶＳＳに設定するか、もしくは、非選択カラムブロックＣＢに接続されているトランスファゲートＸＦＥＲ＿Ａをオン状態とする。
これにより、センスアンプＳＡ＿Ａ０、ＳＡ＿Ａ１、ＳＡ＿Ｂ０、ＳＡ＿Ｂ１は、それぞれビット線ＢＬ５、ＢＬ１、ＢＬ２、ＢＬ６を介してメモリセルＭＣのデータを検出する。この場合も、４ビットデータを同時にセンスアンプＳＡで検出することができる。
例えば、ＭＲＡＭは、奇数番のワード線ＷＬ１、ＷＬ３、ＷＬ５・・・が選択された場合、カラム選択線ＣＳＬ＿Ａ（Ｎ）を活性化させてデータを読み出す。これにより、ビット線対は、（ＢＬ０，ＢＬ１）、（ＢＬ２，ＢＬ３）、（ＢＬ４，ＢＬ５）・・・となる。センスアンプＳＡは、ビット線ＢＬ７、ＢＬ３、ＢＬ０、ＢＬ４を介してデータを検出することができる。
ＭＲＡＭは、偶数番のワード線ＷＬ０、ＷＬ２、ＷＬ４・・・が選択された場合、カラム選択線ＣＳＬ＿Ｂ（Ｎ）を活性化させてデータを読み出す。これにより、ビット線対は、（ＢＬ１，ＢＬ２）、（ＢＬ３，ＢＬ４）、（ＢＬ５，ＢＬ６）・・・となる。センスアンプＳＡは、ビット線ＢＬ５、ＢＬ１、ＢＬ２、ＢＬ６を介してデータを検出することができる。
第６の実施形態の変形例は、第５の実施形態の変形例と同様の効果を得ることができる。
このように動作させることによって、セル電流Ｉｃｅｌｌは、メモリセルＭＣに対して同一方向（図２のＡ２）に流れる。これにより前述の第二の実施形態の変形例と同様に、読み出しマージンを大きくすることができる。
以上の実施形態において、主に読出し動作についてのみ説明したが、書込み動作については、上記で図２を用いて説明したように、メモリセルＭＣに書込みデータに応じた方向の書き込み電流を流せばよい。
メモリセルＭＣを構成するセルトランジスタＣＴは、平面型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）、所謂ＦｉｎＦＥＴ、Ｄｕａｌ-Ｃｈａｎｎｅｌ型ＦｉｎＦＥＴ、ＧＡＡ(Gate All Around)型トランジスタ、Ｓｉ Ｎａｎｏｗｉｒｅトランジスタ等、どのようなトランジスタを用いてもよい。
また、上記実施形態では、ＭＲＡＭを例として記載したが、上記実施形態は、ＰＣＲＡＭ、ＲＲＡＭ等の他の抵抗性記憶素子を用いた半導体記憶装置に適用することができる。
ＭＣ・・・メモリセル、ＭＣＡ・・・メモリセルアレイ、ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＭＴＪ・・・ＭＴＪ素子、ＣＴ・・・セルトランジスタ、ＳＡ・・・センスアンプ、ＡＡ・・・アクティブエリア、ＣＢ０、ＣＢ１・・・コンタクトプラグ、Ｖ０、Ｖ１・・・ビアコンタクト、ＵＥ・・・上部電極

Claims (10)

  1. 半導体基板と、
    前記半導体基板の上部および上方に設けられ、データを記憶する記憶素子およびセルトランジスタを含む複数のメモリセルと、
    前記メモリセルごとにそれぞれ素子分離され、前記半導体基板上において第１の方向に配列された複数のアクティブエリアであって、前記第１の方向とほぼ直交する第２の方向に隣接する前記アクティブエリアの配列間において、前記第１の方向に半ピッチずつずれて配置されている複数のアクティブエリアと、
    前記メモリセルの第１のメモリセルの前記記憶素子の一端を、該第１のメモリセルに対して前記第２の方向に隣接する第２のメモリセルの前記セルトランジスタとビット線とに接続する複数の上部電極とを備えた半導体記憶装置。
  2. 前記複数のアクティブエリアは、それぞれ前記第１の方向に延伸した形状を有し、
    前記複数の上部電極は、それぞれ前記第２の方向に延伸した形状を有し、
    前記半導体基板の表面上方から見たときに、前記複数のアクティブエリアおよび前記複数の上部電極は、連続した矩形波形状または連続した階段形状に見えるように配置されることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記複数の上部電極は、それぞれ前記第２の方向に延伸した形状を有し、
    前記第１の方向に隣接する２つの前記上部電極の端部は、前記第２の方向において揃って配置されていることを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記複数の上部電極は、それぞれ前記第２の方向に延伸した形状を有し、
    前記第１の方向に隣接する２つの前記上部電極は、前記第２の方向に半ピッチずつずれて配置されていることを特徴とする請求項２に記載の半導体記憶装置。
  5. 複数のビット線と、
    複数のワード線と、
    互いに隣接する２本の前記ビット線間に直列に接続された記憶素子およびセルトランジスタを含む複数のメモリセルであって、前記２本のビット線間に接続された複数の前記メモリセルのそれぞれの前記セルトランジスタのゲートが互いに異なる前記ワード線に接続された複数のメモリセルとを備え、
    互いに隣接する複数の前記メモリセルの複数の前記記憶素子および複数の前記セルトランジスタは、交互に直列に接続されることを特徴とする半導体記憶装置。
  6. 前記複数のメモリセルのうち第１のメモリセルの前記記憶素子は、該第１のメモリセルに隣接する第２のメモリセルの前記セルトランジスタに接続され、
    前記第２のメモリセルの前記記憶素子は、該第２のメモリセルにさらに隣接する第３のメモリセルの前記セルトランジスタに接続されていることを特徴とする請求項５に記載の半導体記憶装置。
  7. 前記第１、前記第２および前記第３のメモリセルは、同一の前記ビット線対の間に接続されていることを特徴とする請求項６に記載の半導体記憶装置。
  8. 前記第１、前記第２または前記第３のメモリセルからデータを読み出し、あるいは、前記第１、前記第２または前記第３のメモリセルへデータを書き込むとき、前記第１、前記第２および前記第３のメモリセルが接続された同一の前記ビット線対を介してデータを読み出し、あるいは、該ビット線対を介してデータを書き込むことを特徴とする請求項７に記載の半導体記憶装置。
  9. 前記第１のメモリセルは、前記複数のビット線のうち第１のビット線と該第１のビット線に隣接する第２のビット線との間に接続されており、
    前記第２のメモリセルは、前記複数のビット線のうち前記第２のビット線と該第２のビット線に隣接する第３のビット線との間に接続されており、
    前記第３のメモリセルは、前記複数のビット線のうち前記第３のビット線と該第３のビット線に隣接する第４のビット線との間に接続されていることを特徴とする請求項６に記載の半導体記憶装置。
  10. 前記第１のメモリセルからデータを読み出し、あるいは、前記第１のメモリセルへデータを書き込むとき、前記第１および前記第２のビット線の対を介してデータを読み出し、あるいは、該第１および該第２のビット線の対を介してデータを書き込み、
    前記第２のメモリセルからデータを読み出し、あるいは、前記第２のメモリセルへデータを書き込むとき、前記第２および前記第３のビット線の対を介してデータを読み出し、あるいは、該第２および該第３のビット線の対を介してデータを書き込み、
    前記第３のメモリセルからデータを読み出し、あるいは、前記第３のメモリセルへデータを書き込むとき、前記第３および前記第４のビット線の対を介してデータを読み出し、あるいは、該第３および該第４のビット線の対を介してデータを書き込むことを特徴とする請求項９に記載の半導体記憶装置。
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