JP2008546129A - スピン転移を利用する高速磁気メモリ装置及びそれに用いられる磁気素子 - Google Patents

スピン転移を利用する高速磁気メモリ装置及びそれに用いられる磁気素子 Download PDF

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Abstract

磁気メモリを提供するための方法及びシステム。本方法及びシステムは、複数の磁気記憶セル、複数のワードライン及び複数のビットラインを設けることを含む。複数の磁気記憶セルの各々は、複数の磁気素子及び少なくとも１つの選択トランジスタを含む。各磁気素子は、該磁気素子を通じて駆動される書込み電流によって、スピン転移誘起スイッチングを用いてプログラム可能である。各磁気素子は、第１端及び第２端を有する。各磁気素子の第１端には、少なくとも１つの選択トランジスタが接続される。複数のワードラインは、複数の選択トランジスタに結合され、複数の選択トランジスタの一部を選択的にイネーブル状態にする。

Description

本発明は、磁気メモリシステムに関し、特に、スピン転移効果を用いて切換え得るセルを有する磁気メモリ用のメモリセル及び回路を提供するための方法及びシステムに関する。
図１は、従来の磁気ランダムアクセスメモリ（ＭＲＡＭ）１０の一部を示す。従来のＭＲＡＭ１０は、従来の磁気記憶セル２０、従来のワードライン３０−１〜３０−ｎ、従来のワード選択ライン４０，４２、従来のデータライン５０，５２、従来のワード選択トランジスタ５４，５６、従来のデータ選択ライン６０、従来のデータ選択トランジスタ６２、及び従来のセンス増幅器７０を含む。従来の磁気記憶セル２０の各々は、単一の従来の選択トランジスタ２２及び単一の従来の磁気素子２４を含む。従来の磁気素子２４は、従来のスピンバルブ又は従来のトンネル磁気抵抗（ＴＭＲ）接合であってよい。ワード選択ライン４２は、ワード選択ライン４０によって搬送される信号の反転信号を搬送する。同様に、データライン５０は、データライン５２上で搬送される信号の反転信号を搬送する。従来のＭＲＡＭ１０は、スピン転移効果を用いてプログラムされる。
スピン転移効果は、強磁性・通常金属多層のスピン依存電子輸送特性から生じる。スピン偏極電流が、ＣＰＰ構成において、従来の磁気素子２４等の磁性多層を横断する場合、強磁性層に入射する電子のスピン角運動量は、強磁性層と通常金属層との間の界面付近の強磁性層の磁気モーメントと相互作用する。この相互作用を介して、電子は、それらの角運動量の一部を強磁性層に転移する。その結果、スピン偏極電流は、その電流密度が充分に高い場合（約１０６〜１０８Ａ／ｃｍ２）、強磁性層の磁化方向を切換え得る。
スピン転移の現象は、ＣＰＰ構成において、外部スイッチング場を用いることに対する他の選択肢として又はそれに加えて用いられ、従来のスピンバルブ又はＴＭＲ接合２４等の磁気素子の自由層の磁化方向を切換え得る。
従来の磁気素子２４を論理“１”等の第１状態にプログラムする場合、電流が、従来の磁気素子２４を介して第１方向に駆動される。従来の磁気素子２４を論理“０”等の第２状態にプログラムする場合、従来の磁気素子２４を介して電流が逆方向に駆動される。例えば、従来の磁気素子２４をプログラムするには、従来のワードライン３０−１を活性化することによって従来の選択トランジスタ２２が活性化される。更に、ワード選択トランジスタ５４，５６が、適切な電圧をそれぞれワード選択ライン４０，４２に印加することによって活性化される。従来のデータ選択トランジスタ６２は、適切な電圧をデータ選択ライン６０に印加することによってディスエーブル状態にされる。データライン５０，５２をバイアスする電圧に依存して、電流は、従来の磁気素子２４を第１方向又は第２方向に流れる。その結果、従来の磁気素子２４の状態は、それぞれ論理“１”又は論理“０”に切換えられる。
従来の磁気素子２４を読み出す場合、従来の選択トランジスタ２２及び従来のデータ選択トランジスタ６２は、それぞれライン３０−１，６０を用いて活性化される。更に、ワード選択トランジスタ５６のうちの１つがワード選択ライン４２を用いて活性化される。他方、残りのワード選択トランジスタ５４はワード選択ライン４０を用いてディスエーブル状態にされる。従って、センス電流は、従来の磁気素子２４を通じて駆動され、センス増幅器７０に流れ得る。出力電圧の大きさに依存して、センス電流を基準電流と比較することによって、従来の磁気素子２４、すなわち従来の磁気記憶セル２０に、論理“０”が記憶されているか論理“１”が記憶されているかが判断される。
スピン転移をプログラミングメカニズムとして利用する磁気素子を原則として用い得る場合、欠点があることを当業者は容易に認識し得る。特に、トランジスタ２２、５４、５６，６２、データライン５０，５２、及び残りの周辺装置回路からの雑音によって、信号対雑音比が減少し得る。その結果、特に、より高い装置密度で従来のＭＲＡＭ１０を正確に読み出すことが困難な場合が生じ得る。
従って、性能が改善された磁気メモリであって、スピン転移等の局所化された現象を利用して書き込みを行い、また、関連する回路を利用して、強化された信号対雑音比及び高速度で読み出しを行うことができる磁気メモリが必要とされている。本発明は、そのようなニーズに対処する。
本発明は、磁気メモリを提供するための方法及びシステムを提供する。本方法及びシステムは、複数の磁気記憶セル、複数のワードライン及び複数のビットラインを設けることを含む。各磁気記憶セルは、複数の磁気素子及び少なくとも１つの選択トランジスタを含む。各磁気素子は、該磁気素子を通じて駆動される書込み電流によって、スピン転移誘起スイッチングを用いてプログラム可能である。各磁気素子は第１端及び第２端を有する。少なくとも１つの選択トランジスタは、各磁気素子の第１端に接続される。複数のワードラインは、複数の選択トランジスタに結合され、複数の選択トランジスタの一部を選択的にイネーブル状態にする。
本発明は、例えば、スピン転移現象を通じて駆動される書込み電流によってプログラム可能な磁気素子を含む磁気メモリを磁気素子を介してプログラミングし、また、読み出すためのメカニズムを提供する。
本発明は、磁気メモリに関する。以下の説明は、当業者が本発明を実現し用いるために行われる。好適な実施形態に対する種々の変更及び本明細書で説明する全般的な原理及び特徴は、当業者であれば容易に理解し得る。従って、本発明は、例示した実施形態に限定することを意図するものではなく、本明細書に説明する原理及び特徴と合致する最も広い範囲に適合するものである。
本発明は、磁気メモリを提供するための方法及びシステムを提供する。本方法及びシステムは、複数の磁気記憶セル、複数のワードライン及び複数のビットラインを設けることを含む。複数の磁気記憶セルの各々は、複数の磁気素子及び少なくとも１つの選択トランジスタを含む。複数の磁気素子の各々は、磁気素子を通じて駆動される書込み電流によって、スピン転移誘起スイッチングを用いてプログラム可能である。各磁気素子は、第１端及び第２端を有する。少なくとも１つの選択トランジスタは、各磁気素子の第１端に接続される。複数のワードラインは、複数の選択トランジスタに結合され、複数の選択トランジスタの一部を選択的にイネーブル状態にする。
本発明を、或る構成要素を有する特定の磁気メモリとして観点で説明する。本発明は、他の及び／又は追加の構成要素を有する磁気メモリの用途と整合性があることを当業者であれば容易に認識し得る。更に、本発明を、メモリの或る一部に対応する構成要素という観点で説明する。例えば、補助ラインを、或る数の磁気記憶セルに対応するものとして説明する。しかしながら、構成要素が他の数の要素にも対応し得ること、例えば補助ラインが他の数の磁気記憶セルに対応し得ることは、当業者であれば容易に認識し得る。また、本発明に基づく方法及びシステムを、単一の磁気記憶セルからの読み出し又はそれへの書き込みという観点で説明する。しかしながら、本方法及びシステムは、実質的に並列に多数の磁気記憶セルからの読み出し又はそれへの書き込みにも拡張し得ることを、当業者は容易に認識し得る。本発明を、或るメモリという観点で説明する。しかしながら、本発明は、本発明と整合性のあるメモリと互換性があることを当業者は容易に認識し得る。
また、本発明をスピン転移現象に関する現在の理解に関して説明する。従って、本方法及びシステムの動作の理論的な説明は、スピン転移の現在の理解に基づいて行われることを当業者は容易に認識し得る。また、本方法及びシステムが基板との特定の関係を有する構造に関して説明されていることを当業者は容易に認識し得る。例えば、図面に示すように、構造の底部は、通常、構造の頂部と比較して、下側にある基板に近い。しかしながら、本方法及びシステムは、基板に対して異なる関係を有する他の構造とも整合性があることを当業者は容易に認識し得る。更に、本方法及びシステムを、或る層が合成及び／又は単一であるという観点で説明する。しかしながら、これらの層は他の構造も有し得ることを当業者は容易に認識し得る。更に、本発明を、特定の層を有する磁気素子の観点で説明する。しかしながら、本発明と整合性のある追加の及び／又は異なる層を有する磁気素子も用い得ることを当業者は容易に認識し得る。更に、或る構成要素が強磁性であるものとして説明する。しかしながら、本明細書に用いる用語「強磁性」は、フェリ磁性又は同様な構造を含み得る。従って、本明細書に用いる用語「強磁性」は、これらに限定されないが、強磁性体及びフェリ磁性体を含む。
図２は、本発明に基づく一実施形態の磁気記憶セル１００の一部を示す図である。磁気記憶セル１００は、磁気素子１０２，１０４と、磁気素子１０２，１０４によって共有される選択トランジスタ１０６とを含む。選択トランジスタ１０６は、磁気記憶セル１００を選択するためにイネーブル状態になる。磁気素子１０２，１０４は、磁気素子１０２，１０４を通じた書込み電流を駆動することによってプログラムされる。従って、磁気素子１０２，１０４は、スピン転移を用いてプログラムされる。磁気素子１０２，１０４は、磁気抵抗を介して信号を提供する。好適な一実施形態において、磁気素子１０２，１０４の磁気抵抗の大きさは、実質的に等しい。磁気素子１０２，１０４のデータ記憶層（好適には、少なくとも１つの自由層）の磁化は、好適には、反平行に配向されている。一実施形態において、磁気素子１０２，１０４は、ＴＭＲ接合、二重ＴＭＲ接合、又はスピン転移を用いてプログラム可能である。なお、磁気素子１０２，１０４は、磁気抵抗を用いて読み出し信号を提供する以下に述べる他の磁気素子であってよい。選択トランジスタ１０６は、好適には、ＣＭＯＳトランジスタである。
上述したように、磁気素子１０２，１０４用のデータ記憶層の磁化は反平行に配向される。磁気素子１０２，１０４は、少なくとも１つのデータ記憶層（例えば、自由層）及び少なくとも１つの基準（例えば、固定）層を有する。書き込み動作に基づいて、磁気素子１０２の記録層の磁化は、基準（固定）層のそれに対して平行に向けられる。更に、磁気素子１０４のデータ記憶層（例えば、自由層）の磁化は、スイッチング電流の方向において、基準層（例えば、固定層）のそれに対して反平行に向けられる。この磁化構成は、論理“１”を表す。スイッチング電流が逆方向に駆動されると、磁気素子１０２，１０４の記憶層の磁化は反転される。その結果、ＴＭＲ素子１０２のデータ記憶層の磁化は、基準（固定）層のそれに対して反平行に向けられ、一方、磁気素子１０４の記録層の磁化は、基準層のそれに対して平行に向けられる。この構成は、論理“０”を表す。
読み出し中、電位差が各磁気素子１０２，１０４の両端間に印加される。出力は、差動信号である。磁気素子１０２，１０４の両端に結合されたラインを流れる電流差異の大きさは、磁気記憶セル１００に記憶されたデータを示す。好適な一実施形態において、磁気素子１０２，１０４の抵抗は、上述した論理“１”の場合、それぞれＲ（１−ＭＲ／２），Ｒ（１＋ＭＲ／２）である。従って、抵抗は異なるが、磁気抵抗は、好適には同じである。特定のバイアス電圧Ｖｂｉａｓの場合、電流Ｉ１０２，Ｉ１０４がそれぞれ磁気素子１０２，１０４を流れる。従って、論理“１”の場合、Ｉ１０２は、Ｖｂｉａｓ／［Ｒ（１−ＭＲ／２）］であり、他方、Ｉ１０４は、Ｖｂｉａｓ／［Ｒ（１＋ＭＲ／２）］である。従って、論理“１”の場合、Ｉ１０２はＩ１０４より大きい。同様に、論理“０”が記憶される場合、Ｉ１０２はＩ１０４より小さい。好適な一実施形態において、磁気素子１０２，１０４の磁気抵抗が同じである場合、電流Ｉ１０２，Ｉ１０４の差異は、Ｖｂｉａｓ／Ｒ×ＭＲである。従って、磁気記憶セルは、従来の磁気メモリの場合より大きな信号を提供し得る。更に、磁気素子１０２，１０４が１つの選択トランジスタ１０６を共有することから、トランジスタ１０６の特性変動による雑音は低減又は解消し得る。その結果、性能を改善し得る。
図３は、本発明に基づく一実施形態の磁気メモリ１１０の一部を示す図である。磁気メモリ１１０は、磁気記憶セル１００を利用する。磁気メモリ１１０は、ワードライン１１２−１〜１１２−ｎ、ビットライン１１４、ビット選択ライン１１６、ビット選択トランジスタ１１８、データライン１２０、データライン１２０上で搬送される信号の反転信号を搬送するデータライン１２２、ワード選択ライン１２４、ワード選択トランジスタ１２６，１２８、データ選択ライン１３０、データ選択トランジスタ１３２，１３４、センス増幅器１３６、及びビットラインセグメント１３８−１〜１３８−ｎを含む。ビットラインセグメント１３８−１〜１３８−ｎは、記憶セル１００をビットライン１１４に結合する。ワード選択ライン１２４は、ワード選択トランジスタ１２６，１２８をイネーブル状態にするために用いられる。データ選択ライン１３０は、データ選択トランジスタ１３２，１３４をイネーブル状態にするために用いられる。各磁気素子１０２，１０４の一端は、選択トランジスタ１０６に接続される。磁気素子１０２，１０４の他端は、それぞれデータライン１２０，１２２に接続される。バイアス電圧クランプ回路（図示せず）が、プログラミング動作のためにデータライン１２０，１２２に結合されるとともに、読み出し動作のためにビットライン１１４に結合される。トランジスタ１１８、１２６、１２８、１３２、１３４は、ＣＭＯＳトランジスタであってよい。磁気メモリ１１０において、磁気記憶セル１００は、図２に示す磁気記憶セル１００と同様に動作する。好適な一実施形態において、磁気素子１０２，１０４の双方は、抵抗が異なり、磁気抵抗が同じである。
動作中、磁気メモリ１１０は、磁気素子１０２，１０４を通じて書込み電流を駆動することによって、スピン転移効果を用いてデータ記憶層の磁化を切換えるようにプログラムされる。ワードライン１１２−１が結合されたセル等のセルをプログラムする場合、ワードライン１１２−１を用いて選択トランジスタ１０６を活性化することによって、セルが活性化される。更に、ビット選択トランジスタ１１８及びワード選択トランジスタ１２６，１２８が、それぞれビット選択ライン１１６及びワード選択ライン１２４を用いて活性化される。データ選択トランジスタ１３２，１３４は、データ選択ライン１３０を用いてディスエーブル状態にされる。高電圧（例えば、ＶＤＤ）をデータライン１２０，１２２に設定し、低電圧（例えば、０）をビットライン１１４に設定することによって又はその逆に設定することによって、電流を適切な方向に磁気素子１０２，１０４に流すことにより、磁気素子１０２，１０４にデータをプログラムし得る。
上述したように、磁気素子１０２，１０４のデータ記憶層の磁化は、反平行に配向される。電流が第１方向に駆動される際のプログラミング動作中、磁気素子１０２，１０４のデータ記憶層の磁化は、好適には、それらの基準層のそれに対して、それぞれ平行及び反平行に配向される。この構成は、論理“１”を表す。スイッチング電流が反転され、磁気素子１０２，１０４の記憶層の双方の磁化が反転される場合、論理“０”の構成が実現される。
磁気記憶セル１００は、ワードライン１１２−１を用いて選択トランジスタ１０６を活性化することによって読み出される。更に、データ選択トランジスタ１３２，１３４並びにビット選択トランジスタ１１８が、それぞれライン１３０，１１６を用いて活性化される。ワード選択トランジスタ１２６，１２８はオフになる。更に、バイアス電圧が、データライン１２０，１２２とビットライン１１４との間に印加される。上述したように、データライン１２０を通る電流が、データライン１２２を通る電流より大きい場合、論理“１”が磁気記憶セル１００に記憶されている。同様に、データライン１２０を通る電流が、データライン１２２を通る電流より小さい場合、論理“０”が磁気記憶セル１００に記憶されている。上述したように、同じ磁気抵抗を有する磁気素子１０２，１０４の電流差異は、Ｖｂｉａｓ／Ｒ×ＭＲである。ここで、Ｖｂｉａｓは、バイアス電圧であり、Ｒ（１−ＭＲ／２），Ｒ（１＋ＭＲ／２）は、磁気素子１０２，１０４の抵抗であり、ＭＲは、磁気素子１０２，１０４の磁気抵抗である。
従って、磁気メモリ１１０は、より大きな信号を提供する。これは、メモリを読み出す場合に望ましい。磁気素子１０２，１０４の双方が単一の選択トランジスタ１０６を共有することから、追加の選択トランジスタ（図示せず）の特性変動による全ての雑音を低減又は解消し得る。更に、データライン１２０又は１２２の浮遊容量による時間遅延は、好適には、１ナノ秒未満のオーダーである。その結果、磁気メモリ１１０の速さが改善される。ここで、列中の残りの未選択のセルは、データライン１２０，１２２間の分路としての役割を果たし得る。そのような場合、電流の差異、すなわち差異信号は、データラインの配線抵抗に大幅に依存して減少し得る。例えば、ある実施形態においては、数千の磁気記憶セル１００が、性能に過度に影響を及ぼすことなく、セルブロックに結合し得ることが期待される。
図４は、本発明に基づく他の実施形態の磁気メモリ１４０の一部を示す図である。磁気メモリ１４０は、磁気記憶セル１００を利用する。磁気メモリ１４０は、ワードライン１４２−１〜１４２−ｎ、ビットライン１４４、ビット選択ライン１４６、ビット選択トランジスタ１４８、データライン１５０、データライン１５０上で搬送される信号の反転信号を搬送するデータライン１５２、ワード選択ライン１５４、ワード選択トランジスタ１５６，１５８、データ選択ライン１６０、データ選択トランジスタ１６２，１６４、センス増幅器１６６、及びビットラインセグメント１６８−１，２〜１６８−ｎ−１，ｎを含む。ビットラインセグメント１６８−１，２〜１６８−ｎ−１，ｎは、記憶セル１００をビットライン１４４に結合する。ワード選択ライン１５４は、ワード選択トランジスタ１５６，１５８をイネーブル状態にするために用いられる。データ選択ライン１６０は、データ選択トランジスタ１６２，１６４をイネーブル状態にするために用いられる。各磁気素子１０２，１０４の一端は、選択トランジスタ１０６に接続される。磁気素子１０２，１０４の他端は、それぞれデータライン１５０，１５２に接続される。バイアス電圧クランプ回路（図示せず）が、プログラミング動作のためにデータライン１５０，１５２に結合されるとともに、読み出し動作のためにビットライン１４４に結合される。トランジスタ１４８、１５６、１５８、１６２、１６４は、ＣＭＯＳトランジスタであってよい。
磁気メモリ１４０は、図３に示す磁気メモリ１１０に類似している。図４の磁気メモリ１４０も、図３に示す磁気メモリ１１０と同様に動作する。磁気メモリ１４０において、磁気記憶セル１００は、図２に示す磁気記憶セル１００と同様に動作する。好適な一実施形態において、磁気素子１０２，１０４の双方は、抵抗が異なり、磁気抵抗が同じである。その結果、磁気メモリ１４０は、磁気メモリ１１０の多くの利点を共有する。更に、磁気メモリ１４０において、磁気記憶セル１００は、グループ化されて対になっている。一対の磁気記憶セル１００は、対中の選択トランジスタ１０６が、ドレインと、磁気記憶セル１００をビットライン１４４に接続するセグメント１６８−ｉ，ｊと、を共有するようにグループ化される。例えば、セグメント１６８−１，２は、最初の２つの磁気記憶セルの選択トランジスタ１０６のドレインに接続される。従って、セグメント１６８−ｉ，ｊの数はｎ／２である。その結果、磁気記憶セルをビットライン１４４に結合するセグメント１６８−ｉ，ｊの数が半分に低減される。それゆえ、磁気メモリ１４０の密度が、大幅に増大し得る。
図５は、本発明に基づく他の実施形態の磁気メモリ１７０の一部を示す図である。磁気メモリ１７０は、磁気記憶セル１００を利用する。磁気メモリ１７０は、ワードライン１７２−１〜１７２−ｎ、ビットライン１７４、補助ビット選択ライン１７６、補助ビット選択トランジスタ１７８、データライン１８０、データライン１８０上で搬送される信号の反転信号を搬送するデータライン１８２、補助データライン１８１、補助データライン１８１上で搬送される信号の反転信号を搬送する補助データライン１８３、ワード選択ライン１８４、ワード選択トランジスタ１８６，１８８、データ選択ライン１９０、データ選択トランジスタ１９２，１９４、センス増幅器１９６、及びビットラインセグメント１９８−１〜１９８−ｎを含む。ビットラインセグメント１９８−１〜１９８−ｎは、記憶セル１００をビットライン１７４に結合する。ワード選択ライン１８４は、ワード選択トランジスタ１８６，１８８をイネーブル状態にするために用いられる。データ選択ライン１９０は、データ選択トランジスタ１９２，１９４をイネーブル状態にするために用いられる。各磁気素子１０２，１０４の一端は、選択トランジスタ１０６に接続される。磁気素子１０２，１０４の他端は、それぞれデータライン１８０，１８２に接続される。バイアス電圧クランプ回路（図示せず）が、プログラミング動作のためにデータライン１８０，１８２に結合されるとともに、読み出し動作のためにビットライン１７４に結合される。トランジスタ１７８、１８６、１８８、１９２、１９４は、ＣＭＯＳトランジスタであってよい。磁気メモリ１７０において、磁気記憶セル１００は、図２に示す磁気記憶セル１００と同様に動作する。好適な一実施形態において、磁気素子１０２，１０４の双方は、抵抗が異なり、磁気抵抗が同じである。
磁気メモリ１７０は、図３に示す磁気メモリ１１０に類似している。また、図５の磁気メモリ１７０は、図３に示す磁気メモリ１１０と同様に動作する。その結果、磁気メモリ１７０は、磁気メモリ１１０の多くの利点を共有する。更に、補助ビットライン１７６及び補助データライン１８１，１８３が用いられる。補助データライン１８１，１８３は、それぞれ選択トランジスタ１８６，１８８を介してデータライン１８０，１８２に接続されている。同様に、補助ビット選択ライン１７６は、選択トランジスタ１７６を介してビットライン１７４に接続されている。磁気素子１０２，１０４の一端は、データラインの代わりに、補助データライン１８１，１８３に接続されている。磁気素子１０２，１０４の他端は、依然として選択トランジスタ１０６に接続されている。補助データライン１８１，１８３は、磁気メモリ１００によって占有される総面積を大きく増加させることなく、低減された数の磁気記憶セル１００を有する補助アレイを形成するために用いられる。補助アレイ、補助データライン１８１，１８３、補助ビットライン１７６、並びに補助アレイ中の磁気記憶セル１００の数が結果的に減少したことを利用して、メモリセルの数の増大による出力信号の減少を回避し得る。
図６は、本発明に基づく他の実施形態の磁気メモリ２００の一部を示す図である。磁気メモリ２００は、磁気記憶セル１００を利用する。磁気メモリ２００は、ワードライン２０２−１〜２０２−ｎ、ビットライン２０４−１〜２０４−ｎ、データライン２１０、データライン２１０上で搬送される信号の反転信号を搬送するデータライン２１２、ワード選択ライン２１４、ワード選択トランジスタ２１６，２１８、データ選択ライン２２０、データ選択ライン２２０上で搬送される信号の反転信号を搬送するデータ選択ライン２２４、データ選択トランジスタ２２２，２２６、センス増幅器２２８−１〜２２８−ｎ、及びデータ選択ライン２２０上で搬送される信号の反転信号を搬送する追加のデータライン２２９を含む。ワード選択ライン２１４は、ワード選択トランジスタ２１６又は２１８をイネーブル状態にするために用いられる。データ選択ライン２２０，２２４は、それぞれデータ選択トランジスタ２２２，２２６をイネーブル状態にするために用いられる。各磁気素子１０２，１０４の一端は、選択トランジスタ１０６に接続される。磁気素子１０２，１０４の他端は、それぞれデータライン２１０，２１２に接続される。バイアス電圧クランプ回路（図示せず）が、プログラミング動作のためにデータライン２１０，２１２に結合される。トランジスタ２１６、２１８、２２２、２２６は、ＣＭＯＳトランジスタであってよい。
磁気メモリ２００は、図３に示す磁気メモリ１１０に類似している。プログラミングの場合、図６の磁気メモリ２００も図３に示す磁気メモリ１１０と同様に動作する。その結果、磁気メモリ２００は、磁気メモリ１１０の多くの利点を共有する。更に、磁気メモリ２００において、データライン２１０は接地されている。個々のビットライン２０４−１〜２０４−ｎは、別個の差動センス増幅器２２８−１〜２２８−ｎに個別に結合されている。読み出し時、選択トランジスタ１０６は、ワードライン２０２−１を用いてイネーブル状態になる。更に、データ選択トランジスタ２２２，２２６が、それぞれデータ選択ライン２２０，２２４を用いてイネーブル状態になる。更に、ワード選択トランジスタ２１６，２１８が、ディスエーブル状態にされる。バイアス電圧が、データライン２２９を介して磁気記憶セル１００に印加される。
磁気メモリ２００において、磁気記憶セル２００は、図２に示す磁気記憶セル１００と同様に動作する。好適な一実施形態において、磁気素子１０２，１０４の双方は、抵抗が異なり、磁気抵抗が同じである。図６に戻ると、論理“１”が磁気記憶セル１００に記憶された場合、磁気素子１０２の抵抗はＲ（１−ＭＲ／２）であり、磁気素子１０４の抵抗はＲ（１＋ＭＲ／２）である。その結果、ビットライン２０４−１上で誘起された電圧は、Ｖｂｉａｓ／２ｘ（１−ＭＲ／２）である。このような実施形態の場合、ビットライン２０４−１に対して誘起された電圧は、論理“０”の場合、Ｖｂｉａｓ／２ｘ（１＋ＭＲ／２）である。一実施形態において、基準電圧は、ＶＲＥＦ＝Ｖｂａｉｓ／２に設定される。そのような実施形態において、論理“０”及び論理“１”は、信号電圧を基準電圧と比較することによって区別し得る。従って、磁気メモリ１１０によって提供される恩典に加えて、出力信号は、磁気素子１０２，１０４を通る電流に依存しない。従って、出力信号は、セルアレイ中のセルの数により変動する電流に依存しない。その結果、バイアス電圧に依存する磁気抵抗比の減少は、緩和し得る。更に、選択トランジスタ１０６の特性変動は、磁気メモリ２００の性能に悪影響を及ぼし得ない。
図７は、本発明に基づく他の実施形態の磁気メモリ２４０の一部を示す図である。磁気メモリ２４０は、磁気記憶セル１００を利用する。磁気メモリ２４０は、ワードライン２４２−１〜２４２−ｎ、ビットライン２４４−１〜２４４−ｎ、電流変換回路２４５、ビット選択ライン２４６−１〜２４６−ｎ（簡単にするために、２４６−１及び２４６−２のみを示す）、ビット選択トランジスタ２４８−１〜２４８−ｎ（簡単にするために、２４８−１及び２４８−２のみを示す）、データライン２５０、データライン２５０上で搬送される信号の反転信号を搬送するデータライン２５２、ワード選択ライン２５４、ワード選択トランジスタ２５６，２５８、データ選択ライン２６０、データ選択ライン２６０上で搬送される信号の反転信号を搬送するデータ選択ライン２６４、データ選択トランジスタ２６２，２６６、データ選択ライン２５０上で搬送される信号の反転信号を搬送する追加のデータライン２６８、センス増幅器２７０、及び電流変換回路２４５を含む。電流変換回路２４５は、抵抗器２７３、トランジスタ２７２，２７４、並びにコンデンサ２７６を含む。ワード選択ライン２５４は、ワード選択トランジスタ２５６，２５８をイネーブル状態にするために用いられる。データ選択ライン２６０，２６４は、それぞれデータ選択トランジスタ２６２，２６６をイネーブル状態にするために用いられる。各磁気素子１０２，１０４の一端は、選択トランジスタ１０６に接続される。磁気素子１０２，１０４の他端は、それぞれデータライン２５０及びデータライン２５２，２６８に接続される。バイアス電圧クランプ回路（図示せず）には、プログラミング動作のためにデータライン２５０，２５２が結合されるとともに、読み出しのためにデータライン２６８が結合される。トランジスタ２４８−１〜２４８−ｎ、２５６、２５８、２６２、２６６、２７２、２７４は、ＣＭＯＳトランジスタであってよい。好適な一実施形態において、磁気素子１０２，１０４の双方は、抵抗が異なり、磁気抵抗が同じである。
磁気メモリ２４０は、図３に示す磁気メモリ１１０並びに図６に示す磁気メモリ２００に類似している。プログラミングの場合、図７の磁気メモリ２４０も、図３に示す磁気メモリ１１０と同様に動作する。読み出しの場合、磁気メモリ２４０は、図６に示す磁気メモリ２００と同様に動作する。従って、図７に戻ると、磁気メモリ２４０は、磁気メモリ１１０，２００の多くの利点を共有する。更に、ビットライン２４４−１〜２４４−ｎは、少なくとも１つの電流変換回路２４５に接続される。読み出し動作の電圧変動は、電流変換回路２４５の電流差異に変換され、対応する磁気記憶セル１００用のビットライン２４４−１〜２４４−ｎを介して増幅器２７０に提供される。更に、ビットライン２４４−１〜２４４−ｎによる遅延は、ビットライン２４４−１〜２４４−ｎを短縮することによって低減し得る。その結果、浮遊容量及び配線抵抗は低減される。その結果、磁気メモリ２４０の速さを改善し得る。
図８は、本発明に基づく他の実施形態の磁気メモリ２８０の一部を示す図である。磁気メモリ２８０は、磁気記憶セル１００を利用する。磁気メモリ２８０は、ワードライン２８２−１〜２８２−ｎ、ビットライン２８４、ビット選択ライン２８６、ビット選択トランジスタ２８８、データライン２９０−１〜２９０−ｎ、データライン２９０−１〜２９０−ｎ上で搬送される信号の反転信号を搬送するデータライン２９２、追加のデータライン２９２、データ選択ライン２９６、及びデータ選択ライン２９６を用いてイネーブル状態になるトランジスタ２９４、２９８、３００、３０２等を含む。各磁気素子１０２，１０４の一端は、選択トランジスタ１０６に接続される。磁気素子１０２，１０４の他端は、それぞれデータライン２９０−１〜２９０−ｎ，２９２に接続される。バイアス電圧クランプ回路（図示せず）には、プログラミング動作のためにデータライン２９０−１〜２９０−ｎ及び２９２が結合されるとともに、読み出しのためにデータライン２８４が結合される。トランジスタ２８８、２９４、２９８、３００、３０２等のトランジスタは、ＣＭＯＳトランジスタであってよい。好適な一実施形態において、磁気素子１０２，１０４の双方は、抵抗が異なるが、磁気抵抗が同じである。
磁気メモリ２８０は、図３に示す磁気メモリ１１０に類似している。従って、図７に戻ると、磁気メモリ２８０は、磁気メモリ１１０，２００の多くの利点を共有する。更に、磁気メモリ２８０において、磁気素子１０２の一端は、別個のデータライン２９０−１〜２９０−ｎに接続される。磁気素子１０４の他端は、共通のデータライン２９２に接続される。全てのデータライン２９０−１〜２９０−ｎは、対応するものをプログラミングする間にのみ活性化される選択トランジスタ２９８、３００、３０２等の対応する選択トランジスタに接続される。同様に、共通のデータライン２９２は、情報書き込み動作の間にのみ活性化される選択トランジスタ２９４に接続される。各記憶セル１００用のトランジスタ２９８、３００、３０２等の１つの余分なトランジスタは、デバイス密度を犠牲にしてメモリセルを互いに分離するために用いられる。情報の読み出し中、データライン２９０−１〜２９０−ｎ及び２９２は、未選択のセルによって短絡されない。従って、安定性及び高い消費電力効率での動作を期待し得る。
図９〜１６は、磁気メモリ１１０、１４０、１７０、２００、２４０、２８０に用い得る磁気記憶セル１００の様々な実施形態を示す。しかしながら、他の磁気記憶セル及び特に他の磁気素子も用い得る。
図９〜１１は、本発明に基づく一実施形態の磁気記憶セル１００’の一部を示す図である。図９は、磁気記憶セル１００’の平面図を示す。図１０は、本発明に基づく一実施形態の磁気記憶セル１００の一部における線Ａ−Ａ’に沿う横断面図である。図１１は、本発明に基づく一実施形態の磁気記憶セルの一部における線Ｂ−Ｂ’に沿う横断面図である。磁気素子１０２’及び１０４’並びに選択トランジスタ１０６’を図示する。特に、選択トランジスタ１０６’のソース３２２、ドレイン３１８及びゲート３２０、磁気素子１０２’の強磁性層３１０，３１２、ならびに磁気素子１０４’の強磁性層３１４，３１６を示す。更に、磁気素子１０２’及び１０４’用のセル板３１３及び３１７をそれぞれ示す。更に、磁気素子１０２’及び１０４’の記憶層の磁化は、反平行に配向されることが図９〜１１から分かる。理解しやすいように、磁気記憶セル１００’は、磁気メモリ１１０について示す。その結果、データライン１２０’及び１２２’も図示する。
図９〜１１から分かるように、磁気素子は、好適には、Ｓｉ基板上において半導体回路の頂部層上に形成される。更に、セル板３１３及び３１７は、それぞれ磁気素子１０２’及び１０４’の底部に存在する。セル板３１３及び３１７は、コンタクト３２４を介してドレイン領域３１８に接続される。ソース領域３２２は、隣接メモリセルアレイのメモリセルと共有されるとともに、ビットラインに接続される。２つの磁気素子１０２’及び１０４’が、１つの選択トランジスタ１０６’を共有することから、１つの磁気素子１０２’／１０４’を他の磁気素子１０４’／１０２’の上に組み立てることによって、磁気記憶セル１００’によって占有される領域を低減することが可能である。この低減は、２つの磁気素子がそれら自体のトランジスタを有し得る磁気記憶セル（図示せず）と比較して、約２分の１である。
図１２は、本発明に基づく他の実施形態の磁気記憶セル１００’’の一部を示す横断面図である。磁気記憶セル１００’’は、磁気素子１０２’’及び１０４’’を含む。図示した磁気素子１０２’’及び１０４’’は、ＴＭＲ接合である。従って、磁気記憶セル１０２’’は、シード層３５０、反強磁性（ＡＦＭ）層３５２、基準（固定）層３５４、トンネル障壁層３６２、データ記憶（自由）層３６４及びキャップ層３６６を含む。基準層３５４は、合成固定層であり、非磁性スペーサ層３５８によって分離された強磁性層３５６，３６０を含む。図示した本実施形態において、強磁性層３５６，３６０の磁化は、反平行に配向される。同様に、磁気記憶セル１０４’’は、シード層３６８、データ記憶（自由）層３７０、トンネル障壁層３７２、基準（固定）層３７４、ＡＦＭ層３８２、及びキャップ層３８４を含む。基準層３７４は、合成固定層であり、非磁性スペーサ層３７８によって分離された強磁性層３７６及び３８０を含む。図示した本実施形態において、強磁性層３７６及び３８０の磁化は、反平行に配向される。更に、図１２において横に並べて示しているが、磁気素子１０２’’及び１０４’’は、垂直に配置してよく、好適には、磁気素子１０２’’が磁気素子１０４’’の上方に存在し得る。
図１２で分かるように、磁気素子１０２’’は、底部固着され（基準層３５４が下方に基板に近接して存在）、他方、磁気素子１０４’’は、頂部固着される。その結果、データ記憶層３６４及び３７０の磁化は、スピン転移電流誘起スイッチングを利用する書き込み動作中、それぞれ基準層３５４及び３７４の磁化に平行又は反平行である。
図１３及び１４は、本発明に基づく他の実施形態の磁気記憶セル１００’’’の一部を示す横断面図である。磁気素子１０２’’及び１０４’’並びにトランジスタ１０６’’及びコンタクト４３６を示す。磁気素子１０４’’は、シード層４００、ＡＦＭ層４０２、基準（固定）層４０４、トンネル障壁層４１２、データ記憶（自由）層４１４、及びキャップ層４１６を含む。基準層４０４は、合成固定層であり、非磁性スペーサ層４０８によって分離された強磁性層４０６及び４１０を含む。図示した本実施形態において、強磁性層４０６及び４１０の磁化は、反平行に配向される。同様に、磁気記憶セル１０２’’は、シード層４１８、ＡＦＭ層４２０、基準（固定）層４２２、トンネル障壁層４３０、データ記憶（自由）層４３２、及びキャップ層４３４を含む。基準層４２２は、合成固定層であり、非磁性スペーサ層４２６によって分離された強磁性層４２４及び４２８を含む。図示した本実施形態において、強磁性層４２４及び４２８の磁化は、反平行に配向される。理解しやすいように、磁気記憶セル１００’’’は、磁気メモリ１１０に関して示し、これにより、データライン１２０及び１２２を示す。
図示した磁気記憶セル１００’’’において、磁気素子１０２’’’及び１０４’’’は、層４１６及び４１８によって形成された単一のセル板を共有する。その結果、セル１００’’は、更に簡単に製造し得る。更に、磁気素子１０２’及び１０４’の特性変動を低減し得る。
図１５は、本発明に基づく他の実施形態の磁気素子４４０の一部を示す横断面図である。磁気素子４４０は、磁気素子１０２又は磁気素子１０４の代わりに用い得る。磁気素子４４０は、シード層４４２、ＡＦＭ層４４４、基準層４４６、トンネル障壁層４５４、データ記憶（自由）層４５６、トンネル障壁層又は非磁性導電性スペーサ層のいずれかである追加のスペーサ層４５８、他の基準（固定）層４６０、ＡＦＭ層４６２、及びキャップ層４６４を含む。基準層４４６は、導電性非磁性スペーサ層４５０によって分離された強磁性層４４８及び４５３を含む合成層である。
磁気素子４４０は、比較的簡単に製造し得る。また、磁気素子４４０のスピン転移誘起スイッチング電流が低減される。その結果、磁気素子４４０に書き込むために必要な書込み電流が、大幅に低減される。その結果、磁気素子４４０を利用する磁気メモリの密度は、部分的には、選択トランジスタ１０６によって小さくなった縮小寸法により増大させ得る。更に、磁気記憶セル１００を用いる磁気メモリの消費電力は、大幅に低減し得る。
図１６は、本発明に基づく他の実施形態の磁気素子４７０の一部を示す横断面図である。磁気素子４７０は、磁気素子１０２又は磁気素子１０４の代わりに用い得る。磁気素子４７０は、シード層４７２、ＡＦＭ層４７４、基準層４７６、トンネル障壁層４８８、データ記憶（自由）層４９０、スペーサ層４９２、追加の自由層４９４、トンネル障壁層又は非磁性導電性スペーサ層のいずれかである層４９６、他の基準（固定）層４９８、ＡＦＭ層５００、及びキャップ層５０２を含む。基準層４７６は、導電性非磁性スペーサ層４５０によって分離された強磁性層４７８、４８２、及び４８６を含む合成層である。
磁気素子４７０は、比較的簡単に製造し得る。また、磁気素子４７０のスピン転移誘起スイッチング電流が低減される。その結果、磁気素子４７０に書き込むために必要な書込み電流が大幅に低減される。その結果、磁気素子４７０を利用する磁気メモリの密度は、部分的には、選択トランジスタ１０６によって小さくなった縮小寸法により増大され、また、磁気メモリの消費電力は、大幅に低減し得る。
磁気素子１０２、１０２’、１０２’’、１０２’’’、１０４、１０４’、１０４’’、及び１０４’’’では、様々な材料を様々な層に用い得る。データ記憶層、即ち自由層４１４、４３２、４５６、４９０、及び／又は４９４は、好適には、Ｃｏ、Ｆｅ、及びＮｉのうちの少なくとも１つを含む。幾つかの実施形態において、自由層４１４、４３２、４５６、４９０、及び／又は４９４は、好適には、少なくとも１つのアモルファス形成元素を３０原子パーセント以下の濃度で含み得る。一実施形態において、アモルファス形成元素はホウ素を含む。アモルファス形成元素の濃度を利用して、自由層４１４、４３２、４５６、４９０、及び／又は４９４の飽和磁化は、４００と１５００ｅｍｕ／ｃｍ３との間に存在するように設計し得る。更に、自由層４１４、４３２、４５６、４９０、及び／又は４９４は、例えば、強磁性又はフェリ磁性材料の単一層であってよい。そのような強磁性材料は、Ｃｏか、５〜４０原子パーセントのＦｅを含むＣｏＦｅか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＢとを含むＣｏＦｅＢか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＴａとを含むＣｏＦｅＴａか、約２０原子パーセントのＦｅを含むＮｉＦｅか、５〜４０原子パーセントのＰｔを含むＣｏＰｔか、５〜４０原子パーセントのＰｄを含むＣｏＰｄか、５〜４０原子パーセントのＰｔを含むＦｅＰｔか、Ｃｏ２ＭｎＡｌか、Ｃｏ２ＭｎＳｉか、Ｃｏ２ＣｒＡｌか、Ｃｏ２ＣｒＳｉか、Ｃｏ２ＦｅＡｌか、Ｃｏ２ＦｅＳｉのうちの少なくとも１つを含み得る。フェリ磁性材料は、１５〜３０原子パーセントのＧｄを含むＣｏＧｄか、１０〜４０原子パーセントのＧｄを含むＦｅＧｄのうちの少なくとも１つを含み得る。
自由層４１４、４３２、４５６、４９０、及び／又は４９４も多層構造であってよい。そのような多層は、強磁性層のみ、又は強磁性層及び非磁性層の組合せから作製し得る。そのような強磁性材料は、Ｃｏか、５〜４０原子パーセントのＦｅを含むＣｏＦｅか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＢとを含むＣｏＦｅＢか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＴａとを含むＣｏＦｅＴａか、約２０原子パーセントのＦｅを含むＮｉＦｅか、５〜４０原子パーセントのＰｔを含むＣｏＰｔか、５〜４０原子パーセントのＰｄを含むＣｏＰｄか、５〜４０原子パーセントのＰｔを含むＦｅＰｔか、Ｃｏ２ＭｎＡｌか、Ｃｏ２ＭｎＳｉか、Ｃｏ２ＣｒＡｌか、Ｃｏ２ＣｒＳｉか、Ｃｏ２ＦｅＡｌか、Ｃｏ２ＦｅＳｉのうちの少なくとも１つを含み得る。一実施形態において、自由層４１４、４３２、４５６、４９０、及び／又は４９４は、強磁性層と、複数の強磁性層の一部の各々を分離する少なくとも１つの非磁性層と、を含む多層構造である。そのような実施形態において、非磁性層は、Ｒｕ、Ｒｈ、Ｒｅ、Ｃｒ、及びＣｕのうちの少なくとも１つを含む。また、そのような実施形態において、交互に並ぶ強磁性層の磁化は、反平行に配向される。しかしながら、他の配向の磁化も用い得る。
基準層即ち固定層４０４、４２２、４４６、４７６、及び／又は４９８は、好適には、Ｃｏ、Ｆｅ、及びＮｉのうちの少なくとも１つを含む。幾つかの実施形態において、固定層４０４、４２２、４４６、４７６、及び／又は４９８は、好適には、少なくとも１つのアモルファス形成元素を３０原子パーセント以下の濃度で含み得る。一実施形態において、アモルファス形成元素はホウ素を含む。更に、固定層４０４、４２２、４４６、４７６、及び／又は４９８は、例えば、強磁性又はフェリ磁性材料の単一層であってよい。そのような強磁性材料は、Ｃｏか、５〜４０原子パーセントのＦｅを含むＣｏＦｅか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＢとを含むＣｏＦｅＢか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＴａとを含むＣｏＦｅＴａか、約２０原子パーセントのＦｅを含むＮｉＦｅか、５〜４０原子パーセントのＰｔを含むＣｏＰｔか、５〜４０原子パーセントのＰｄを含むＣｏＰｄか、５〜４０原子パーセントのＰｔを含むＦｅＰｔか、Ｃｏ２ＭｎＡｌか、Ｃｏ２ＭｎＳｉか、Ｃｏ２ＣｒＡｌか、Ｃｏ２ＣｒＳｉか、Ｃｏ２ＦｅＡｌか、Ｃｏ２ＦｅＳｉのうちの少なくとも１つを含み得る。フェリ磁性材料は、１５〜３０原子パーセントのＧｄを含むＣｏＧｄか、１０〜４０原子パーセントのＧｄを含むＦｅＧｄのうちの少なくとも１つを含み得る。
固定層４０４、４２２、４４６、４７６、及び／又は４９８も多層構造であってよい。そのような多層は、強磁性層のみ又は強磁性層及び非磁性層の組合せから作製し得る。そのような強磁性材料は、Ｃｏか、５〜４０原子パーセントのＦｅを含むＣｏＦｅか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＢとを含むＣｏＦｅＢか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＴａとを含むＣｏＦｅＴａか、約２０原子パーセントのＦｅを含むＮｉＦｅか、５〜４０原子パーセントのＰｔを含むＣｏＰｔか、５〜４０原子パーセントのＰｄを含むＣｏＰｄか、５〜４０原子パーセントのＰｔを含むＦｅＰｔか、Ｃｏ２ＭｎＡｌか、Ｃｏ２ＭｎＳｉか、Ｃｏ２ＣｒＡｌか、Ｃｏ２ＣｒＳｉか、Ｃｏ２ＦｅＡｌか、Ｃｏ２ＦｅＳｉのうちの少なくとも１つを含み得る。一実施形態において、固定層４０４、４２２、４４６、４７６、及び／又は４９８は、強磁性層と、複数の強磁性層の一部の各々を分離する少なくとも１つの非磁性層と、を含む多層構造である。そのような実施形態において、非磁性層は、Ｒｕ、Ｒｈ、Ｒｅ、Ｃｒ、及びＣｕのうちの少なくとも１つを含む。また、そのような実施形態において、交互に並ぶ強磁性層の磁化は反平行に配向される。しかしながら、他の配向の磁化も用い得る。
磁気素子１０２、１０２’、１０２’’、１０２’’’、１０４、１０４’、１０４’’、及び１０４’’’は、更に、１つ又は複数のトンネル障壁層３６２、３７２、４１２、４３０、４５４、４５８、４８８、及び／又は４９６を含み得る。トンネル障壁層３６２、３７２、４１２、４３０、４５４、４５８、４８８、及び／又は４９６は、４０〜７０原子パーセントのＯを含むＡｌＯか、３０〜６０原子パーセントのＯを含むＭｇＯか、４０〜７０原子パーセントのＯと２〜３０原子パーセントのＮとを含むＡｌＯＮか、３０〜６０原子パーセントのＮを含むＡｌＮか、ＡｌＺｒＯか、ＡｌＨｆＯか、ＡｌＴｉＯか、ＡｌＴａＯのうちの少なくとも１つを含み得る。幾つかの実施形態において、トンネル障壁層３６２、３７２、４１２、４３０、４５４、４５８、４８８、及び／又は４９６は、単層又は多層から構成し得る。トンネル障壁層３６２、３７２、４１２、４３０、４５４、４５８、４８８、及び／又は４９６は、好適には、少なくとも５オングストローム且つ４０オングストローム以下の厚さを有する。更に、トンネル障壁層３６２、３７２、４１２、４３０、４５４、４５８、４８８、及び／又は４９６は、好適には、小さい抵抗と面積との積を有する。好適な一実施形態において、この抵抗と面積との積は、１０と１００Ω・μｍ２との間である。スペーサ層４９６は、導電性であってよく、Ｃｕ、Ａｇ、Ｐｔ、Ａｌ、Ｒｕ、Ｒｅ、Ｒｈ、Ｔａ、及びＴｉ又はそれらの合金のうちの少なくとも１つを含み得る。スペーサ層４９６は、更に、後述するナノ酸化物層（ＮＯＬ）を含み得る。
ＮＯＬが、スペーサ層４９６に用いられる場合、ＮＯＬは、元の金属開始材料を成膜し、そして、自然酸化及び／又はプラズマ酸化を用いて、成膜された膜を酸化することによって形成し得る。他の実施形態において、ＮＯＬは、元の酸化開始材料の高周波スパッタリングを用いて形成し得る。他の実施形態において、ＮＯＬは、少なくとも部分的にどちらの磁性であってもよい。開始金属材料は、磁性材料ＣｏＦｅ、ＣｏＦｅＢ、及び非磁性材料Ａｌ、Ｔａ、Ｒｕ、Ｔｉ等の固着又は自由層に用いられるものと同様なものであってよい。ＮＯＬは、また、例えば、構造的に、Ｃｕ／ＣｏＦｅ、ＦｅＳｉ、Ａｌ、Ｔａ、Ｒｕ又はＴｉ／ＮＯＬ／Ｃｕであってよい。
幾つかの実施形態において、磁気素子１０２、１０２’、１２０’’、１０２’’’、１０４、１０４’、１０４’’及び／又は１０４’’’は、更に、少なくとも１つのスペーサ層４９２を含む。スペーサ層４９２は、好適には、Ｃｕ、Ａｇ、Ｐｔ、Ａｌ、Ｒｕ、Ｒｅ、Ｒｈ、Ｔａ、及びＴｉ又はそれらの合金のうちの少なくとも１つを含む。
磁気素子１０２、１０２’、１０２’’、１０２’’’、１０４、１０４’、１０４’’、及び１０４’’’も、ＡＦＭ層３５２、３８２、４０２、４２０、４４４、４６２、４７４、及び５００を含む。好適な一実施形態において、ＡＦＭ層３５２、３８２、４０２、４２０、４４４、４６２、４７４、及び５００のうちの少なくとも１つは、ＰｔＭｎ、ＩｒＭｎ等を含む。
図１７は、磁気メモリを提供するための本発明による実施形態の方法５５０を示すフローチャートである。複数の磁気記憶セル１００が、ステップ５５２によって提供される。磁気記憶セル１００を提供する段階は、磁気素子を通じて駆動される書込み電流によって、スピン転移誘起スイッチングを用いてプログラム可能な複数の磁気素子１０２及び１０４を提供する段階を含む。各磁気素子１０２及び１０４は、第１端及び第２端を有する。各磁気素子の第１端には、少なくとも１つの選択トランジスタが結合される。複数のワードラインは、ワードラインに選択トランジスタが結合されるように、また、ステップ５５４を介して、複数の選択トランジスタの一部を選択的にイネーブル状態にするために提供される。複数のビットラインが、ステップ５５６を介して提供される。そして、装置は、ステップ５５８を介して完成される。
方法５５０を用いて、磁気メモリセル１００並びにメモリ１１０、１４０、１７０、２００、２４０、及び２８０を提供し得る。その結果、スイッチングのために局所化現象（スピン転移）を利用する磁気メモリを提供し得る。データ記憶層の磁化の電流誘起スイッチングに必要な書込み電流は、半導体又はＣＭＯＳ技術の発展に適合した比例縮小規則に従って装置密度が大きくなるにつれて減少する。その結果、方法５５０を用いて形成された磁気メモリ１１０、１４０、１７０、２００、２４０、及び２８０は、消費電力が減少し、従って、トランジスタ１０６の寸法を小さくし得る。更に、より速い書き込み及び読み出し時間並びに上述した他の利点が、磁気メモリ１１０、１４０、１７０、２００、２４０、及び２８０では実現し得る。
図１８は、磁気メモリ１１０、１４０、１７０、２００、２４０、又は２８０等の磁気メモリを利用するための本発明に基づく実施形態の方法５６０を示すフローチャートである。プログラミング動作の場合、ステップ５６２を介して、書込み電流が、複数の磁気記憶セル１００の一部を介して駆動される。各磁気記憶セルは、磁気素子１０２，１０４等の複数の磁気素子及び少なくとも１つの選択トランジスタ１０６を含む。磁気素子１０２，１０４は、磁気素子１０２，１０４を通じて駆動される書込み電流によって、スピン転移誘起スイッチングを用いてプログラム可能である。更に、各磁気素子１０２，１０４は、第１端及び第２端を有する。選択トランジスタ１０６は、各磁気素子１０２，１０４の第１端に接続される。ステップ５６２の詳細は、プログラムされる磁気メモリ１１０、１４０、１７０、２００、２４０、又は２８０に依存し得る。例えば、ステップ５６２において、所望の磁気素子１０２，１０４を通じて書込み電流を駆動するために活性化又はディスエーブル状態にされるライン及びトランジスタの組合せは、プログラムされるメモリ１１０、１４０、１７０、２００、２４０、又は２８０に依存し得る。
読み出し動作の場合、ステップ５６４を介して、読出し電流が、少なくとも１つの磁気記憶セル１００の磁気素子１０２，１０４を介して駆動され、そして、読出し信号に基づき差動信号を求めることによって又は読出し信号を基準信号と比較することによって、データが読み出される。好適には、差動信号は、メモリ１１０、１４０、１７０、及び２８０の場合、ステップ５６４において得られる。差動信号は、与えられたセル用の磁気素子１０２，１０４の抵抗の差異を示す。ステップ５６４の詳細は、読み出される磁気メモリ１１０、１４０、１７０、又は２８０に依存し得る。例えば、ステップ５６４において、所望の磁気素子１０２，１０４を通じて読み出し電流を駆動し差動信号を出力するために活性化又はディスエーブル状態にされるライン及びトランジスタの組合せは、読み出されるメモリ１１０、１４０、１７０又は２８０に依存し得る。
磁気メモリ２００，２４０の場合、データは、ステップ５６４において、読み出し信号を基準信号と比較することによって読み出される。電圧信号は、与えられたセル用の磁気素子１０２，１０４の抵抗の差異を示す。ステップ５６４の詳細は、読み出される磁気メモリ２００，２４０に依存し得る。例えば、ステップ５６４において、所望の磁気素子１０２，１０４を介して読み出し電圧を確立し電圧信号を出力するために活性化又はディスエーブル状態にされるライン及びトランジスタの組合せは、読み出されるメモリ２００，２４０に依存し得る。
従って、方法５６０を用いて、メモリ１１０、１４０、１７０、２００、２４０及び２８０は、プログラム又は読み出し得る。方法５６０は、幾つかのメモリからのデータを読み出すために差動方式を利用し、読出し信号を他のメモリ用の基準信号と比較する。磁気素子１０２，１０４の双方が１つの選択トランジスタ１０６を共有することから、トランジスタの特性変動による雑音は低減又は解消し得る。更に、データラインの浮遊容量による時間遅延は１ナノ秒未満であり、本メモリ装置の高速読み出し特性の利点を提供する。
磁気メモリを提供するための及び用いるための方法及びシステムを開示した。本発明について、例示した実施形態に基づき説明したが、当業者は、実施形態に対する変形が存在し得ること、また、いかなる変形も本発明の思想及び範囲内にあることを認識し得る。従って、種々の変更が、添付の特許請求の範囲の思想及び範囲から逸脱することなく、当業者によって行い得る。
従来の磁気ランダムアクセスメモリを示す図。 本発明に基づく一実施形態の磁気記憶セルの一部を示す図。 本発明に基づく一実施形態の磁気メモリの一部を示す図。 本発明に基づく他の実施形態の磁気メモリの一部を示す図。 本発明に基づく他の実施形態の磁気メモリの一部を示す図。 本発明に基づく他の実施形態の磁気メモリの一部を示す図。 本発明に基づく他の実施形態の磁気メモリの一部を示す図。 本発明に基づく他の実施形態の磁気メモリの一部を示す図。 本発明に基づく一実施形態の磁気記憶セルの一部を示す図。 本発明に基づく一実施形態の磁気記憶セルの一部を示す横断面図。 本発明に基づく一実施形態の磁気記憶セルの一部を示す横断面図。 本発明に基づく他の実施形態の磁気記憶セルの一部を示す横断面図。 本発明に基づく他の実施形態の磁気記憶セルの一部を示す横断面図。 本発明に基づく一実施形態の磁気記憶セルの一部を示す更に詳細な横断面図。 本発明に基づく他の実施形態の磁気素子の一部を示す横断面図。 本発明に基づく他の実施形態の磁気素子の一部を示す横断面図。 磁気メモリを提供するための本発明に基づく実施形態の方法に関して示すフローチャート。 磁気メモリを利用するための本発明に基づく実施形態の方法に関して示すフローチャート。

Claims (85)

  1. 磁気メモリであって、
    各々が複数の磁気素子を含む複数の磁気記憶セルであって、前記複数の磁気素子が、該磁気素子を通じて駆動される書込み電流によって、スピン転移誘起スイッチングを用いてプログラム可能であり、前記複数の磁気素子の各々が、第１端及び第２端を有し、各磁気素子の第１端に少なくとも１つの選択トランジスタが結合されている、複数の磁気記憶セルと、
    前記複数の選択トランジスタと結合され、前記複数の選択トランジスタの一部を選択的にイネーブル状態にするための複数のワードラインと、
    複数のビットラインと、
    を備える磁気メモリ。
  2. 請求項１に記載の磁気メモリにおいて、
    前記複数の磁気素子は、第１磁気素子及び第２磁気素子を含み、前記少なくとも１つの選択トランジスタは単一の選択トランジスタを含む、磁気メモリ。
  3. 請求項２に記載の磁気メモリは更に、
    前記複数のビットラインと結合され、前記複数のビットラインの一部を選択的にイネーブル状態にするための複数のビットライン選択トランジスタと、
    前記複数の磁気記憶セルの各々に対する複数のデータラインであって、前記複数のデータラインの第１データラインは前記第１磁気素子の第２端に結合され、前記複数のデータラインの第２データラインは前記第２磁気素子の第２端に結合され、前記複数のデータラインは、前記複数の磁気記憶セルの書き込み時に書込み電流を供給し、読み出し時にセンス電流を供給する、複数のデータラインと、
    を備える、磁気メモリ。
  4. 請求項３に記載の磁気メモリにおいて、
    前記複数の磁気記憶セルは、第１磁気記憶セルと第２磁気記憶セルとを含む対にまとめられ、前記第１磁気記憶セルの前記選択トランジスタと前記第２磁気記憶セルの前記選択トランジスタとは、ドレインを共有する、磁気メモリ。
  5. 請求項３に記載の磁気メモリにおいて、
    前記複数のビットラインは、複数の補助ビットラインを含み、前記複数の補助ビットラインの各々は、前記複数の磁気素子の一部と結合され、前記複数のビットライン選択トランジスタは前記複数の補助ビットラインに対応する、磁気メモリ。
  6. 請求項５に記載の磁気メモリにおいて、
    前記複数のデータラインは、複数の補助データラインを含み、前記複数の補助データラインは、前記複数の磁気記憶セルの一部のための前記第１データライン及び前記第２データラインを含む、磁気メモリ。
  7. 請求項３に記載の磁気メモリにおいて、
    前記第１データラインは接地に接続されている、磁気メモリ。
  8. 請求項７に記載の磁気メモリにおいて、
    前記複数のビットラインは複数の差動センス増幅器に接続されている、磁気メモリ。
  9. 請求項７に記載の磁気メモリにおいて、
    前記複数のビットラインの各々は、複数の差動センス増幅器の各々に接続されている、磁気メモリ。
  10. 請求項３に記載の磁気メモリにおいて、
    前記複数のビットラインは少なくとも１つの電流変換回路に結合されている、磁気メモリ。
  11. 請求項３に記載の磁気素子において、
    前記第１データラインは、前記複数の磁気記憶セルの各々に対し別個のデータラインであり、前記第２データラインは、前記複数の磁気記憶セルの一部に対し共通のデータラインである、磁気素子。
  12. 請求項２に記載の磁気メモリにおいて、
    前記第１磁気素子は、第１磁化を有する第１記憶層を含み、前記第２磁気素子は、第２記憶層を有する第２記憶層を含み、前記第１磁化は、前記第２磁化と実質的に反平行に配向されている、磁気メモリ。
  13. 請求項２に記載の磁気メモリにおいて、
    前記第１磁気素子は第１磁気抵抗を有し、前記第２磁気素子は第２磁気抵抗を有し、前記第１磁気抵抗と前記第２磁気抵抗とは実質的に等しい大きさを有する、磁気メモリ。
  14. 請求項２に記載の磁気メモリにおいて、
    前記第１磁気素子は第１抵抗を有し、前記第２磁気素子は第２抵抗を有し、前記第１抵抗と前記第２抵抗とは異なる、磁気メモリ。
  15. 請求項１に記載の磁気メモリにおいて、
    前記複数の磁気素子の第１磁気素子は、前記複数の磁気素子の第２磁気素子の実質的に直上に配置される、磁気メモリ。
  16. 請求項１５に記載の磁気メモリにおいて、
    前記第１磁気素子及び前記第２磁気素子の各々はトンネル磁気抵抗接合を含む、磁気メモリ。
  17. 請求項１６に記載の磁気メモリにおいて、
    前記トンネル磁気抵抗接合は、固定層と、トンネル障壁層と、自由層と、を含み、前記トンネル障壁層は、前記固定層と前記自由層との間に存在する、磁気メモリ。
  18. 請求項１７に記載の磁気メモリにおいて、
    前記固定層は合成固定層であり、前記合成固定層は、第１磁性層と、第２磁性層と、前記第１磁性層及び前記第２磁性層間の非磁性層と、を含む、磁気メモリ。
  19. 請求項１７に記載の磁気メモリにおいて、
    前記第１磁気抵抗記憶素子の前記固定層は、前記第１磁気抵抗記憶素子の前記自由層の上方に存在し、前記第２磁気抵抗記憶素子の前記固定層は、前記第２磁気抵抗記憶素子の前記自由層の下方に存在する、磁気メモリ。
  20. 請求項１５に記載の磁気メモリにおいて、
    前記第１磁気抵抗記憶素子及び前記第２磁気抵抗記憶素子の各々は、個別のセル板を含み、かつ、絶縁層によって分離されている、磁気メモリ。
  21. 請求項１５に記載の磁気メモリにおいて、
    前記第１磁気抵抗記憶素子及び前記第２磁気抵抗記憶素子の各々は、セル板を共有している、磁気メモリ。
  22. 請求項１に記載の磁気メモリにおいて、
    前記複数の磁気素子は、複数の二重トンネル磁気抵抗接合を含む、磁気メモリ。
  23. 請求項２２に記載の磁気メモリにおいて、
    前記複数の二重トンネル磁気抵抗接合の各々は合成固定層を含み、前記合成固定層は、第１磁性層と、第２磁性層と、前記第１磁性層及び前記第２磁性層間の非磁性スペーサ層と、を含む、磁気メモリ。
  24. 請求項１に記載の磁気メモリにおいて、
    前記複数の磁気素子の各々は、第１固定層と、トンネル障壁層と、自由層と、非磁性スペーサ層と、第２固定層と、を含み、前記トンネル障壁層は、前記自由層と前記第１固定層との間に存在し、前記非磁性スペーサ層は、前記第２固定層と前記自由層との間に存在する、磁気メモリ。
  25. 請求項２４に記載の磁気メモリにおいて、
    前記第１固定層は合成固定層であり、前記合成固定層は、第１磁性層と、第２磁性層と、前記第１磁性層及び前記第２磁性層間の非磁性層と、を含む、磁気メモリ。
  26. 請求項１に記載の磁気メモリにおいて、
    前記複数の磁気素子の各々は、複数のトンネル磁気抵抗接合を含み、該複数のトンネル磁気抵抗接合の各々は非磁性層によって分離されている、磁気メモリ。
  27. 請求項１に記載の磁気メモリにおいて、
    前記複数の磁気素子の各々は、少なくとも１つのトンネル磁気抵抗接合と、少なくとも１つのスピンバルブとを含み、前記少なくとも１つのトンネル磁気抵抗接合及び前記少なくとも１つのスピンバルブの各々は非磁性スペーサ層によって分離されている、磁気メモリ。
  28. 請求項１に記載の磁気メモリにおいて、
    前記複数の磁気素子の各々は自由層を含み、前記自由層は、Ｃｏ、Ｆｅ、及びＮｉのうちの少なくとも１つを含む、磁気メモリ。
  29. 請求項２８に記載の磁気メモリにおいて、
    前記自由層は、少なくとも１つのアモルファス形成元素を含む、磁気メモリ。
  30. 請求項２９に記載の磁気メモリにおいて、
    前記少なくとも１つのアモルファス形成元素は、３０原子パーセント以下の濃度を有する、磁気メモリ。
  31. 請求項２９に記載の磁気メモリにおいて、
    前記アモルファス形成元素はホウ素を含む、磁気メモリ。
  32. 請求項２９に記載の磁気メモリにおいて、
    前記自由層は、４００と１５００ｅｍｕ／ｃｍ３との間の飽和磁化を有する、磁気メモリ。
  33. 請求項２８に記載の磁気メモリにおいて、
    前記自由層は、強磁性材料又はフェリ磁性材料を含む単一層である、磁気メモリ。
  34. 請求項３３に記載の磁気メモリにおいて、
    前記強磁性材料は、Ｃｏか、５〜４０原子パーセントのＦｅを含むＣｏＦｅか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＢとを含むＣｏＦｅＢか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＴａとを含むＣｏＦｅＴａか、約２０原子パーセントのＦｅを含むＮｉＦｅか、５〜４０原子パーセントのＰｔを含むＣｏＰｔか、５〜４０原子パーセントのＰｄを含むＣｏＰｄか、５〜４０原子パーセントのＰｔを含むＦｅＰｔか、Ｃｏ２ＭｎＡｌか、Ｃｏ２ＭｎＳｉか、Ｃｏ２ＣｒＡｌか、Ｃｏ２ＣｒＳｉか、Ｃｏ２ＦｅＡｌか、Ｃｏ２ＦｅＳｉのうちの少なくとも１つを含む、磁気メモリ。
  35. 請求項３３に記載の磁気メモリにおいて、
    前記フェリ磁性材料は、１５〜３０原子パーセントのＧｄを含むＣｏＧｄか、１０〜４０原子パーセントのＧｄを含むＦｅＧｄのうちの少なくとも１つを含む、磁気メモリ。
  36. 請求項２８に記載の磁気メモリにおいて、
    前記自由層は、複数の層を含む多層である、磁気メモリ。
  37. 請求項３６に記載の磁気メモリにおいて、
    前記複数の層は、複数の強磁性層を含む、磁気メモリ。
  38. 請求項３７に記載の磁気メモリにおいて、
    前記複数の強磁性層は、Ｃｏか、５〜４０原子パーセントのＦｅを含むＣｏＦｅか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＢとを含むＣｏＦｅＢか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＴａとを含むＣｏＦｅＴａか、約２０原子パーセントのＦｅを含むＮｉＦｅか、５〜４０原子パーセントのＰｔを含むＣｏＰｔか、５〜４０原子パーセントのＰｄを含むＣｏＰｄか、５〜４０原子パーセントのＰｔを含むＦｅＰｔか、Ｃｏ２ＭｎＡｌか、Ｃｏ２ＭｎＳｉか、Ｃｏ２ＣｒＡｌか、Ｃｏ２ＣｒＳｉか、Ｃｏ２ＦｅＡｌか、Ｃｏ２ＦｅＳｉのうちの少なくとも１つを含む、磁気メモリ。
  39. 請求項３７に記載の磁気メモリにおいて、
    前記複数の層は、前記複数の強磁性層の一部を分離する少なくとも１つの非磁性層を含む、磁気メモリ。
  40. 請求項３９に記載の磁気メモリにおいて、
    前記強磁性材料は、Ｃｏか、５〜４０原子パーセントのＦｅを含むＣｏＦｅか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＢとを含むＣｏＦｅＢか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＴａとを含むＣｏＦｅＴａか、約２０原子パーセントのＦｅを含むＮｉＦｅか、５〜４０原子パーセントのＰｔを含むＣｏＰｔか、５〜４０原子パーセントのＰｄを含むＣｏＰｄか、５〜４０原子パーセントのＰｔを含むＦｅＰｔか、Ｃｏ２ＭｎＡｌか、Ｃｏ２ＭｎＳｉか、Ｃｏ２ＣｒＡｌか、Ｃｏ２ＣｒＳｉか、Ｃｏ２ＦｅＡｌか、Ｃｏ２ＦｅＳｉのうちの少なくとも１つを含む、磁気メモリ。
  41. 請求項３９に記載の磁気メモリにおいて、
    前記非磁性層は、Ｒｕ、Ｒｈ、Ｒｅ、Ｃｒ、及びＣｕのうちの少なくとも１つを含む、磁気メモリ。
  42. 請求項２８に記載の磁気メモリにおいて、
    前記複数の磁気素子の各々は、Ｃｏ、Ｆｉ、及びＮｉのうちの少なくとも１つを含む固定層を含む、磁気メモリ。
  43. 請求項４２に記載の磁気メモリにおいて、
    前記固定層は、強磁性材料又はフェリ磁性材料を含む単一層である、磁気メモリ。
  44. 請求項４３に記載の磁気メモリにおいて、
    前記強磁性材料は、Ｃｏか、５〜４０原子パーセントのＦｅを含むＣｏＦｅか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＢとを含むＣｏＦｅＢか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＴａとを含むＣｏＦｅＴａか、約２０原子パーセントのＦｅを含むＮｉＦｅか、５〜４０原子パーセントのＰｔを含むＣｏＰｔか、５〜４０原子パーセントのＰｄを含むＣｏＰｄか、５〜４０原子パーセントのＰｔを含むＦｅＰｔか、Ｃｏ２ＭｎＡｌか、Ｃｏ２ＭｎＳｉか、Ｃｏ２ＣｒＡｌか、Ｃｏ２ＣｒＳｉか、Ｃｏ２ＦｅＡｌか、Ｃｏ２ＦｅＳｉのうちの少なくとも１つを含む、磁気メモリ。
  45. 請求項４３に記載の磁気メモリにおいて、
    前記フェリ磁性材料は、１５〜３０原子パーセントのＧｄを含むＣｏＧｄか、１０〜４０原子パーセントのＧｄを含むＦｅＧｄのうちの少なくとも１つを含む、磁気メモリ。
  46. 請求項４２に記載の磁気メモリにおいて、
    前記固定層は、複数の層を含む多層である、磁気メモリ。
  47. 請求項４６に記載の磁気メモリにおいて、
    前記複数の層は、複数の強磁性層を含む、磁気メモリ。
  48. 請求項４７に記載の磁気メモリにおいて、
    前記複数の強磁性層は、Ｃｏか、５〜４０原子パーセントのＦｅを含むＣｏＦｅか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＢとを含むＣｏＦｅＢか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＴａとを含むＣｏＦｅＴａか、約２０原子パーセントのＦｅを含むＮｉＦｅか、５〜４０原子パーセントのＰｔを含むＣｏＰｔか、５〜４０原子パーセントのＰｄを含むＣｏＰｄか、５〜４０原子パーセントのＰｔを含むＦｅＰｔか、Ｃｏ２ＭｎＡｌか、Ｃｏ２ＭｎＳｉか、Ｃｏ２ＣｒＡｌか、Ｃｏ２ＣｒＳｉか、Ｃｏ２ＦｅＡｌか、Ｃｏ２ＦｅＳｉのうちの少なくとも１つを含む、磁気メモリ。
  49. 請求項４７に記載の磁気メモリにおいて、
    前記複数の層は、前記複数の強磁性層の一部を分離する少なくとも１つの非磁性層を含む、磁気メモリ。
  50. 請求項４９に記載の磁気メモリにおいて、
    前記強磁性材料は、Ｃｏか、５〜４０原子パーセントのＦｅを含むＣｏＦｅか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＢとを含むＣｏＦｅＢか、５〜４０原子パーセントのＦｅと５〜３０原子パーセントのＴａとを含むＣｏＦｅＴａか、約２０原子パーセントのＦｅを含むＮｉＦｅか、５〜４０原子パーセントのＰｔを含むＣｏＰｔか、５〜４０原子パーセントのＰｄを含むＣｏＰｄか、５〜４０原子パーセントのＰｔを含むＦｅＰｔか、Ｃｏ２ＭｎＡｌか、Ｃｏ２ＭｎＳｉか、Ｃｏ２ＣｒＡｌか、Ｃｏ２ＣｒＳｉか、Ｃｏ２ＦｅＡｌか、Ｃｏ２ＦｅＳｉのうちの少なくとも１つを含む、磁気メモリ。
  51. 請求項４９に記載の磁気メモリにおいて、
    前記非磁性層は、Ｒｕ、Ｒｅ、及びＣｕのうちの少なくとも１つを含む、磁気メモリ。
  52. 請求項４２に記載の磁気メモリにおいて、
    前記複数の磁気素子の各々は、少なくとも１つのトンネル障壁層を含む、磁気メモリ。
  53. 請求項５２に記載の磁気メモリにおいて、
    前記少なくとも１つのトンネル障壁層は、４０〜７０原子パーセントのＯを含むＡｌＯか、３０〜６０原子パーセントのＯを含むＭｇＯか、４０〜７０原子パーセントのＯと２〜３０原子パーセントのＮとを含むＡｌＯＮか、３０〜６０原子パーセントのＮを含むＡｌＮか、ＡｌＺｒＯか、ＡｌＨｆＯか、ＡｌＴｉＯか、ＡｌＴａＯのうちの少なくとも１つを含む、磁気メモリ。
  54. 請求項５２に記載の磁気メモリにおいて、
    前記少なくとも１つのトンネル障壁層は、複数の層を含む、磁気メモリ。
  55. 請求項５２に記載の磁気メモリにおいて、
    前記少なくとも１つのトンネル障壁層は、少なくとも５オングストローム且つ４０オングストローム以下の厚さを有する、磁気メモリ。
  56. 請求項５２に記載の磁気メモリにおいて、
    前記少なくとも１つのトンネル障壁層における抵抗と面積との積が、１０と１００Ω・μｍ２との間である、磁気メモリ。
  57. 請求項４２に記載の磁気メモリにおいて、
    前記複数の磁気素子の各々は、少なくとも１つの非磁性スペーサ層を含む、磁気メモリ。
  58. 請求項５７に記載の磁気メモリにおいて、
    前記少なくとも１つの非磁性スペーサ層は、Ｃｕ、Ａｇ、Ｐｔ、Ａｌ、Ｒｕ、Ｒｅ、Ｒｈ、Ｔａ、及びＴｉのうちの少なくとも１つを含む、磁気メモリ。
  59. 請求項５７に記載の磁気メモリにおいて、
    前記少なくとも１つの非磁性スペーサ層は、少なくとも１つのナノ酸化物層を含む、磁気メモリ。
  60. 磁気メモリを提供するための方法であって、
    各々が複数の磁気素子を含む複数の磁気記憶セルを設けることであって、前記複数の磁気素子が、該磁気素子を通じて駆動される書込み電流によって、スピン転移誘起スイッチングを用いてプログラム可能であり、前記複数の磁気素子の各々が、第１端及び第２端を有し、各磁気素子の第１端に少なくとも１つの選択トランジスタが結合されている、複数の磁気記憶セルを設けること、
    前記複数の選択トランジスタと結合され、前記複数の選択トランジスタの一部を選択的にイネーブル状態にするための複数のワードラインを設けること、
    複数のビットラインを設けること、
    を備える方法。
  61. 請求項６０に記載の方法において、
    複数の磁気素子を設けることは、第１磁気素子及び第２磁気素子を設けることを含み、前記少なくとも１つの選択トランジスタは単一の選択トランジスタを含む、方法。
  62. 請求項６１に記載の方法は更に、
    前記複数のビットラインと結合され、前記複数のビットラインの一部を選択的にイネーブル状態にするための複数のビットライン選択トランジスタを設けること、
    前記複数の磁気記憶セルの各々に対する複数のデータラインを設けることであって、前記複数のデータラインの第１データラインは前記第１磁気素子の第２端に結合され、前記複数のデータラインの第２データラインは前記第２磁気素子の第２端に結合され、前記複数のデータラインは、前記複数の磁気記憶セルの書き込み時に書込み電流を供給し、読み出し時にセンス電流を供給する、複数のデータラインを設けること、
    を備える、方法。
  63. 請求項６２に記載の方法において、
    前記複数の磁気記憶セルを設けることは、前記複数の磁気記憶セルを第１磁気記憶セル及び第２磁気記憶セルを含む対にまとめることを含み、前記第１磁気記憶セルの前記選択トランジスタと前記第２磁気記憶セルの前記選択トランジスタとはドレインを共有する、方法。
  64. 請求項６２に記載の方法において、
    前記複数のビットラインを設けることは、複数の補助ビットラインを設けることを含み、前記複数の補助ビットラインの各々は、前記複数の磁気素子の一部と結合され、前記複数のビットライン選択トランジスタは前記複数の補助ビットラインに対応する、方法。
  65. 請求項６２に記載の方法において、
    前記複数のデータラインを設けることは更に、複数の補助データラインを設けることを含み、前記複数の補助データラインは、前記複数の磁気記憶セルの一部のための前記第１データライン及び前記第２データラインを含む、方法。
  66. 請求項２に記載の方法において、
    前記複数のデータラインを設けることは、前記第１データラインを接地に接続することを含む、方法。
  67. 請求項６６に記載の方法において、
    前記複数のビットラインを設けることは更に、前記複数のビットラインを複数の差動センス増幅器に結合することを含む、方法。
  68. 請求項６６に記載の方法において、
    前記複数のビットラインの各々は、複数の差動センス増幅器の各々に接続されている、方法。
  69. 請求項６２に記載の方法は更に、
    前記複数のビットラインに少なくとも１つの電流変換回路を結合することを備える、方法。
  70. 請求項６２に記載の方法要素において、
    前記第１データラインは、前記複数の磁気記憶セルの各々に対し別個のデータラインであり、前記第２データラインは、前記複数の磁気記憶セルの一部に対し共通のデータラインである、方法要素。
  71. 請求項６１に記載の方法において、
    前記複数の磁気記憶セルを設けることは更に、
    第１磁化を有する第１記憶層を含む前記第１磁気素子を設けること、
    第２記憶層を有する第２記憶層を含む前記第２磁気素子を設けることであって、前記第１磁化が前記第２磁化と実質的に反平行に配向されている、前記第２磁気素子を設けること、
    を備える、方法。
  72. 請求項６１に記載の方法において、
    前記第１磁気素子は第１磁気抵抗を有し、前記第２磁気素子は第２磁気抵抗を有し、前記第１磁気抵抗と前記第２磁気抵抗とは実質的に等しい大きさを有する、方法。
  73. 請求項６１に記載の方法において、
    前記第１磁気素子は第１抵抗を有し、前記第２磁気素子は第２抵抗を有し、前記第１抵抗と前記第２抵抗とは異なる、方法。
  74. 請求項６０に記載の方法において、
    前記複数の磁気記憶セルを設けることは、前記複数の磁気素子の第２磁気素子の実質的に直上に前記複数の磁気素子の第１磁気素子を配置することを含む、方法。
  75. 請求項７４に記載の方法において、
    前記第１磁気素子及び前記第２磁気素子の各々はトンネル磁気抵抗接合を含む、方法。
  76. 請求項７５に記載の方法において、
    前記トンネル磁気抵抗接合は、固定層と、トンネル障壁層と、自由層と、を含み、前記トンネル障壁層は、前記固定層と前記自由層との間に存在する、方法。
  77. 請求項７６に記載の方法において、
    前記固定層は合成固定層であり、前記合成固定層は、第１磁性層と、第２磁性層と、前記第１磁性層及び前記第２磁性層間の非磁性層と、を含む、方法。
  78. 請求項７７に記載の方法において、
    前記第１磁気抵抗記憶素子の前記固定層は、前記第１磁気抵抗記憶素子の前記自由層の上方に存在し、前記第２磁気抵抗記憶素子の前記固定層は、前記第２磁気抵抗記憶素子の前記自由層の下方に存在する、方法。
  79. 請求項７４に記載の方法において、
    前記第１磁気抵抗記憶素子及び前記第２磁気抵抗記憶素子の各々は、個別のセル板を含み、かつ、絶縁層によって分離されている、方法。
  80. 請求項７４に記載の方法において、
    前記第１磁気抵抗記憶素子及び前記第２磁気抵抗記憶素子の各々は、セル板を共有している、方法。
  81. 請求項６０に記載の方法において、
    前記複数の磁気素子を設けることは、複数の二重トンネル磁気抵抗接合を設けることを含む、方法。
  82. 請求項６０に記載の方法において、
    前記複数の磁気素子を設けることは、第１固定層、トンネル障壁層、自由層、非磁性スペーサ層、及び第２固定層を前記複数の磁気素子の各々に設けることを含み、前記トンネル障壁層が、前記自由層と前記第１固定層との間に存在し、前記非磁性スペーサ層が、前記第２固定層と前記自由層との間に存在する、方法。
  83. 請求項６０に記載の方法において、
    前記複数の磁気素子を設けることは、前記複数の磁気記憶セル又はそれらの各々に複数のトンネル磁気抵抗接合を設けることを含み、前記複数のトンネル磁気抵抗接合の各々は非磁性層によって分離されている、方法。
  84. 請求項６０に記載の方法において、
    前記複数の磁気素子の各々は、少なくとも１つのトンネル磁気抵抗接合と、少なくとも１つのスピンバルブとを含み、前記少なくとも１つのトンネル磁気抵抗接合及び前記少なくとも１つのスピンバルブの各々は非磁性スペーサ層によって分離されている、方法。
  85. 複数の磁気記憶セルを含む磁気メモリを利用するための方法であって、
    前記複数の磁気記憶セルの一部を通じて書込み電流を駆動することであって、前記複数の磁気記憶セルの各々が、複数の磁気素子を含み、前記複数の磁気素子が、該磁気素子を通じて駆動される書込み電流によって、スピン転移誘起スイッチングを用いてプログラム可能であり、前記複数の磁気素子の各々が、第１端及び第２端を有し、各磁気素子の第１端に少なくとも１つの選択トランジスタが結合される、書込み電流を駆動すること、
    前記複数の磁気素子を通じて読出し電流を駆動することによって、前記複数の磁気記憶セルのうちの少なくとも１つを読み出し、前記読出し信号に基づいて差動信号を求めるか又は前記読出し信号を基準信号と比較すること、
    を備える方法。
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