JP2008010698A - 半導体装置およびその駆動方法 - Google Patents

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Abstract

【課題】バルク半導体基板を用い、選択セルと非選択セルとを区別し、選択セルのみをオフさせて、オンからオフへのＳＲＡＭメモリセル用サイリスタのスイッチング速度を高速化させることを可能とする。
【解決手段】バルク半導体基板１０に、ゲート電極１３が形成されたサイリスタ３と、このサイリスタ３に接続された電界効果トランジスタ４とからなる記憶素子２を複数有する半導体装置１であって、電界効果トランジスタ４のカソード側にビット線ＢＬが接続され、選択された記憶素子２（２ａ）のオフ動作時に、選択された記憶素子２ａのサイリスタ３の第１領域ｐ１側に第１電圧が印加され、その記憶素子２ａの電界効果トランジスタ４のカソード側に第１電圧よりも高い第２電圧が印加され、その記憶素子２ａと同じビット線ＢＬに接続する非選択の記憶素子２ｂの電界効果トランジスタ４に形成されたワード線ＷＬに第１電圧よりも低い電圧が印加される特徴を有する。
【選択図】図１

Description

本発明は、オンからオフへのスイッチング速度が高速化された半導体装置およびその駆動方法に関するものである。
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのオフ領域を「０」、オン領域を「１」としてメモリー動作させるものである。
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている。
例えば、図９（１）に示すように、サイリスタ構成の半導体装置は、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とを順に４層設けてｐ１／ｎ１／ｐ２／ｎ２構造としている。そして、端部側に設けられた第１ｐ型領域ｐ１にアノード電極Ａが接続され、反対側端部に設けられた第２ｎ型領域ｎ２にカソード電極Ｋが接続されている。さらに内側に配置された第２ｐ型領域ｐ２にゲート電極Ｇが配置されているものである。このようなサイリスタは、シリコン基板の表面層にｐ１／ｎ１／ｐ２／ｎ２構造を縦型に設けた構成、およびＳＯＩ基板を用いてｐ１／ｎ１／ｐ２／ｎ２構造を横型に設けた構成がある。
上記サイリスタ構成の半導体装置では、図９（２）に示すように、アノード電極Ａとカソード電極Ｋとの間に順バイアスを印加するとアノード電極Ａに接続されたｐ型領域ｐ１からｎ型領域ｎ１へホールが供給され、カソード電極Ｋに接続されたｎ型領域ｎ２からｐ型領域ｐ２へ電子が供給される。そして、これらのホールと電子とがｎ型領域ｎ１とｐ型領域ｐ２と間の接合部で再結合することによって電流が流れ、オン状態となる。
また、図９（３）に示すように、アノード電極Ａとカソード電極Ｋとの間に逆バイアスを印加することによりオフ状態となるが、実質的なオフ状態となるのに数ｍｓ程度の時間を要する。つまり、一度オン状態になると、アノード電極Ａとカソード電極Ｋとの間に逆バイアス印加しただけでは自発的にオフ状態になることはなく、電流を保持電流未満にするか、電源を落とすことにより、ｎ型領域ｎ１およびｐ型領域ｐ２に流れている過剰なキャリアを全てこれらの領域から掃き出させるか、または再結合させることができる。
このため、オン状態からオフ状態とする場合には、アノード電極Ａに負電圧、カソード電極Ｋに正電圧を印加して逆バイアス状態するが、これだけだと数ｍｓ程度の時間を要してしまう。
ここで、従来のセルアレイの一例を図１０によって説明する。図１０に示すように、ＳＯＩ基板１００には、前記図９（１）に示すようなゲート電極Ｇを備えた構成のサイリスタ１０３と電界効果トランジスタ１０４とが直列に説明されて構成されている記憶素子１０２が、例えばマトリックス状に配列されている。今、同じビット線（図示せず）に接続される記憶素子１０２の一方の記憶素子１０２（１０２ａ）を選択ビットとし、他方の記憶素子１０２（１０２ｂ）を非選択ビットとして説明する。オフ動作、すなわち「Write0」動作時には、ビット線（図示せず）に接続されている選択ビットの記憶素子１０２ａには、カソード側のビット線コンタクトから逆バイアス状態の電圧が同時に印加されるが、非選択ビットの記憶素子１０２ｂのサイリスタゲート１１３には電圧を印加しない。このため、非選択ビットのオフ速度はとても遅いため選択ビットのみオフさせることができる。
図１１のパルスタイミングチャートに示すように、ｐ型領域ｐ２に設けたゲート電極（サイリスタゲート）に電圧を印加することにより、ｐ型領域ｐ２中に電界を発生させて強制的に過剰キャリアである電子を吐き出させ、より速く実質的なオフ状態となるように動作させている。この場合、数ｎｓの高速動作を可能にしている。
また、ゲート電極を直接コンタクトしたＧＴＯ（Gate Turn off Thyristor）という構成があるが、ＭＯＳ電極を設けた構成はその変形例であり、電極の役割は同じである。
ところが、バルクシリコンウエハーを用いた場合は、ｐ型領域ｐ２が基板の深さ方向へ奥深く伸びているために、ゲート電極からのバイアスがＰ２層の一部にしか及ばない、そのためゲート電極からバイアスをかけても効果は限定されてしまい、選択ビットと非選択ビットとを分けて、ディスターブを防ぐことは困難である。
次に、上記サイリスタ構成の半導体装置におけるアノード電極Ａとカソード電極Ｋとの間の電圧（ＶAK）と、この半導体装置に流れる電流（Ｉ）との関係を、図１２によって説明する。
図１２に示すように、アノードＡに正の電圧を印加していくと、電圧ＶAKが臨界電圧ＶFBに達したところでｎ型領域ｎ１とｐ型領域ｐ２との間のｐｎ接合が順バイアスとなり、電圧ＶAKが低下して保持電流ＩH以上の電流が流れ始める。ただし、臨界電圧ＶFBまでは、保持電流ＩHよりも低いスイッチング電流ＩSしか流れず、これを越えたところで保持電流ＩHよりも高い電流が流れ始める。
以上、説明したようなスイッチング動作を早めるために、ゲート電極の構成を、ｐ型領域ｐ２上に絶縁膜を介して電極を配置したＭＯＳ構造とする構成は、提案されている（例えば、特許文献１および非特許文献１〜３参照）。
米国特許第６４６２３５９号明細書（Ｂ１） Farid Nemati and James D. Plummer著 「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年 Farid Nemati and James D. Plummer著 「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年 Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著 「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
解決しようとする問題点は、バルクシリコンウエハーを用いてセルアレイを構成した場合、オンからオフへのビットライン（またはアノードライン）からの非選択セルへのディスターブがある点である。
本発明は、バルク半導体基板を用いた構成であっても、選択セルと非選択セルとを区別し、選択セルのみをオフさせて、オンからオフへのスイッチング速度を高速化させることを課題とする。
本発明の半導体装置は、バルク半導体基板と、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、前記バルク半導体基板に形成されたサイリスタと、前記第３領域に形成されたゲート電極と、前記サイリスタが形成される半導体基板に、前記サイリスタの前記第４領域側に接続される電界効果トランジスタとからなる複数の記憶素子を有する半導体装置であって、前記電界効果トランジスタのカソード側にビット線が接続され、前記複数の記憶素子のうち、選択された記憶素子のオフ動作時に、前記選択された記憶素子の前記サイリスタの第１領域側に第１電圧が印加され、前記選択された記憶素子の電界効果トランジスタのカソード側に前記第１電圧よりも高い第２電圧が印加され、前記選択された記憶素子に接続されたビット線に接続する前記複数の記憶素子のうち、非選択の記憶素子の電界効果トランジスタに形成されたワード線に前記第１電圧よりも低い電圧が印加されることを特徴とする。
上記半導体装置では、選択された記憶素子（選択セル）をオフ動作させるときには、ビット線（カソード側）に印加される第２電圧を、サイリスタの第１領域（アノード側）に印加される第１電圧より高くし、かつ電界効果トランジスタ（選択トランジスタ）のゲートに正バイアスを印加して、チャネルをオンさせ、過剰キャリアをすばやく掃き出す。一方、非選択の記憶素子（非選択セル）の電界効果トランジスタ（選択トランジスタ）のワード線（ゲート）に第１電圧よりも低い電圧、例えば第１電圧を正電圧とした場合はこの電界効果トランジスタをオン状態とする電圧、または負電圧を印加し、この電界効果トランジスタのチャネルを完全にオフ状態とすることで、ビット線からの逆バイアス電位がサイリスタに印加されないようにすると同時に、過剰キャリアが閉じ込められるのでオン情報が維持される。
本発明の半導体装置の駆動方法は、バルク半導体基板と、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、前記バルク半導体基板に形成されたサイリスタと、前記第３領域に形成されたゲート電極と、前記サイリスタが形成される半導体基板に、前記サイリスタの前記第４領域側に接続される電界効果トランジスタとからなる複数の記憶素子を有する半導体装置の駆動方法であって、前記電界効果トランジスタのカソード側にビット線が接続されていて、前記複数の記憶素子のうち、選択された記憶素子のオフ動作時に、前記選択された記憶素子のサイリスタの第１領域側に第１電圧を印加し、前記選択された記憶素子の電界効果トランジスタのカソード側に前記第１電圧よりも高い第２電圧を印加し、前記選択された記憶素子に接続されたビット線に接続する前記複数の記憶素子のうち、非選択の記憶素子の電界効果トランジスタに形成されたワード線に前記第１電圧よりも低い電圧を印加することを特徴とする。
上記半導体装置の駆動方法では、選択された記憶素子（選択セル）をオフさせるときには、ビット線（カソード側）に印加する第２電圧を、サイリスタの第１領域（アノード側）に印加する第１電圧より高くし、かつ電界効果トランジスタ（選択トランジスタ）のゲートに正バイアスを印加して、チャネルをオンさせ、過剰キャリアをすばやく掃き出す。一方、非選択の記憶素子（非選択セル）の電界効果トランジスタ（選択トランジスタ）のワード線（ゲート）に第１電圧よりも低い電圧、例えば第１電圧を正電圧とした場合はこの電界効果トランジスタをオン状態とする電圧、または負電圧を印加し、この電界効果トランジスタのチャネルを完全にオフ状態とすることで、ビット線からの逆バイアス電位がサイリスタに印加されないようにすると同時に、過剰キャリアが閉じ込められるのでオン情報を維持する。
本発明の半導体装置によれば、サイリスタのゲートを使用しなくても、オフ動作時に選択セル、非選択セルの区別ができ、ビット線またはアノード線のディスターブを防ぎ、非選択セルの誤書き込みを防ぐことができるという利点がある。よって、信頼性の高い半導体装置を提供することができる。
本発明の半導体装置の駆動方法によれば、サイリスタのゲートを使用しなくても、オフ動作時に選択セルと非選択セルとの区別をすることができ、ビット線またはアノード線のディスターブを防ぐことができ、非選択セルの書き込み誤動作を防ぐことができるという利点がある。よって、半導体装置の駆動の信頼性を高めることができる。
本発明の半導体装置およびその駆動方法に係る一実施の形態を、以下図面を用いて説明する。図１は、半導体装置の選択セルと非選択セルのレイアウトを示したセルレイアウト図であり、図２は、半導体装置の記憶素子の一例を示した概略構成断面図である。まず、記憶素子を図２によって説明する。
図２に示すように、半導体装置１の記憶素子２は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ３を有する。以下、詳細に説明する。
バルク半導体基板１０には、素子分離領域３１により素子形成領域が区画されていて、サイリスタが形成されるバルク半導体基板１０には第２伝導型（ｎ型）のウエル領域１１が形成されている。このウエル領域１１の上層は第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。上記バルク半導体基板１０には例えばバルクシリコン基板を用いる。上記第２ｐ型領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２ｐ型領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜１２を介してゲート電極１３が形成されている。このゲート電極１３上にはハードマスク（図示せず）が形成されていてもよい。このゲート絶縁膜１２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜１２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
上記ゲート電極１３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極１３を形成する際に用いたハードマスクをゲート電極１３上に残してもよい。このハードマスクは、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
上記ゲート電極１３の側壁にはサイドウォール１５、１６が形成されている。このサイドウォール１５、１６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。さらに、第２領域ｎ１上からゲート電極１３上にかけて、サリサイドプロセスを行う際に用いるサリサイドブロック１７が形成されていてもよい。
上記ゲート電極１３の一方側の上記バルク半導体基板１０には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりに、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
上記ゲート電極１３の他方側の上記バルク半導体基板１０には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
さらに、上記第１ｎ型領域ｎ１上部には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
さらに、第１ｐ型領域ｐ１はアノード側が接続されているとともに、第２ｎ型領域ｎ２にはカソード側が接続されている。アノード側は、アノード線ＡＬに接続されている。このアノード線ＡＬは、例えば電源電圧ＶＤＤに接続されているが、アノード線ＡＬ側からデータを読み出す場合には、電源電圧ＶＤＤに接続されていない。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極１３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
上記半導体装置１では、上記サイリスタ３の第１ｐ型領域ｐ１側に第１電圧が印加され、第２ｎ型領域ｎ２側に第１電圧よりも高い第２電圧が印加され、上記ウエル領域１１に前記第１電圧よりも高い電圧が印加される。このウエル領域１１に印加される電圧は上記第２電圧以下の電圧とする。例えば、ウエル領域１１はグランドＧＮＤ（−１Ｖ〜１Ｖ）に接続されている。
上記半導体装置１においては、上記第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１が、例えばエピタキシャル成長によって積まれた構成であってもよい。また、上記第２ｎ型領域ｎ２が上記第２ｐ型領域ｐ２上に、例えばエピタキシャル成長によって積まれた構成であってもよい。
一方、バルク半導体基板１０の電界効果トランジスタが形成される領域には、第１伝導型（ｐ型）ウエル領域５１が形成され、電界効果トランジスタ４が形成されている。この電界効果トランジスタ４は、上記ｐ型ウエル領域５１上にゲート絶縁膜５２を介してゲート電極５３が形成され、その両側にサイドウォール５４、５５が形成されている。またサイドウォール５４、５５下部のｐ型ウエル領域５１にはソース・ドレインのエクステンション領域５６、５７が形成されている。さらにゲート電極５３の両側のｐ型ウエル領域５１には、それぞれエクステンション領域５６、５７を介して、一方側にドレイン領域５８、他方側にソース領域５９が形成され、ソース領域５９が上記サイリスタ２の第２ｎ型領域ｎ２に配線７１によって接続されている。また、カソード側となるドレイン領域５８はビット線ＢＬが接続されるビットコンタクトが形成されている。
上記サイリスタ３と電界効果トランジスタ４とによって、半導体装置１の一つの記憶素子２が構成されている。この半導体装置１は、上記記憶素子２を、例えばマトリクス状に複数配置してなる。
次に、第１実施例として、サイリスタのゲート電極１３および電界効果トランジスタのワード線ＷＬ（ゲート電極５３）とビット線ＢＬとがレイアウト上で直交するように構成されている半導体装置１について、図１のセルレイアウト図および前記図２および図３のタイミングチャートによって説明する。
図１に示すように、バルク半導体基板１０には、前記図２によって説明した記憶素子２が、例えばマトリックス状に配列されている。今、同じビット線ＢＬ上の記憶素子２の一方の記憶素子２（２ａ）を選択ビットとし、他方の記憶素子２（２ｂ）を非選択ビットとして、以下説明する。
図１〜図３に示すように、半導体装置１の選択ビットをオフ動作（WRITE0）するときには、複数の記憶素子２のうち選択された記憶素子２（選択ビット）のサイリスタ３の第１領域ｐ１側に第１電圧を印加し、前記選択された記憶素子２の電界効果トランジスタ４のカソード側に第１電圧よりも高い第２電圧を印加する。このとき、複数の記憶素子２のうち選択された記憶素子２と同じビット線ＢＬ上にある非選択の記憶素子２の電界効果トランジスタ４に形成されているワード線ＷＬに第１電圧よりも低い電圧を印加する。
具体的には、ビット線ＢＬ（カソード）をアノード側となるサイリスタ２の第１ｐ型領域ｐ１を、例えば０．４Ｖ〜２Ｖ程度以上の第１電圧に昇圧して、カソードとアノードとの間を逆バイアス状態にする。このときのカソード側、すなわちビット線ＢＬの電圧は、第１電圧よりも高い第２電圧である０．６Ｖ〜３Ｖ程度である。このビット線ＢＬの電圧は、より好ましくは１．２Ｖ〜１．８Ｖ程度である。このとき同時に電界効果トランジスタ４ａのワード線ＷＬ（ゲート）も昇圧してチャネルを形成する。このときの電圧は０．５Ｖ〜２Ｖ程度である。この電圧は、チャネルが形成され、電流が充分にながれる電圧であればよい。
一方、選択ビットと同じビット線ＢＬに接続されている非選択ビットの記憶素子２（２ｂ）には、同じビット線ＢＬの電圧が印加されるため、そのままだと非選択ビットの記憶素子２ｂまでオフ動作（WRITE0）する可能性がある。そこで、本発明では、非選択ビットの記憶素子２ｂに設けられているアクセストランジスタの電界効果トランジスタ４（４ｂ）のワード線ＷＬｂに負電圧を印加して、チャネルを完全にオフ状態にし、チャネルに電流が流れない状態にする。こうすることで、過剰キャリアの流出を防ぐ、言い換えれば、過剰キャップを閉じ込めるとともに、サイリスタ３（３ｂ）のカソードがビット線ＢＬと同じ電位に昇圧し、逆バイアス状態になることを防ぐ。この結果、サイリスタ３（３ｂ）のオン情報を保つことができる。
したがって、サイリスタ３のゲートを使用しなくても、オフ動作時に選択状態の記憶素子２ａか非選択状態の記憶素子２ｂかの区別ができ、ビット線ＢＬまたはアノード側のディスターブを防ぎ、非選択状態の記憶素子２ｂへの書き込み誤動作を防ぐことができるという利点がある。よって、信頼性の高い半導体装置１を提供することができる。
次に、第２実施例として、サイリスタのゲート電極１３および電界効果トランジスタのワード線ＷＬ（ゲート電極５３）とアノード線（図示せず）とがレイアウト上で直交するように構成されている半導体装置１（１ｂ）について、図４のセルレイアウト図および前記図２および図５のタイミングチャートによって説明する。
図４に示すように、バルク半導体基板１０には、前記図２によって説明した記憶素子２が、例えばマトリックス状に配列されている。今、同じビット線ＢＬ上の記憶素子２の一方を選択ビットとし、他方を非選択ビットとして、以下説明する。
図２、図４、図５に示すように、半導体装置５の選択ビットをオフ動作（WRITE0）するときには、複数の記憶素子２のうち選択された記憶素子２（選択ビット）のサイリスタ３の第１領域ｐ１側に第１電圧を印加し、前記選択された記憶素子２の電界効果トランジスタ４のカソード側に第１電圧よりも高い第２電圧を印加する。このとき、複数の記憶素子２のうち選択された記憶素子２と同じビット線ＢＬ上にある非選択の記憶素子２の電界効果トランジスタ４に形成されているワード線ＷＬに第１電圧よりも低い電圧を印加する。
具体的には、アノード線ＡＬを０Ｖ以下の負バイアス、例えば０Ｖ〜−２Ｖ程度にし、カソードとアノードとの間を逆バイアス状態にする。このときのアノード電圧は、０Ｖ〜−１．５Ｖ程度が望ましい。このとき同時に電界効果トランジスタ４ａのワード線ＷＬ（ゲート）も昇圧してチャネルを形成する。このときの電圧は０．５Ｖ〜２Ｖ程度である。この電圧は、チャネルが形成され、電流が充分にながれる電圧であればよい。
一方、選択ビットと同じアノード線ＡＬに接続されている非選択ビットの記憶素子２（２ｂ）には、同じアノード線ＡＬの電圧が印加されるため、そのままだと非選択ビットの記憶素子２ｂまでオフ動作（WRITE0）する可能性がある。そこで、本発明では、非選択ビットの記憶素子２ｂに設けられているアクセストランジスタの電界効果トランジスタ４（４ｂ）のワード線ＷＬｂに負電圧を印加して、チャネルを完全にオフ状態にし、チャネルに電流が流れない状態にする。こうすることで、過剰キャリアの流出を防ぐ、言い換えれば、過剰キャップを閉じ込めるとともに、サイリスタ３（３ｂ）のカソードがビット線ＢＬと同じ電位に昇圧し、逆バイアス状態になることを防ぐ。この結果、サイリスタ３（３ｂ）のオン情報を保つことができる。
したがって、サイリスタ３のゲートを使用しなくても、オフ動作時に選択状態の記憶素子２ａか非選択状態の記憶素子２ｂかの区別ができ、ビット線ＢＬまたはアノード側のディスターブを防ぎ、非選択状態の記憶素子２ｂへの書き込み誤動作を防ぐことができるという利点がある。よって、信頼性の高い半導体装置５を提供することができる。
上記第１実施例、第２実施例において、オフ動作時に、ウエル領域１１に適宜バイアスを印加してもよい。例えば、ウエル領域１１に、上記アノード側に印加される第１電圧よりも高い電圧で、上記第２電圧以下の電圧を印加する。このようにウエル領域１１に適切なる電圧を印加することで、サイリスタの第２ｐ型領域ｐ２中の過剰キャリア（電子）が、ゲート電極１３からの電界に依存せずに強制的にウエル領域１１側に掃き出されるため、消去時間を短くできるので、高速にオフ状態にさせることが可能になる
また、上記第１実施例、第２実施例で説明した半導体装置１、５の駆動方法は、バルク半導体基板１０に形成した半導体装置に限らず、ＳＯＩ（Silicon on insulator）基板に形成した半導体装置にも適用することができる。
次に、本発明の半導体装置におけるサイリスタ領域の製造方法に係る一実施の形態の第１例を、図６〜図８の製造工程断面図によって説明する。この製造方法は、前記図１によって説明した半導体装置１、５のサイリスタ２を製造する方法の一例である。
図６（１）に示すように、バルク半導体基板１０には例えばシリコン基板を用いる。例えば、ＣＺシリコンウエハのようなバルクシリコン基板を用いる。このバルク半導体基板１０に素子形成領域を分離する素子分離領域（図示せず）、素子形成領域の第２伝導型（ｎ型）のウエル領域１１等が形成されている。このウエル領域１１は、例えばマスク（図示せず）を用いたイオン注入法により形成される。このときのイオン注入濃度は１×１０16〜１×１０20ｃｍ-3の範囲とする。より好ましくは、１×１０17〜１×１０18ｃｍ-3程度とする。また、深さ方向は、後に説明する第２ｐ型領域ｐ２とのジャンクションが素子分離領域の深さより浅い方が望ましく、電圧印加時の空乏層の伸びを考慮した上で、素子分離領域の深さより浅いと更に良い。なお、次ぎの図６（２）以降、バルク半導体基板１０の図示は省略する。
次いで、図６（２）に示すように、上記ウエル領域１１の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が５×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。
次に、図６（３）に示すように、上記ウエル領域１１上にゲート絶縁膜１２を形成する。このゲート絶縁膜１２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜１２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化珪化ハフニウム（ＨｆＳｉＯ）、窒化酸化珪化ハフニウム（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。また、上記ゲート絶縁膜１２で選択トランジスタとなる電界効果トランジスタ〔前記図２参照〕のゲート絶縁膜を形成することができ、また、上記ゲート電極１３を形成する工程で電界効果トランジスタ〔前記図２参照〕のゲート電極を形成することができる。
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜１２上にゲート電極１３を形成する。上記ゲート電極１３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
上記ゲート電極１３は、例えば、上記ゲート絶縁膜１２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク１４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
次に、図７（４）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１３の一方側、すなわち第２ｎ型領域が形成される領域上を開口したイオン注入マスク３１を形成する。次いで、上記イオン注入マスク３１を用いたイオン注入技術により、上記ゲート電極１３の一方側にウエル領域１１に形成された第２ｐ型領域ｐ２中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が１×１０19ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク３１を除去する。
続いて、活性化のアニールとして例えば１０５０℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
次に、図７（５）に示すように、上記ゲート電極１３の側壁にサイドウォール１５、１６を形成する。例えば、ゲート電極１３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール１５、１６を形成することができる。上記サイドウォール１５、１６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。また、サイドウォールの形成は後に形成する第２ｎ型領域を形成するイオン注入工程の前に行ってもよい。なお、上記サイドウォール１５、１６の膜厚は、例えば第２ｐ型領域ｐ２と後に形成される第１ｎ型領域との接合（ジャンクション）が、第１ｎ型領域上に第２ゲート電極（図示せず）を形成した際に、上記ゲート電極１３とこの第２ゲート電極との間になるように設定する。このように設定することにより、第２ゲート電極を形成する十分な効果が得られるようになる。また、上記サイドウォール１５、１６を形成する工程で電界効果トランジスタ〔前記図２参照〕のサイドウォールを形成することができる。
次に、図７（６）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１３の他方側、すなわち第１ｎ型領域が形成される領域上を開口したイオン注入マスク３３を形成する。次いで、上記イオン注入マスク３３を用いたイオン注入技術により、上記ゲート電極１３の他方側の上記サイドウォール１５を介したウエル領域１１に形成された第２ｐ型領域ｐ２中に第２伝導型（ｎ型）のドーパントを導入して、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が１．５×１０19ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク３３を除去する。
続いて、活性化のアニールとして例えば１０５０℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
次に、図８（７）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記第１ｎ型領域ｎ１の第１ｐ型領域が形成される領域上を開口したイオン注入マスク３５を形成する。次いで、上記イオン注入マスク３５を用いたイオン注入技術により、上記第１ｎ型領域ｎ１の一部の上層中にｐ型のドーパントを導入して、第１ｐ型領域ｐ１を形成する。このイオン注入条件は、例えばドーパントにホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が１×１０20ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、第１ｎ型領域ｎ１のドーパント濃度より高いことが必要である。またイオン注入前にサイドウォールを形成してもよく、ドーパントはインジウム（Ｉｎ）、アルミニウム（Ａｌ）等のｐ型不純物であればよい。その後、上記イオン注入マスク３５を除去する。
続いて、活性化のアニールとして例えば１０５０℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
次に、図８（８）に示すように、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出部にサリサイド工程によってシリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）を形成することが好ましい。この場合、サイドウォール形成時のマスクを用いて、前記図１のようにサリサイドブロック（Salicide Block）を形成しておくとよい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
上記製造方法において、電界効果トランジスタ〔前記図２参照〕のエクステンション領域は、ゲート電極を形成した後でサイドウォールを形成する前に、レジストマスクによりエクステンション領域上を開口したマスクを形成した後、例えばイオン注入法により行う。その後、レジストマスクは除去する。またソース領域、ドレイン領域の形成は、サイドウォールを形成した後に、例えば、レジストマスクによりソース領域、ドレイン領域上を開口したマスクを形成した後、例えばイオン注入法により行う。その後、レジストマスクは除去する。
本発明の半導体装置に係る一実施の形態（第１実施例）を示したセルレイアウト図である。 本発明の半導体装置の記憶素子に係る一例を示した概略構成断面図である。 本発明の半導体装置のパルスタイミングチャート（第１実施例）である。 本発明の半導体装置に係る一実施の形態（第２実施例）を示したセルレイアウト図である。 本発明の半導体装置のパルスタイミングチャート（第２実施例）である。 本発明の半導体装置に係るサイリスタ部分の製造方法の一例を示した製造工程断面図である。 本発明の半導体装置に係るサイリスタ部分の製造方法の一例を示した製造工程断面図である。 本発明の半導体装置に係るサイリスタ部分の製造方法の一例を示した製造工程断面図である。 従来のサイリスタ構成の半導体装置を示した構成図および動作説明図である。 従来の半導体装置の一例を示したセルレイアウト図である。 従来のＳＯＩ基板を用いたサイリスタ構成の半導体装置のパルスタイミングチャートである。 従来のサイリスタ構成の半導体装置の電圧−電流（Ｖ−Ｉ）特性を示した電圧−電流特性図である。
符号の説明
１…半導体装置、２…記憶素子、３…サイリスタ、４…電界効果トランジスタ、１０…バルク半導体基板、１３…ゲート電極、ｐ１…第１ｐ型領域（第１伝導型の第１領域）、ｎ１…第１ｎ型領域（第２伝導型の第２領域）、ｐ２…第２ｐ型領域（第１伝導型の第３領域）、ｎ２…第２ｎ型領域（第２伝導型の第４領域）、ＢＬ…ビット線、ＷＬ…ワード線

Claims (8)

  1. バルク半導体基板と、
    第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、前記バルク半導体基板に形成されたサイリスタと、
    前記第３領域に形成されたゲート電極と、
    前記サイリスタが形成される半導体基板に、前記サイリスタの前記第４領域側に接続される電界効果トランジスタと
    からなる複数の記憶素子を有する半導体装置であって、
    前記電界効果トランジスタのカソード側にビット線が接続され、
    前記複数の記憶素子のうち、選択された記憶素子のオフ動作時に、
    前記選択された記憶素子の前記サイリスタの第１領域側に第１電圧が印加され、
    前記選択された記憶素子の電界効果トランジスタのカソード側に前記第１電圧よりも高い第２電圧が印加され、
    前記選択された記憶素子に接続されたビット線に接続する前記複数の記憶素子のうち、非選択の記憶素子の電界効果トランジスタに形成されたワード線に前記第１電圧よりも低い電圧が印加される
    ことを特徴とする半導体装置。
  2. 前記第１電圧が正電圧であり、
    前記非選択の記憶素子の電界効果トランジスタに形成されたワード線がオン状態にある
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記非選択の記憶素子の電界効果トランジスタに形成されたワード線に負電圧が印加される
    ことを特徴とする請求項１記載の半導体装置。
  4. 前記第３領域が形成されるもので前記バルク半導体基板に形成された第２伝導型のウエル領域を備え、
    前記ウエル領域に前記第２電圧以下の電圧が印加される
    ことを特徴とする請求項１記載の半導体装置。
  5. バルク半導体基板と、
    第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、前記バルク半導体基板に形成されたサイリスタと、
    前記第３領域に形成されたゲート電極と、
    前記サイリスタが形成される半導体基板に、前記サイリスタの前記第４領域側に接続される電界効果トランジスタと
    からなる複数の記憶素子を有する半導体装置の駆動方法であって、
    前記電界効果トランジスタのカソード側にビット線が接続されていて、
    前記複数の記憶素子のうち、選択された記憶素子のオフ動作時に、
    前記選択された記憶素子のサイリスタの第１領域側に第１電圧を印加し、
    前記選択された記憶素子の電界効果トランジスタのカソード側に前記第１電圧よりも高い第２電圧を印加し、
    前記選択された記憶素子に接続されたビット線に接続する前記複数の記憶素子のうち、非選択の記憶素子の電界効果トランジスタに形成されたワード線に前記第１電圧よりも低い電圧を印加する
    ことを特徴とする半導体装置の駆動方法。
  6. 前記第１電圧を正電圧に設定し、
    前記非選択の記憶素子の電界効果トランジスタに形成されたワード線をオン状態にする
    ことを特徴とする請求項５記載の半導体装置の駆動方法。
  7. 前記非選択の記憶素子の電界効果トランジスタに形成されたワード線に負電圧を印加する
    ことを特徴とする請求項５記載の半導体装置の駆動方法。
  8. 前記第３領域が形成されるもので前記バルク半導体基板に形成された第２伝導型のウエル領域を備え、
    前記ウエル領域に前記第２電圧以下の電圧を印加する
    ことを特徴とする請求項５記載の半導体装置の駆動方法。

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