KR20080066742A - 리세스형 채널 부성 미분 저항 기반 메모리 셀 - Google Patents

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Abstract

개선된 리세스형 사이리스터 기반의 메모리 셀이 본 명세서에서 개시된다. 일 실시예에서, 개시된 셀은 기판의 벌크 내로 리세스된 도전성 플러그를 포함하고, 도전성 플러그는 셀의 인에이블 게이트에 연결되거나 인에이블 게이트를 포함한다. 사이리스터는 이러한 리세스형 게이트 주변에 수직으로 배치되며, 그 애노드(소스; P-형 영역)는 비트 라인에 연결되고 캐소드(드레인; n-형 영역)는 워드 라인에 연결된다. 개시된 셀은 리세스형 인에이블 게이트 이외의, 액세스 트랜지스터와 같은 어떠한 다른 게이트도 포함하지 않으므로, 본질적으로 일 트랜지스터(one-transistor) 디바이스이다. 그 결과로서, 그리고 사이리스터의 수직 배치에 의해 용이해지는 바와 같이, 개시된 셀은 종래의 DRAM 셀과 비교시, 집적 회로 상에 작은 영역을 차지한다. 더욱이, 개시된 셀은 다양한 실시예들에서 제조하기가 간단하며, 셀들의 어레이 내에 구성하기가 용이하다. 셀 아래쪽의 분리는, 모든 유용한 실시예들에서 요구되는 것은 아니지만, 셀의 데이터 보유의 향상을 돕고 셀 리프레시 사이에 요구되는 시간을 연장한다.
리세스, 사이리스터, 분리 구조

Description

리세스형 채널 부성 미분 저항 기반 메모리 셀{RECESSED CHANNEL NEGATIVE DIFFERENTIAL RESISTANCE-BASED MEMORY CELL}
본 발명은 집적 회로용의 리세스형 사이리스터 기반의(recessed thyristor-based) 메모리 셀 설계에 관한 것이다.
집적 회로 기술에는 다수의 상이한 유형의 메모리 셀 설계들이 존재하며, 각각은 그들만의 장점들 및 단점들을 갖는다. 예를 들어, 종래의 DRAM 셀은 논리 '0' 또는 '1 상태를 나타내는 전하를 저장하는 캐패시터, 및 그러한 전하를 액세스하고 비트 라인을 통해 감지 회로에 전송하는 액세스 트랜지스터를 포함한다. 그러한 셀 설계는, 비교적 높은 밀도를 갖도록 이루어질 수 있다는 점에서 이점이 있고 따라서, 다수의 그러한 셀들은 주어진 집적 회로 상에 배치되어 대량의 메모리를 이룬다.
종래의 DRAM 셀들은 최적화되지 않았다고 언급된다. 지금 언급한 바와 같이, 그러한 셀들은 셀 당 두 개의 요소들, 즉 캐패시터들 및 액세스 트랜지스터를 필요로 한다. 그러한 셀들이 집적 회로의 표면 상에 차지하는 영역을 줄이려는 목표를 갖는 다수의 상이한 DRAM 셀 설계가 존재하지만, 실제로는 셀당 두 개의 요소들을 수용하는 것은 중요한 크기조절 문제를 포함한다.
메모리 셀들을 더 작게 만들기 위한 한가지 접근법에 있어서, 사이리스터들을 메모리 셀에서의 저장 요소로서 사용하는 것이 제안되었다. 사이리스터는 두 개의 다이오드들, 또는 교번하는 극성들(P 및 N)의 도핑(doping)에 의해 형성되는 디바이스임을 나타내며 때로는 PNPN 구조로 지칭되는 다이오드들을 직렬로 포함한다. 종래 기술에서 언급된 바와 같이, 사이리스터 기반의 셀들은 선택적으로 전하를 저장하는데 사용될 수 있으므로, 그러한 셀들은 메모리 셀들로서 사용가능하다. 예를 들어, 전하는 구조 내의 접합이 역 바이어스되도록 함으로써 저장될 수 있고, 그러한 선택적 저장은 사이리스터를 게이팅함으로써 용이하게 될 수 있다.
그러나, 여전히 사이리스터 기반의 메모리 셀 설계들이 최적화된 것은 아니다. 일부는, 비트 라인과 사이리스터 간에 전하 전송을 선택적으로 허용하기 위해, 사이리스터 게이트 외에도, 추가의 액세스 트랜지스터 게이트를 필요로 하거나 또는 이용한다. 따라서, 그러한 셀 설계들은 두 개의 디바이스들, 즉 액세스 트랜지스터 및 게이팅된 사이리스터를 요구한다는 점에서 종래의 DRAM 셀들과 동일한 단점을 겪는다. 액세스 트랜지스터를 갖지 않는 사이리스터 기반의 셀들에서, 예를 들어, 사이리스터는 집적 회로의 기판에 평면적으로(즉, 수평적으로) 만들어지므로, 종래의 구조들이 여전히 집적 회로의 표면 상에 과도한 영역을 차지한다. 더욱이, 액세스 트랜지스터들을 갖지 않는 그러한 사이리스터 기반의 셀들은 종래의 SRAM 셀들에 대한 대체물로서 추천되고, 그러한 셀들이, 다수의 응용에서 SRAM 셀들보다 바람직한 DRAM 셀들과 마찬가지로 설계될 것이라고 믿어지지 않았다. 여전히 그외의 사이리스터 설계들은, 예를 들면, 매립된 산화물(박스)을 이용하거나 SOI(silicon-on-insulator) 기판을 이용함으로써, 벌크 기판으로부터 디바이스의 기판이 분리되도록 요구한다. 그러한 특화된 기판들을 이용함으로써, 사이리스터 기반의 셀의 제조에 복잡성 및 비용이 추가된다.
간단히 말해, 메모리 셀 기술은 DRAM 셀과 기능면에서 유사한 개선된 사이리스터 셀 설계로부터 이득을 얻을 것이며, 그러한 셀 설계는 작고, 액세스 트랜지스터와 같은 추가적인 디바이스를 요하지 않고, 쉽고 저렴하게 제조될 것이다. 그러한 셀 설계의 실시예들이 본 명세서에서 개시된다.
개선된 리세스형 사이리스터 기반의 메모리 셀이 본 명세서에서 개시된다. 일 실시예에서, 개시된 셀은 기판의 벌크 내로 리세스된 도전성 플러그를 포함하고, 도전성 플러그는 셀의 인에이블 게이트(enable gate)에 연결되거나 인에이블 게이트를 포함한다. 사이리스터는 이러한 리세스형 게이트 주변에 수직으로 배치되며, 그 애노드(소스; p-형 영역)는 비트 라인에 연결되고 캐소드(드레인; n-형 영역)는 워드 라인에 연결된다. 개시된 셀은 리세스형 인에이블 게이트 이외의, 액세스 트랜지스터와 같은 어떠한 다른 게이트도 포함하지 않으므로, 본질적으로 일 트랜지스터(one transistor) 디바이스이다. 그 결과로서, 그리고 사이리스터의 수직 배치에 의해 용이해지는 바와 같이, 개시된 셀은 종래의 DRAM 셀과 비교시, 집적 회로 상에 작은 양의 영역을 차지한다. 더욱이, 개시된 셀은 다양한 실시예들에서 제조하기가 간단하며, 셀들의 어레이 내에 구성하기가 용이하다. 셀 아래쪽의 분리는, 모든 유용한 실시예들에서 요구되는 것은 아니지만, 셀의 데이터 보유의 향상을 돕고 셀 리프레시 사이에 요구되는 시간을 연장한다.
본 명세서의 발명 양태의 실시예들은 첨부하는 도면들과 함께 읽을 경우, 다음의 상세한 설명을 참조하여 가장 잘 이해될 것이다.
도 1은 개시된 리세스형 사이리스터 기반의 셀의 개략도를 도시한다.
도 2는 개시된 리세스형 사이리스터 기반의 셀의 실시예를 횡단면으로 도시한다.
도 3은 개시된 셀의 사이리스터의 전류-전압 특성을 도시한다.
도 4는, 어레이 구동 및 감지 회로를 포함하는, 개시된 리세스형 사이리스터 기반의 셀들의 어레이를 도시한다.
도 5는 개시된 셀을 판독하고 개시된 셀에서 전압을 유지하도록, 개시된 셀에 논리 '0' 또는 논리 '1'을 기입하는 예시적인 전압 조건들을 도시한다.
도 6A-6D는 개시된 리세스형 사이리스터 기반의 셀을 제조하는 예시적인 공정을 도시한다.
도 7A-7C는 에피택셜하게 성장된 실리콘을 이용하여 사이리스터 영역들을 형성하는, 개시된 리세스형 사이리스터 기반의 셀을 제조하는 예시적인 공정을 도시한다.
도 8A-8B는, 셀 아래쪽의 접합 분리를 이용하여, 개시된 리세스형 사이리스터 기반의 셀을 제조하는 예시적인 공정을 도시한다.
도 9는 매립된 산화물 층 또는 셀 아래쪽의 SOI 기판을 이용하여, 개시된 리 세스형 사이리스터 기반의 셀을 제조하는 예시적인 공정을 도시한다.
도 10은 부분적으로 셀 아래쪽의 분리 언더컷(isolation undercuts)을 이용하여, 개시된 리세스형 사이리스터 기반의 셀을 제조하는 예시적인 공정을 도시한다.
개선된 사이리스터 기반의 메모리 셀(10)이 도 1에 개략적으로 도시된다. 도시된 바와 같이, 셀(10)은, 앞서 PNPN 구조로 언급되었으므로, 설명의 용이함을 위해서 두 개의 직렬 연결된 다이오드들로 표현된 사이리스터(20)를 포함한다. 사이리스터(20)의 애노드(anode) 또는 소스(외부 P-영역)는 비트 라인(14)에 연결된다. 사이리스터(20)의 캐소드(cathode) 또는 드레인(외부 N-영역)은 워드 라인(12)에 연결된다. 사이리스터(20)는 인에이블 게이트(16)에 의해 게이팅된다.
도 1의 개략도로부터 이미 명백한 바와 같이, 셀(10)은 설계가 단순하다. 그것은 오직 하나의 게이트(16)만을 필요로 하고, 따라서 일 트랜지스터 셀을 포함하며, 종래의 DRAM 셀의 액세스 트랜지스터와 다소 유사하지만, 개별적인 저장 캐패시터를 갖지 않는다. 더욱이, 그리고 후속하는 도면들에서 도시될 것이지만, 그러한 셀에서의 사이리스터(20) 부분은 종래의 반도체 기판, 예를 들어, p-도핑된 기판에 밀집되어 구현된다. 셀(10)은, 도 8-10을 참조하여 논의될 바와 같이, 셀 아래쪽에 기판 분리를 필요로 하지 않으며, 만약 사용된 경우, 그러한 분리는 셀의 성능을 더욱 개선할 수 있으며 셀의 리프레시들 사이에 요구되는 시간을 증가시킬 수 있다.
셀(10)은, 도 2의 일 실시예에 도시된 바와 같이, 기판(25) 내로 바람직하게 리세스된다. 구체적으로는, 인에이블 게이트(16)는, P-기판(25) 내의 트렌치에 형성된 도전성 플러그(22)와 만난다. 게이트 산화물(27)은 기판(25)으로부터 플러그(22)를 분리하여 사이리스터(20)가 게이팅 되도록 한다. 점선 화살표에서 볼 수 있는 바와 같이, 사이리스터(20)는 평면이 아니며, 대신 트렌치 주변에 "U" 형상으로 수직적으로 형성된다. 이러한 비 평면적 구성은 기판(25) 상에서 셀(10)이 차지하는 영역의 양을 더욱 감소시킨다.
리세스형 사이리스터 기반의 셀(10)이 취할 수 있는 다양한 대안의 형태들을 논의하기 이전에, 그리고 셀이 제조될 수 있는 다양한 방법들을 논의하기 이전에, 셀의 동작이 도 3 내지 5를 참조하여 간단하게 논의된다. 도 3은 사이리스터 기반의 셀(10)이 동작하는 원리를 전류-전압 곡선을 참조하여 도시한다. 이러한 원리는 주지되어 있으므로, 간단하게 설명된다. 도시된 바와 같이, 사이리스터에 걸친 전압(Vthy)이 소정의 임계치(Vblock)을 초과하는 경우, 소수 캐리어들이 사이리스터의 베이스(즉, 기판(25))로 주입되고, 사이리스터는 부성 미분 저항(negative differential resistance) 기간으로 들어가며, 그후 전압 Vthy는 떨어지고 사이리스터를 통해 흐르는 전류(Ithy)는 첨예하게 증가한다. 따라서, Vthy가 Vblock을 초과하는 경우, 셀은 논리 '1' 상태로 프로그램된다고 말할 수 있고, 상당한 전류를 인출할 것이다. Vthy가 Vblock을 초과하지 않으면, 사이리스터는 트리거되지 않고, 전류는 비교적 낮은, 즉, 논리 '0' 상태로 남아 있다.
일단 디바이스로부터 전압이 제거되면, 셀(10)은 전하를 짧은 시간 기간 동 안, 아마도 수 밀리초 정도 동안, 보유할 것이다. 이것은 셀의 PN 접합에서 형성하는 공핍 영역에 기인하여 발생한다. 따라서, 전하 주입을 통해 프로그램되는 경우, 저장된 소수-주입 전하 때문에, PN 접합은 역 바이어스로 되고, 공핍 영역 및 그 캐패시턴스를 강조한다. 적어도 이들 소수 캐리어가 기판(25)에서 재결합할 때까지 이러한 공핍 영역 캐패시턴스는 소수-주입 전하를 저장한다. 그러한 재결합 효과들로 인하여, 셀로서 사용된 경우에, 사이리스터는 표준 DRAM 셀과 다르지 않게 리프레시될 필요가 있을 수 있다.
어떤 경우에서든, 그러한 프로그래밍 후에, 동작 전압(Vop)이 사이리스터에 걸쳐서 걸릴 수 있고, 셀이 논리 '1'(높은 전류) 또는 논리 '0'(낮은 전류) 상태로 프로그램되었는지 여부를 판정하도록 전류가 모니터링된다. 본 기술분야의 당업자는 이해할 수 있듯이, 이러한 사이리스터(20)의 동작, 즉, 전류/전압 특성은 인에이블 게이트(16)와 같이, 작은 게이트 전압(Vgate)을 인가할 시에도 지속된다. 물론, 보다 양의(more-positive) 게이트 전압은 추가의 소수 캐리어들을 P-기판(25)에 제공할 것이므로, 따라서 프로그램(Vblock) 및 감지(Vop)에 요구되는 전압은 게이트 전압이 증가함에 따라 감소할 것이다.
도 4는 개시된 셀들(10)이 메모리 어레이(50)에서 어떻게 위치될 수 있는지를 도시하는 한편, 도 5는 논리 '1' 또는 논리 '0'을 기입하고, 셀을 판독하고, 데이터를 셀에 유지하도록 사용될 수 있는 다양한 전압들을 도시한다. 어레이(50)는, 일 실시예에서, 인에이블 게이트(16) 및 워드 라인들(12)에 수직으로 연장되는 비트 라인들(14)을 포함하지만, 이것은 임의적일 뿐이다. 추가적으로, 어레이의 에지에서는, 메모리 디바이스들에서 통상적이듯이, 구동기들(30, 32 및 34)은 각각 비트 라인들, 인에이블 게이트들, 및 워드 라인들에 요구되는 전압들을 구동하도록 사용된다. 추가적으로, 비트 라인 구동기(30)는, 액티브 비트 라인 상의 전류/전압을 검출한 경우에 액티브가 되는 감지 증폭기를 포함한다. 그러한 구동 및 감지 회로들은 메모리 칩 설계의 기술 분야에 주지되어 있고, 임의의 수의 적절한 회로들을 포함할 수 있다.
도 5는 프로그램된 데이터를 셀들(10)에 기입, 판독, 및 유지하도록 사용될 수 있는 예시적인 전압을 도시하고, 따라서 적절하고 통상적인 제어 회로(도시되지 않음)의 제어 하에 구동기들(30, 32, 34)이 발생할 전압을 포함한다. 도시되는 바와 같이, 셀에 기입하는 경우, 인에이블 게이트(16)는 바람직하게 접지로 유지되지만, 그렇지 않은 경우, 부성 전위(negative potential)(예를 들어, -1.0V), 즉 사이리스터(20)의 P-채널 부분의 축적 조건(accumulation condition)이 유지된다. 기입 동작 동안에 인에이블 게이트가 접지된 경우, 사이리스터의 P-채널 영역은, Vblock이 초과되거나 초과되지 않을 가능성을 갖고 인버전(inversion)되려는 경향이 있다. Vblock이 초과하는 지의 여부는 캐소드 상의 접지된 워드 라인 전압에 대한 애노드에서의 비트 라인 전압에 의존하는데, 비트 라인 전압도 역시 접지된 경우에, Vblock은 초과되지 않고, 논리 '0' 상태가 기입되며, 비트 라인 전압이 하이인 경우, 예를 들어, Vcc=1.5V이면, Vblock은 초과되고, 사이리스터(20)는 턴온(즉, 래치함)되어 논리 '1' 상태를 기입한다. 일단, 기입되면, 셀(10)의 논리 상태는 비트 라인(14) 상의 전류/전압을 감지함으로써 판독될 수 있다. 판독은 부성 전위(예를 들어, -1.0V)의 인에이블 게이트(16)을 이용하여 발생할 수 있고, 접지된 워드 라인을 이용하여 발생할 수 있다. 셀이 차징(charge)되지 않은 논리 '0'은 비트 라인 전압을 교란하지 못하고, 그 결과로, 비트 라인 감지 증폭기는 셀을 논리 '0'으로서 인식할 것이다. 대조적으로, 논리 '1'을 판독하는 경우, 저장된 전하는 비트 라인 전압이 요동하도록 하고, 이것은 감지 증폭기(30)가 논리 '1'로서 검출한다. 셀들(10)이 기입되지도 판독되지도 않는 기간 동안에, 셀들의 데이터는 워드 라인들 및 비트 라인들을 Vcc(예를 들어, 1.5V)에서 유지함으로써 보유된다.
개시된 리세스형 사이리스터 기반의 셀(10)의 동작 및 아키텍처를 이해하고, 도 6A-6D에 도시된 제1 실시예를 시작으로 리세스형 사이리스터 기반의 셀들(10)이 제조될 수 있는 방법에 주목한다. 도 6A는, 두 개의 인접한 셀들(10)을 제조의 중간 단계에서 횡단면으로 도시한다. 이 단계에서는, 여러 표준 공정 단계들이 행해졌으므로, 간단하게 요약만 한다. 우선, 트렌치(40)는 P형 기판(25)에서 에칭되었다. 게이트 산화물(27)의 성장 또는 성막에 후속하여, 재료가 도전성 플러그(22)에 대해 성막되어, 전술한 바와 같이 궁극적으로는 인에이블 게이트(16)에 연결할 것이다. 바람직한 실시예에서, 도전성 플러그(22)는 도핑된 폴리실리콘을 포함할 수 있으나, 텅스텐, 티타늄, 실리사이드들(silicides), 샐리사이드들(salicides) 등의 기판 플러그들에 또한 사용되는 그외의 도전성 재료들을 포함할 수 있다. 도전성 플러그(22) 재료의 성막에 후속하여, 기판(25)의 표면이, CMP(Chemical-Mechanical Planarization) 또는 그외의 주지된 평탄화 기술 등에 의해 평탄화될 수 있다.
다른 공정 단계에서, 트렌치 분리 구조들(24)이 각각의 셀 주변에 형성되어 인접하는 셀들간에 누화(cross talk)를 방지한다. 주지된 바와 같이, 트렌치 분리의 형성 단계는 실리콘에 트렌치(41)를 형성하는 단계, 트렌치를 유전체(예를 들어, 산화물 또는 질화물)로 채우는 단계, 및 결과적인 구조를 평탄화하는 단계를 포함한다. 본 기술분야의 당업자는, 트렌치 분리 구조들(24)의 형성은 또한 리세스형 도전성 플러그(22)의 형성에 선행하거나 부분적으로는, 예를 들어, 플러그 트렌치들(40) 및 분리 트렌치들(41)을 동시에 형성함으로써, 플러그의 형성과 동시에 발생할 수 있음을 이해할 것이다. 어떤 경우이든, 지금까지 개시된 제조 단계들은 주지된 공정들을 이용하여 다수의 상이한 방식들로 발생할 수 있다.
다음에, 도 6B에 도시된 바와 같이, 사이리스터(20)의 N 영역들이 형성된다. 그러한 영역들을 형성하는 단계는 적절한 N-형 불순물(dopant)(예를 들어, 인 또는 비소)의 배열에의 블랭킷 이온 주입을 포함한다. 본 기술분야의 당업자는, 도전성 플러그(22) 및 분리 구조들(24)로의 주입이 그러한 구조들에 영향을 주지 않을 것임을 이해할 것이다.
그리고 나서, 하드 마스크(43)가 성막되고, 패터닝되며(예를 들어, 포토레지스트를 이용하여; 도시되지 않음), 그리고 에칭되어 사이리스터(20)의 캐소드(즉, 비트 라인) 부분을 덮는다. 하드 마스크(43)는 이온 주입 마스크로서, 질화물 등의 임의의 적절한 재료를 포함할 수 있다. 하드 마스크(43)의 정렬은 도전성 플러그(22)의 상면의 횡적 치수들에 의해 용이하게 되고, 따라서, 이 마스킹 단계는 엄 격한 내성(tolerance) 없이도 행해질 수 있다.
하드 마스크(43)의 형성 후에, 또 다른 이온 주입 단계가 행해져서 디바이스의 P 애노드들(즉, 비트 라인들)을 형성한다. 도 6C에 도시되는 바와 같이, 하드 마스크(43)의 형성 후에, 하드 마스크가 캐소드들의 N 영역들을 보호하면서, 적절한 P-형 불순물(예를 들어, 붕소)의 배열에의 블랭킷 이온 주입을 이용하여 P 영역들이 형성될 수 있다. 본 예에서 P 도핑은 먼저 도핑된 N 영역에서 발생한다. 그러나, 도 6C에서 화살표에 의해 도시된 바와 같이, 새롭게 주입된 P 영역들 아래쪽의 N 영역들은 "에미터 푸시 효과(emitter push effect)"에 의해 기판을 향해 아래쪽으로 밀리게 되고, 이러한 것은 주지되어 있으므로 더이상 설명하지 않는다. 대안적으로, N 영역들이 충분히 깊게 형성되면, 새롭게 주입된 P 애노드 영역은 에미터 푸시 효과에 의존할 필요 없이 얕은 깊이에서 주입될 수 있다.
그리고 나서, 도 6D에 도시되는 바와 같이, 하드 마스크(43)가 제거되고, 표준 공정이 사용되어 인에이블 게이트들(16), 워드 라인들(12), 및 비트 라인들(14)을 유전체 층들(26)(예를 들어, 산화물) 내로 형성한다. 그러나, 하드 마스크(43)를 제거한 후에, 도 6D에 도시되는 바와 같이, 사이리스터(20)의 애노드 및 캐소드 영역들의 노출된 상면들은 선택적으로 실리사이드화(31)된다. 그러한 실리사이드화(31)는 쇼트키 장벽(Schottky barrier), 즉, 도핑된 반도체 영역과 금속 실리사이드 사이의 경계에서 생성된 전위 장벽을 생성한다. 실리사이드화 공정, 예를 들어, 온도, 재료들, 상 변형 조건(phase transformation condition) 등을 맞춤형으로 함으로써, 이러한 장벽의 전기적 성능이 맞춤형으로 될 수 있다. 소스 및 드레 인에 주입된 전하는 이러한 전위 장벽에 의존하므로, 실리사이드화는 사이리스터 특성 설계에 있어서 추가적인 선택들을 제공한다.
리세스형 사이리스터 기반의 셀(10)의 구조 및 제조에 대한 다른 실시예들이 가능하고, 일부는 후속하는 도면들에서 도시된다. 우선, 도 7A-7C는, 에피택셜하게 성장된 실리콘을 이용하여 사이리스터가 부분적으로 형성되는 리세스형 셀(10)을 제조하기 위한 공정을 개시한다. 도 7A로부터 시작하면, 질화물 등의 패드 재료(50)가 기판(25)의 표면상에 성막된다. 그리고 나서, 트렌치(40)가 패드(50) 및 기판(25)을 통과하여 뚫리게 된다. 다음에 트렌치는, 앞서 설명한 바와 같이, 게이트 산화물(27) 및 도전성 플러그(22)로 채워질 수 있다. 그리고 나서, 도 7B에서, 패드(50)가 제거된다. 여기서, 도 7C에 도시되는 바와 같이, 사이리스터(20)의 N 영역들이 기판(25)의 표면상에 형성된다. 이것은 이온 주입에 의해 달성될 수 있거나, 또는 N 영역들은 에피택셜하게 성장될 수 있다. N 영역들의 형성 후에, 하드 마스크(52)가 사이리스터(20)의 캐소드(즉, 비트 라인) 부분 위에 형성된다. 이것은 노출된 N 영역들 상에서 P 애노드(즉, 워드 라인)가 에피택셜하게 성장하도록 하고, 여기서 사이리스터(20)가 완전하게 형성된다. 그 후, 전술한 바와 같이, 하드 마스크(52)가 제거되고, 공정은 워드 라인들, 인에이블 게이트들, 및 비트 라인들을 형성하도록 계속된다. 적절한 에피택셜 성장 공정들이 본 기술분야에 주지되어 있으므로, 더 이상 설명하지 않음을 본 기술분야의 당업자는 인식할 것이다.
앞서 언급한 바와 같이, 리세스형 사이리스터 기반의 셀(10) 아래의 분리는 그 성능을 개선할 수 있고, 특히 그 데이터 보유를 개선할 수 있으며, 리프레시들 사이에 요구되는 시간을 연장할 수 있다. 따라서, 후속하는 실시예들은 그러한 분리가 달성될 수 있는 방식들을 개시한다. 예를 들어, 도 8A에서, 사이리스터(25)의 P 도핑된 베이스는 N 기판(62) 내에 형성된다. 이 실시예에서, N 기판(62)은 높은 전압(예를 들어, 전원 전압, Vcc)으로 바이어스되어 사이리스터 베이스(25)와 N 기판(62) 간에 형성된 다이오드가 순방향으로 바이어스되고 따라서 분리될 것을 보장하는 것이 바람직하다. 횡단면 부에는 도시되지 않았으나, 본 기술분야의 당업자는 N 기판(62)에 대한 컨택이, 적절한 바이어스를 제공하기 위해 사용될 수 있음을 이해할 것이다. 도 8B에 도시된, 또 다른 실시예에서는, P 기판(66)이 사용되지만, N 웰(N well)(64)을 형성함으로써 베이스 아래쪽에 분리가 형성되고, 그 웰(64) 내에 P 베이스(25)가 형성된다. 이 경우에도, 그러한 바이어스를 설정하기 위한 컨택은 역시 도시되지 않았으나, N 웰(64)은 높은 전압으로 바람직하게 바이어스되어 사이리스터(20)의 (통상적으로 접지된) P 기판(66) 및 P 베이스(25)에 대해 분리를 제공한다.
사이리스터의 개선된 분리를 위한 또 다른 수단이 도 9에 도시되고, 셀(10)은 매립된 산화물 층(박스 70)을 이용하여 형성된다. 비록 요구되진 않지만, 붕소와 같은 P 불순물 내에 박스 층(70)이 풍부하여 베이스(25)로부터의 P 불순물들이 박스 층(70)으로 확산하지 않고 사이리스터(20) 성능에 부정적인 영향을 주지 않는 것이 바람직하다. 본 기술분야의 당업자는, 박스 층(70)을 이용하여 시작 기판(starting substrate)(25)을 형성하는 다수의 기술이 본 기술분야에 존재하므로, 더 이상 설명되지 않음을 이해할 것이다. 추가적으로, 박스 층(70)은 SOI(silicon on insulator) 기판의 벌크 절연체를 이용하는 것과 유사하고, 도 9에 도시된 실시예에 대해 유사한 성능을 가질 것이며, 개시된 셀의 또 다른 실시예를 포함할 수 있음이 이해되어야만 한다.
도 10은, 개선된 분리를 셀 아래에 갖는 리세스형 사이리스터 기반의 셀(10)의 또 다른 실시예를 도시한다. 본 실시예에서, 분리 구조(75)는 언더컷들(76)을 포함하고, 이 부분은 그 이름이 제시하듯이 사이리스터(20)의 중요 부분을 잘라내어 분리를 지원한다. 언더컷들(76)은 우선 이방성 트렌치(예를 들어, 도 6A의 트렌치(41))를 생성함으로써 형성될 수 있으며, 다음에 트렌치가 형성된 후에, 트렌치는 습식 에칭 처리된다. 예를 들어, TMAH(Tetra-Methyl Ammonium Hydroxide)의 습식 에칭 용액이 사용되어 언더컷(76)을 형성할 수 있다. 그 후, 트렌치 및 언더컷(76)은, 도 10에 도시되는 바와 같이, 언더컷팅 분리 구조들(75)을 형성하도록, 주지된 바와 같은 저압의 산화물 기체 증착 공정을 이용하여 채워질 수 있다.
사이리스터 아래에 분리가 이용되는지 여부에 상관없이, 리세스형 사이리스터 기반의 셀(10)은, 컴팩트하고, 제조하기 쉽고, 셀들의 어레이로 형성하기 용이한 셀 설계를 만들어낸다는 것을 이해해야 한다. 그 결과로서, 개시된 셀들은 종래의 DRAM 셀들과 비교시에 개선된 셀 밀도를 보일 수 있다. 특히, 개시된 셀(10)은 (리프레시를 요구하는) 휘발성 셀들이 포함되는 임베드된 DRAM 응용들이나, 그렇지 않은 경우, 마이크로프로세서 또는 마이크로컨트롤러와 같은 표준 반도체 칩들에 있어서 특유의 적용 가능성을 갖는 것으로 믿어진다. 그러한 임베드된 응용 들에서, 리프레시는 더 높은 빈도수로 발생할 수 있으므로, 개시된 셀(10)이 종래의 DRAM 셀들보다 더욱 빈번한 리프레시를 요구하더라도, 이러한 것이 심각한 설계 제약을 야기하리라고 생각되어지지 않는다. 그러나, 개시된 셀은 종래의 임베드되지 않은 집적 회로들에도 또한 적용가능성을 갖는다는 것을 유의해야 한다.
개시된 셀(10)에 사용된 바와 같이 사이리스터(20)가 PNPN 구조로서 개시되었지만, 본 기술분야의 당업자는 NPNP 구조 또한 사용될 수 있음을 인식할 것이다. 그러한 구조에서, 홀들 대신에 전자들이 다수 캐리어를 포함할 것이지만, 셀 노드들에 제공된 전위들이 반대 극성이라고 가정한다면 셀은 동일하게 잘 동작할 것이다. 상이한 극성들의 사이리스터를 이용하는 능력은, 특히 개시된 셀(10)을 임베드된 응용에서 이용하는 것을 고려할 경우, 설계 유연성을 제공한다.
"애노드" 및 "캐소드"라는 용어는 단지 사이리스터의 말단 노드 단자들을 지칭하며, 따라서 이들 단자들 중 어느 것이 실제로 전류를 싱크(sink)하는지 또는 소스(source)하는지는 관계가 없음을 이해해야 한다. 따라서, 이들 용어들은 본 명세서 및 청구범위 전체에 걸쳐 교환가능한 것으로 이해해야 한다.
본 명세서에서 개시된 본 발명의 개념은 다수의 변경이 가능하다는 것이 이해되어야 한다. 그러한 변경이 첨부된 청구범위 및 그 등가물들의 범주에 들어오는 정도까지는, 본 특허에 의해 포함되는 것으로 의도된다.

Claims (36)

  1. 메모리 셀로서,
    기판 내에 형성된 도전성 플러그; 및
    상기 기판 내에 배치되며, 상기 도전성 플러그 주변에 수직으로 형성되고, 유전체에 의해 상기 도전성 플러그로부터 분리되는 사이리스터(thyristor)
    를 포함하는 메모리 셀.
  2. 제1항에 있어서,
    상기 사이리스터의 제1 노드는 어레이의 비트 라인에 직접적으로 연결되고, 상기 사이리스터의 제2 노드는 상기 어레이의 워드 라인에 직접적으로 연결되며, 상기 도전성 플러그는 상기 어레이의 인에이블 게이트에 직접적으로 연결되는 메모리 셀.
  3. 제1항에 있어서,
    상기 사이리스터의 아래에 형성된 상기 셀을 분리하는 수단을 더 포함하는 메모리 셀.
  4. 제1항에 있어서,
    상기 셀 주변에 형성된 트렌치 분리를 더 포함하는 메모리 셀.
  5. 제1항에 있어서,
    상기 트렌치 분리와 접촉하여 상기 사이리스터 아래에 형성된 분리 구조를 더 포함하는 메모리 셀.
  6. 제5항에 있어서,
    상기 분리 구조는 매립된 산화물 층을 포함하는 메모리 셀.
  7. 제5항에 있어서,
    상기 분리 구조는 SOI 기판의 벌크 절연체를 포함하는 메모리 셀.
  8. 제5항에 있어서,
    상기 분리 구조는 역 바이어스된 다이오드를 포함하는 메모리 셀.
  9. 제5항에 있어서,
    상기 분리 구조는 유전체 언더컷(undercuts)을 포함하는 메모리 셀.
  10. 메모리 셀로서,
    기판 내에 형성된 도전성 플러그; 및
    상기 기판 내에 배치되며, 상기 도전성 플러그 주변에 U-형태로 형성되는 사 이리스터
    를 포함하는 메모리 셀.
  11. 제10항에 있어서,
    상기 사이리스터의 제1 노드는 어레이의 비트 라인에 직접적으로 연결되고, 상기 사이리스터의 제2 노드는 상기 어레이의 워드 라인에 직접적으로 연결되며, 상기 도전성 플러그는 상기 어레이의 인에이블 게이트에 직접적으로 연결되는 메모리 셀.
  12. 제10항에 있어서,
    상기 사이리스터 아래에 형성된 상기 셀을 분리하는 수단을 더 포함하는 메모리 셀.
  13. 제10항에 있어서,
    상기 셀 주변에 형성된 트렌치 분리를 더 포함하는 메모리 셀.
  14. 제10항에 있어서,
    상기 트렌치 분리와 접촉하여 상기 사이리스터 아래에 형성된 분리 구조를 더 포함하는 메모리 셀.
  15. 제14항에 있어서,
    상기 분리 구조는 매립된 산화물 층을 포함하는 메모리 셀.
  16. 제14항에 있어서,
    상기 분리 구조는 SOI 기판의 벌크 절연체를 포함하는 메모리 셀.
  17. 제14항에 있어서,
    상기 분리 구조는 역 바이어스된 다이오드를 포함하는 메모리 셀.
  18. 제14항에 있어서,
    상기 분리 구조는 유전체 언더컷을 포함하는 메모리 셀.
  19. 메모리 셀로서,
    제1 극성으로 도핑된 기판의 트렌치 내에 형성된 도전성 플러그 - 상기 도전성 플러그는 유전체 층에 의해 상기 기판으로부터 분리됨 - ;
    상기 트렌치의 측면들을 따른 제1 도핑 영역들 - 상기 도핑 영역들은 상기 제1 극성과는 상반되는 제2 극성으로 도핑됨 - ; 및
    상기 트렌치의 한쪽 측면만을 따른 제2 도핑 영역 - 상기 제2 도핑 영역은 상기 제1 도핑 영역들 중 하나의 위에 있고 상기 제1 극성으로 도핑됨 -
    을 포함하는 메모리 셀.
  20. 제19항에 있어서,
    상기 제1 도핑 영역들 중 하나는 어레이의 비트 라인에 직접적으로 연결되고, 상기 제2 도핑 영역은 상기 어레이의 워드 라인에 직접적으로 연결되며, 상기 도전성 플러그는 상기 어레이의 인에이블 게이트에 직접적으로 연결되는 메모리 셀.
  21. 제19항에 있어서,
    상기 사이리스터의 아래에 형성된 상기 셀을 분리하는 수단을 더 포함하는 메모리 셀.
  22. 제19항에 있어서,
    상기 셀 주변에 형성된 트렌치 분리를 더 포함하는 메모리 셀.
  23. 제19항에 있어서,
    상기 트렌치 분리와 접촉하여 상기 메모리 셀 아래에 형성된 분리 구조를 더 포함하는 메모리 셀.
  24. 제23항에 있어서,
    상기 분리 구조는 매립된 산화물 층을 포함하는 메모리 셀.
  25. 제23항에 있어서,
    상기 분리 구조는 SOI 기판의 벌크 절연체를 포함하는 메모리 셀.
  26. 제23항에 있어서,
    상기 분리 구조는 역 바이어스된 다이오드를 포함하는 메모리 셀.
  27. 제23항에 있어서,
    상기 분리 구조는 유전체 언더컷을 포함하는 메모리 셀.
  28. 메모리 셀을 형성하는 방법으로서,
    특정한 순서 없이,
    제1 극성으로 도핑된 기판 내에 트렌치를 형성하는 단계;
    측면들을 갖는 상기 트렌치 내에 도전성 플러그를 형성하는 단계 - 상기 도전성 플러그는 유전체에 의해 상기 기판들로부터 분리됨 - ;
    상기 트렌치의 상기 측면들을 따라 제1 도핑 영역들을 형성하는 단계 - 상기 도핑 영역들은 상기 제1 극성과는 상반되는 제2 극성으로 도핑됨 - ; 및
    상기 트렌치의 한쪽 측면만을 따라 제2 도핑 영역을 형성하는 단계 - 상기 제2 도핑 영역은 상기 제1 도핑 영역들 중 하나의 위에 있음 -
    를 포함하는 메모리 셀 형성 방법.
  29. 제28항에 있어서,
    상기 제1 도핑 영역들 중 하나는 어레이의 비트 라인에 직접적으로 연결되고, 상기 제2 도핑 영역은 상기 어레이의 워드 라인에 직접적으로 연결되며, 상기 도전성 플러그는 상기 어레이의 인에이블 게이트에 직접적으로 연결되는 메모리 셀 형성 방법.
  30. 제28항에 있어서,
    상기 메모리 셀 아래에 형성된 상기 셀을 분리하는 수단을 형성하는 단계를 더 포함하는 메모리 셀 형성 방법.
  31. 제28항에 있어서,
    상기 셀 주변에 트렌치 분리를 형성하는 단계를 더 포함하는 메모리 셀 형성 방법.
  32. 제28항에 있어서,
    상기 트렌치 분리와 접촉하여 상기 메모리 셀의 아래에 분리 구조를 형성하는 단계를 더 포함하는 메모리 셀 형성 방법.
  33. 제28항에 있어서,
    상기 제2 영역 또는 상기 제1 영역들 중 적어도 하나는 에피택셜 공정에 의해 형성되는 메모리 셀 형성 방법.
  34. 메모리 셀 어레이로서,
    메모리 셀들의 매트릭스 - 상기 메모리 셀들의 각각은, 기판 내에 형성된 도전성 플러그, 및 상기 기판 내에 배치되며, 상기 도전성 플러그 주변에 수직으로 형성되고, 유전체에 의해 상기 도전성 플러그로부터 분리되며, 제1 및 제2 노드들을 포함하는 사이리스터를 포함함 - ;
    제1 라인을 따라 복수의 상기 메모리 셀들 중 복수의 셀들의 상기 도전성 플러그들에 연결된 적어도 하나의 인에이블 게이트;
    제2 라인을 따라 복수의 상기 메모리 셀들의 상기 제1 노드들에 연결된 적어도 하나의 비트 라인; 및
    제3 라인을 따라 복수의 상기 메모리 셀들의 상기 제2 노드들에 연결된 적어도 하나의 워드 라인
    을 포함하는 메모리 셀 어레이.
  35. 메모리 셀 어레이로서,
    메모리 셀들의 매트릭스 - 상기 메모리 셀들의 각각은, 기판 내에 형성된 도전성 플러그, 및 상기 기판 내에 배치되며, 상기 도전성 플러그 주변에 U-형태로 형성되는 사이리스터를 포함함 - ;
    제1 라인을 따라 복수의 상기 메모리 셀들 중 복수의 셀들의 상기 도전성 플러그들에 연결된 적어도 하나의 인에이블 게이트;
    제2 라인을 따라 복수의 상기 메모리 셀들의 사이리스터 애노드들에 연결된 적어도 하나의 비트 라인; 및
    제3 라인을 따라 복수의 상기 메모리 셀들의 사이리스터 캐소드들에 연결된 적어도 하나의 워드 라인
    을 포함하는 메모리 셀 어레이.
  36. 메모리 셀 어레이로서,
    메모리 셀들의 매트릭스 - 상기 메모리 셀들의 각각은, 제1 극성으로 도핑된 기판의 트렌치 내에 형성되며, 유전체 층에 의해 상기 기판으로부터 절연되는 도전성 플러그; 상기 트렌치의 측면들을 따라 상기 제1 극성과는 상반되는 제2 극성으로 도핑되는 제1 도핑 영역들; 및 상기 트렌치의 한쪽 측면만을 따르며 상기 제1 도핑 영역들 중 하나의 위에 있고, 상기 제1 극성으로 도핑되는 제2 도핑 영역을 포함함 - ;
    제1 라인을 따라 복수의 상기 메모리 셀들 중 복수의 셀들의 상기 도전성 플러그들에 연결된 적어도 하나의 인에이블 게이트;
    제2 라인을 따라 복수의 상기 메모리 셀들의 상기 제1 도핑 영역들 중 하나에 연결된 적어도 하나의 비트 라인; 및
    제3 라인을 따라 복수의 상기 메모리 셀들의 상기 제2 도핑 영역에 연결된 적어도 하나의 워드 라인
    을 포함하는 메모리 셀 어레이.
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