CN114582868A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN114582868A
CN114582868A CN202111305971.3A CN202111305971A CN114582868A CN 114582868 A CN114582868 A CN 114582868A CN 202111305971 A CN202111305971 A CN 202111305971A CN 114582868 A CN114582868 A CN 114582868A
Authority
CN
China
Prior art keywords
film
cell
interconnection
peripheral
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111305971.3A
Other languages
English (en)
Inventor
李恩英
金度亨
金泽中
朴承钟
朴在花
赵润宰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114582868A publication Critical patent/CN114582868A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Abstract

提供了半导体器件，所述器件包括：衬底，所述衬底包括元件隔离膜和由所述元件隔离膜限定的有源区；字线，所述字线在第一方向上与所述有源区交叉；以及位线结构，所述位线结构位于所述衬底上并连接到所述有源区，所述位线结构在与所述第一方向交叉的第二方向上延伸，其中，所述位线结构包括包含非晶材料或钌的第一单元互连膜、位于所述第一单元互连膜上并沿着所述第一单元互连膜延伸并包含钌的第二单元互连膜以及位于所述第二单元互连膜上并沿着所述第二单元互连膜延伸的单元覆盖膜。

Description

半导体器件
相关申请的交叉引用
于2020年12月1日在韩国知识产权局提交的标题为“Semiconductor Device andMethod of Fabricating the Same(半导体器件及其制造方法)”的韩国专利申请No.10-2020-0165802的全部内容通过引用整体合并于此。
技术领域
实施例涉及半导体器件及其制造方法。
背景技术
随着半导体器件变得越来越高度集成，单独的电路图案正进一步小型化，以便在同一面积内实现更多的半导体器件。即，随着半导体器件的集成度增加，半导体器件的组件的设计规则在减少。
在高度微缩的半导体器件中，随着电极的临界尺寸(CD)变小，考虑新的集成技术。
发明内容
可以通过提供一种半导体器件来实现实施例，所述半导体器件包括：衬底，所述衬底包括元件隔离膜和由所述元件隔离膜限定的有源区；字线，所述字线在第一方向上与所述有源区交叉；以及位线结构，所述位线结构位于所述衬底上并连接到所述有源区，所述位线结构在与所述第一方向交叉的第二方向上延伸，其中，所述位线结构包括包含非晶材料或钌的第一单元互连膜、位于所述第一单元互连膜上并沿着所述第一单元互连膜延伸并且包含钌的第二单元互连膜以及位于所述第二单元互连膜上并沿着所述第二单元互连膜延伸的单元覆盖膜。
可以通过提供一种半导体器件来实现实施例，所述半导体器件包括：衬底，所述衬底包括单元区域和围绕所述单元区域的外围区域；位线结构，所述位线结构在所述衬底的所述单元区域上在第一方向上延伸，所述位线结构包括第一单元互连膜、与所述第一单元互连膜接触的第二单元互连膜以及位于所述第二单元互连膜上的单元覆盖膜；以及外围栅极结构，所述外围栅极结构包括位于所述外围区域中的所述衬底上的第一外围互连膜、与所述第一外围互连膜接触的第二外围互连膜以及位于所述第二外围互连膜上的外围覆盖膜，其中，所述第一单元互连膜和所述第一外围互连膜均包含非晶材料或钌，并且所述第二单元互连膜和所述第二外围互连膜均包含钌。
可以通过提供一种制造半导体器件的方法来实现实施例，所述方法包括：在衬底的有源区上形成沟槽，所述衬底包括元件隔离膜和由所述元件隔离膜限定的所述有源区；在所述沟槽中形成填充所述沟槽的位线接触；在第一温度下在所述位线接触和所述衬底上形成第一单元互连膜，使得所述第一单元互连膜包含氮化钌；在第二温度下在所述第一单元互连膜上形成第二单元互连膜，使得所述第二单元互连膜包含钌；对所述第二单元互连膜执行退火工艺；以及在已经被执行退火工艺的所述第二单元互连膜上形成单元覆盖膜，其中，所述第二温度高于所述第一温度。
可以通过提供一种半导体器件来实现实施例，所述半导体器件包括：衬底，所述衬底包括元件隔离膜和由所述元件隔离膜限定的有源区；位线接触，所述位线接触在所述衬底的所述有源区上在第一方向上布置；以及位线结构，所述位线结构在所述第一方向上与所述有源区交叉，并通过所述位线接触电连接到所述衬底，其中，所述位线结构包括：位于所述位线接触上的第一单元互连膜，所述第一单元互连膜在所述第一方向上延伸并包含钌；与所述第一单元互连膜接触的第二单元互连膜，所述第二单元互连膜沿着所述第一单元互连膜延伸并包含钌；单元覆盖膜，所述单元覆盖膜位于所述第二单元互连膜上并沿着所述第二单元互连膜延伸；以及第三单元互连膜，所述第三单元互连膜在所述衬底和所述第一单元互连膜之间沿着所述第一单元互连膜延伸，所述第三单元互连膜包含掺杂的半导体材料，其中，所述第三单元互连膜的上表面与所述位线接触的上表面处于基本相同的平面上，并且其中，所述第二单元互连膜包括在[002]方向上取向的晶粒，而不包括在[101]方向上取向的晶粒。
附图说明
通过参考附图详细描述示例性实施例，对于本领域的技术人员而言，特征将是清楚的，其中：
图1是根据一些示例性实施例的半导体器件的布局图；
图2是图1中的部分R的放大示意性布局图；
图3是沿着图2中的线A-A截取的截面图；
图4是沿着图2中的线B-B截取的截面图；
图5和图6是根据一些示例性实施例的半导体器件的视图；
图7至图9是根据一些示例性实施例的半导体器件的视图；
图10是示出根据一些实施例的半导体器件中的第二单元互连膜的电阻率的曲线图；
图11是示出根据一些实施例的半导体器件中的第二单元互连膜的X射线衍射(XRD)分析的结果的曲线图；
图12是根据一些示例性实施例的半导体存储器件的示意性布局图；
图13是根据一些示例性实施例的半导体存储器件的示意性透视图；
图14是沿着图12中的线F-F和线G-G截取的截面图；
图15是根据一些示例性实施例的半导体器件的示意性布局图；
图16是根据一些示例性实施例的半导体器件的示意性透视图；以及
图17至图24是根据一些示例性实施例的制造半导体器件的方法中的各阶段的视图。
具体实施方式
图1是根据一些示例性实施例的半导体器件的示例性布局图。
参照图1，根据一些示例性实施例的半导体器件可以包括单元区域20、单元区域隔离膜22和外围区域24。
单元区域20可以是例如其中设置存储单元的区域。单元区域隔离膜22可以沿着单元区域20的外围。单元区域隔离膜22可以将单元区域20和外围区域24分开。外围区域24可以被定义为围绕单元区域20的区域。外围区域24可以是例如其中设置用于操作存储单元的电路的区域。
图2是图1中的部分R的放大示意性布局图。图3是沿着图2中的线A-A截取的截面图。图4是沿着图2中的线B-B截取的截面图。
作为参考，图2示出了除了电容器结构190之外的动态随机存取存储器(DRAM)的示例性布局图。
参照图2，根据一些示例性实施例的半导体器件可以包括多个有源区ACT。有源区ACT可以由衬底100(图3中)中的元件隔离膜105(图3中)限定。
随着半导体器件的设计规则减少，每个有源区ACT可以具有如图中所示的对角线或斜线的条形状。有源区ACT可以具有在第三方向D3上延伸(例如，纵向地)的条形状。
多个栅电极可以位于有源区ACT上并可以在第一方向D1上跨有源区ACT延伸。多个栅电极可以彼此平行地延伸。多个栅电极可以是例如多条字线WL。
字线WL可以相距相等的间隔。可以根据设计规则来确定或选择每条字线WL的宽度或字线WL之间的间隔。
与字线WL正交的在第二方向D2上延伸的多条位线BL可以位于字线WL上。多条位线BL可以在第二方向D2上跨有源区ACT延伸。
多条位线BL可以彼此平行地延伸。位线BL可以相距相等的间隔。可以根据设计规则来确定或选择每条位线BL的宽度或位线BL之间的间隔。
根据一些示例性实施例的半导体器件可以包括位于有源区ACT上的各种接触布置。该各种接触布置可以包括例如直接接触DC、掩埋接触BC或定位焊盘(landing pad)LP。
在实现方式中，直接接触DC可以是指将有源区ACT电连接到位线BL的接触。掩埋接触BC可以是指将有源区ACT连接到电容器结构190(图3中)的下电极191(图3中)的接触。
由于布置结构，掩埋接触BC与有源区ACT之间的接触面积可以是小的。在实现方式中，可以包括导电定位焊盘LP，以扩大掩埋接触BC与有源区ACT之间的接触面积，并扩大掩埋接触BC与电容器结构190(图3中)的下电极191(图3中)之间的接触面积。
定位焊盘LP可以介于有源区ACT与掩埋接触BC之间，或者可以介于掩埋接触BC与电容器结构190(图3中)的下电极191(图3中)之间。在根据本公开的一些示例性实施例的半导体器件中，定位焊盘LP可以介于掩埋接触BC与电容器结构190的下电极191(图3中)之间。因为通过引入了接地焊盘LP扩大了接触面积，所以可以减小有源区ACT与电容器结构190(图3中)的下电极191(图3中)之间的接触电阻。
在根据一些示例性实施例的半导体器件中，直接接触DC可以位于有源区ACT的中央部分中。掩埋接触BC可以位于有源区ACT的两个端部处。
由于掩埋接触BC位于有源区ACT的两个端部处，因此定位焊盘LP可以与有源区ACT的两个端部相邻，以与掩埋接触BC部分地交叠。
在实现方式中，掩埋接触BC可以在相邻的字线WL之间以及相邻的位线BL之间与有源区ACT和元件隔离膜105(图3中)交叠。
字线WL可以位于掩埋在衬底100中的结构中。字线WL可以跨直接接触DC或掩埋接触BC之间的有源区ACT。
在实现方式中，两条字线WL可以跨一个有源区ACT。在实现方式中，有源区ACT可以具有对角线形状或布置，并且字线WL可以具有或形成相对于有源区ACT小于90度的角度。
直接接触DC和掩埋接触BC可以对称地设置。在实现方式中，直接接触DC和掩埋接触BC可以在第一方向D1和第二方向D2上在一条直线上。
在实现方式中，与直接接触DC和掩埋接触BC不同，定位焊盘LP可以在位线BL延伸的第二方向D2上以Z字形设置。在实现方式中，定位焊盘LP可以在字线WL延伸的第一方向D1上与每条位线BL的相同侧表面部分交叠。
在实现方式中，第一线的每个定位焊盘LP可以与相应的位线BL的左侧表面交叠，并且第二线的每个定位焊盘LP可以与相应的位线BL的左侧表面交叠。
参照图2至图4，根据一些示例性实施例的半导体器件可以包括元件隔离膜105、多个栅极结构110、多个位线结构140ST、位线接触146、存储接触120、存储焊盘160和电容器结构190。
衬底100可以是硅衬底或绝缘体上硅(SOI)。在实现方式中，衬底100可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。如本文中使用的，术语“或”不是排他性术语，例如，“A或B”将包括A、B或A和B。
元件隔离膜105可以位于衬底100中。元件隔离膜105可以具有元件隔离特性优异的浅沟槽隔离(STI)结构。元件隔离膜105可以在衬底100中限定有源区ACT。元件隔离膜105可以被包括在衬底100中。
如图2中所示，由元件隔离膜105限定的有源区ACT可以具有包括短轴和长轴的长(例如，长方形)的岛形状。有源区ACT可以具有对角线形状或布置，以便具有或形成相对于字线WL(例如，在元件隔离膜105中)小于90度的角度。
在实现方式中，有源区ACT可以具有对角线布置，以便相对于元件隔离膜105上的位线BL具有小于90度的角度。在实现方式中，有源区ACT可以在相对于第一方向D1和第二方向D2具有预定角度的第三方向D3上延伸。
元件隔离膜105可以包括例如氧化硅膜、氮化硅膜或氮氧化硅膜。在实现方式中，元件隔离膜105可以是单个膜。在实现方式中，元件隔离膜105可以包括绝缘衬垫和填充由绝缘衬垫限定的沟槽的填充绝缘膜。
在实现方式中，如图3所示，与有源区ACT对应的元件隔离膜105的上表面和衬底100的上表面可以在同一平面上，或者可以在不同平面上。
栅极结构110可以位于衬底100和元件隔离膜105中或上。栅极结构110可以跨元件隔离膜105和有源区ACT(由元件隔离膜105限定)延伸。在实现方式中，一个栅极结构110可以位于衬底100和在栅极结构110延伸的第一方向D1上定位的元件隔离膜105中或上。
栅极结构110可以包括位于衬底100和元件隔离膜105中或上的栅极沟槽114、栅极绝缘膜111、栅电极112和栅极覆盖图案113。在实现方式中，栅电极112可以对应于字线WL。
栅极绝缘膜111可以沿着栅极沟槽114的侧壁和底表面延伸。栅极绝缘膜111可以沿着栅极沟槽114的轮廓的至少一部分延伸。
栅极绝缘膜111可以包含例如氧化硅、氮化硅、氮氧化硅或介电常数比氧化硅的介电常数大的高介电常数材料。高介电常数材料可以包括例如氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌锌酸铅或它们的组合。
在实现方式中，高介电常数材料可以包括上述金属材料(例如铪)的氮化物(例如，氮化铪)或氮氧化物(例如，氮氧化铪)。
栅电极112可以位于栅极绝缘膜111上。栅电极112可以填充栅极沟槽114的一部分。
栅电极112可以包含例如金属(例如，非化合的金属)、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂的半导体材料、导电金属氮氧化物或导电金属氧化物。栅电极112可以包含例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)或它们的组合。
栅极覆盖图案113可以位于栅电极112上。栅极覆盖图案113可以填充除了其中形成有栅电极112的部分之外的其余栅极沟槽114。栅极覆盖图案113可以包含例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、氮碳氧化硅(SiOCN)或它们的组合。
在实现方式中，如图3所示，栅极覆盖图案113的上表面与元件隔离膜105的上表面可以在同一平面上，或者可以在不同平面上。
在实现方式中，栅极绝缘膜111可以不延伸到栅极覆盖图案113的上表面，或者可以延伸到栅极覆盖图案113的上表面。
在实现方式中，杂质掺杂区可以在栅极结构110的至少一侧。杂质掺杂区可以是晶体管的源极/漏极区。
位线结构140ST可以包括单元互连结构140和单元覆盖膜144。
单元互连结构140可以位于衬底100和元件隔离膜105(其上形成有栅极结构110)上。单元互连结构140可以跨元件隔离膜105和由元件隔离膜105限定的有源区ACT。
在实现方式中，一个单元互连结构140可以位于衬底100和在单元互连结构140延伸的第二方向D2上定位的元件隔离膜105上。单元互连结构140可以跨栅极结构110。在实现方式中，单元互连结构140可以对应于位线BL。
在实现方式中，单元互连结构140可以是单个膜，或者可以是多个膜，如图所示。在与位线接触146的上表面交叠的区域中，单元互连结构140可以包括顺序堆叠在衬底100上的第一单元互连膜143和第二单元互连膜145。在未与位线接触146的上表面交叠的区域中，单元互连结构140可以包括顺序堆叠在衬底100上的第三单元互连膜141、第一单元互连膜143和第二单元互连膜145。在制造工艺中，在衬底100上形成第三单元互连膜141之后，当形成穿过第三单元互连膜141的位线接触146时，单元互连结构140可以具有与上述相同的结构。
在实现方式中，在与位线接触146的上表面交叠的区域中，单元互连结构140可以包括第三单元互连膜141、第一单元互连膜143和第二单元互连膜145。在制造工艺中，在形成位线接触146之后，当在衬底100和位线接触146上形成第三单元互连膜141时，可以形成与图3中示出的形状不同的形状。
第一单元互连膜143可以位于衬底100和元件隔离膜105上。第一单元互连膜143可以在第二方向D2上伸长(例如，可以具有沿第二方向D2延伸的长轴)。
第一单元互连膜143可以包含非晶材料或钌(Ru)。非晶材料可以包括例如硅化钌(RuSiX)、氮化钌(RuN)、氧化钌(RuO2)、氧化镁(MgO2)、氧化钛(TiO2)或石墨烯。在实现方式中，第一单元互连膜143可以由例如钌、硅化钌、氮化钌、氧化钌、氧化镁、氧化钛或石墨烯形成或包括例如钌、硅化钌、氮化钌、氧化钌、氧化镁、氧化钛或石墨烯。
第一单元互连膜143可以包含从氮化钌或氧化钌还原的钌。在半导体器件的制造工艺期间，可以通过退火工艺对氮化钌或氧化钌进行还原。在这种情况下，第一单元互连膜143可以仅包含钌(例如，未化合的钌)，或者还可以包含低浓度或可忽略浓度的氮或氧。
当第一单元互连膜143包含钌时，根据一些示例性实施例的第一单元互连膜143可以包括在与第二单元互连膜145不同方向上取向的晶粒或在与第二单元互连膜145相同方向上取向的晶粒。在实现方式中，第一单元互连膜143还可以包含非晶材料的钌。
第二单元互连膜145可以位于第一单元互连膜143上。第二单元互连膜145可以在第二方向D2上沿着第一单元互连膜143伸长或者可以延伸。第二单元互连膜145可以与第一单元互连膜143接触(例如，直接接触)。在实现方式中，第二单元互连膜145的厚度(例如，在第四方向D4上)可以大于第一单元互连膜143的厚度。
第二单元互连膜145可以包含例如钌(Ru)、铑(Rh)、铱(Ir)、钼(Mo)、RuAl、NiAl、NbB2、MoB2、TaB2、V2AlC或CrAlC。
在根据一些示例性实施例的半导体器件中，第二单元互连膜145可以由钌(例如，非化合的钌)形成或者包含钌(例如，非化合的钌)。在实现方式中，第一单元互连膜143可以帮助增大第二单元互连膜145的晶粒的尺寸。
当第二单元互连膜145包含钌时，第一单元互连膜143上的第二单元互连膜145的晶粒的尺寸可以大于在没有第一单元互连膜143的情况下形成的第二单元互连膜145的晶粒的尺寸。随着晶粒的尺寸增大，晶粒间的晶界会减小。晶界可以用作电子转移的电阻，并且随着第二单元互连膜145的晶粒的尺寸增大，第二单元互连膜145的电阻会减小。在实现方式中，第一单元互连膜143可以帮助减小第二单元互连膜145的电阻。
在根据一些示例性实施例的半导体器件中，第一单元互连膜143可以包含钌，并且第二单元互连膜145可以由钌形成。在实现方式中，第一单元互连膜143可以由钌或氮化钌形成，并且第二单元互连膜145可以由钌形成。在实现方式中，第二单元互连膜145可以包括在[002]方向上取向的晶粒，而可以不包括在[101]方向上取向的晶粒。第一单元互连膜143的至少一部分可以包括沿着第二单元互连膜145的晶粒取向的晶粒。在实现方式中，第一单元互连膜143可以包括在[002]方向上取向的晶粒。
第三单元互连膜141可以介于衬底100和第一单元互连膜143之间。第三单元互连膜141可以沿着第一单元互连膜143在第二方向D2上延伸。第三单元互连膜141可以与第一单元互连膜143接触(例如，直接接触)。
第三单元互连膜141可以包含例如掺杂杂质的半导体材料。第三单元互连膜141可以包含例如掺杂杂质的硅、掺杂杂质的硅锗或掺杂杂质的锗。
位线接触146可以介于衬底100和单元互连结构140之间。在实现方式中，单元互连结构140可以位于位线接触146上。
在实现方式中，位线接触146可以处于单元互连结构140跨具有长方形岛形状的有源区ACT的中心部分的点处。位线接触146可以在有源区ACT的中心部分中介于衬底100和单元互连结构140之间。
位线接触146可以电连接单元互连结构140和衬底100。位线接触146可以电连接单元互连结构140和有源区ACT。在实现方式中，位线结构140ST可以通过位线接触146连接到有源区ACT。
在实现方式中，位线接触146可以电连接介于相邻的栅极结构110之间的衬底100的掺杂杂质的区域和单元互连结构140。在实现方式中，位线接触146可以对应于直接接触DC。
在实现方式中，位线接触146的底表面可以在栅电极112的上表面上方(例如，在第四方向D4上比栅电极112的上表面更远离衬底100)。从栅极覆盖图案113的上表面到位线接触146的底表面的深度可以小于从栅极覆盖图案113的上表面到栅电极112的上表面的深度。
位线接触146可以包括例如掺杂杂质的半导体材料、导电硅化物化合物、导电金属氮化物或金属。在根据一些示例性实施例的半导体器件中，位线接触146可以包括掺杂杂质的半导体材料。
单元覆盖膜149可以位于单元互连结构140上。单元覆盖膜149可以在第二单元互连膜145上或者沿着第二单元互连膜145在第二方向D2上延伸。单元覆盖膜149可以包含例如氮化硅、氮氧化硅或氧化硅。在实现方式中，单元覆盖膜149可以是单个膜，或者可以是多个膜。在实现方式中，当构成多个膜的各个膜由相同材料制成时，单元覆盖膜149可以被视为单个膜。
单元绝缘膜130可以位于衬底100和元件隔离膜105上。在实现方式中，单元绝缘膜130可以位于衬底100和元件隔离膜105上(例如，位于未形成位线接触146的区域上或该区域处)。
在实现方式中，单元绝缘膜130可以是单个膜，或者单元绝缘膜130可以是包括第一单元绝缘膜131和第二单元绝缘膜132的多个膜。在实现方式中，第一单元绝缘膜131可以包括氧化物膜，并且第二单元绝缘膜132可以包括氮化物膜。
分隔物结构150可以位于单元互连结构140和单元覆盖膜149的侧壁上。分隔物结构150可以在其中形成有位线接触146的一部分单元互连结构140中位于衬底100和元件隔离膜105上。分隔物结构150可以在单元互连结构140和单元覆盖膜149的侧壁上在第二方向D2上延伸。
在实现方式中，在其中未形成位线接触146的其余部分单元互连结构140中，分隔物结构150可以位于单元绝缘膜130上。分隔物结构150可以在单元互连结构140和单元覆盖膜149的侧壁上在第二方向D2上延伸。
在实现方式中，分隔物结构150可以是单个膜，或者分隔物结构150可以是包括第一分隔物151和第二分隔物152的多个膜。在实现方式中，第一分隔物151和第二分隔物152可以包括例如氧化硅膜、氮化硅膜、氮氧化硅膜(SiON)、碳氮氧化硅膜(SiOCN)、空气或它们的组合。
存储接触120可以介于相邻的单元互连结构140之间。存储接触120可以在相邻的单元互连结构140之间与衬底100和元件隔离膜105交叠。这里，存储接触120可以对应于掩埋接触BC。
存储接触120可以包含例如掺杂杂质的半导体材料、导电硅化物化合物、导电金属氮化物或金属。
存储焊盘160可以位于存储接触120上。存储焊盘160可以电连接到存储接触120。这里，存储焊盘160可以对应于定位焊盘LP。
存储焊盘160可以与位线结构140ST的上表面的一部分交叠。存储焊盘160可以包含例如掺杂杂质的半导体材料、导电硅化物化合物、导电金属氮化物或金属。
层间绝缘膜180可以位于存储焊盘160和位线结构140ST上。在实现方式中，层间绝缘膜180可以位于单元覆盖膜149上。
层间绝缘膜180可以限定存储焊盘160的形成多个隔离区的区域。在实现方式中，层间绝缘膜180可以被图案化，以暴露存储焊盘160的上表面的一部分。
层间绝缘膜180可以包含绝缘材料，以将多个存储焊盘160彼此电隔离。在实现方式中，层间绝缘膜180可以包括例如氧化硅膜、氮化硅膜、氮氧化硅膜或它们的组合。
电容器结构190可以位于层间绝缘膜180和存储焊盘160上。电容器结构190可以连接到在未形成层间绝缘膜180时暴露的存储焊盘160的上表面的部分。在实现方式中，电容器结构190可以电连接到存储接触120。
在实现方式中，电容器结构190可以包括下电极191、电容器绝缘膜192和上电极193。电容器结构190可以使用在下电极191与上电极193之间产生的电势差在电容器绝缘膜192中存储电荷。
下电极191可以位于存储焊盘160上。在实现方式中，如图所示，下电极191可以具有柱形状。在实现方式中，下电极191可以具有圆柱形形状。
电容器绝缘膜192可以位于下电极191上。电容器绝缘膜192可以沿着下电极161的轮廓。
上电极193可以位于电容器绝缘膜192上。上电极193可以围绕下电极191的外壁。
下电极191和上电极193均可以包含例如掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌、氮化钨等)、金属(例如，钌、铱、钛、钽等)或导电金属氧化物(例如，氧化铱、氧化铌等)。
电容器绝缘膜192可以包含例如氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸锌铅或它们的组合。
图5和图6是根据一些示例性实施例的半导体器件的视图。为了便于描述，描述将侧重于与参考图1至图4描述的内容的差异。作为参考，图5是沿着图2中的线A-A截取的截面图，并且图6是沿着图2中的线B-B截取的截面图。
参照图5和图6，在根据一些示例性实施例的半导体器件中，单元互连结构140还可以包括单元金属硅化物膜147。
在与位线接触146的上表面交叠的区域中，单元互连结构140可以包括顺序堆叠在衬底100上的单元金属硅化物膜147、第一单元互连膜143和第二单元互连膜145。在未与位线接触146的上表面交叠的区域中，单元互连结构140可以包括顺序堆叠在衬底100上的第三单元互连膜141、单元金属硅化物膜147、第一单元互连膜143和第二单元互连膜145。
单元金属硅化物膜147可以介于第三单元互连膜141和第一单元互连膜143之间。单元金属硅化物膜147可以沿着第一单元互连膜143在第二方向D2上延伸。单元金属硅化物膜147可以与第一单元互连膜143接触(例如，直接接触)。
单元金属硅化物膜147可以位于位线接触146上。单元金属硅化物膜147可以沿着第三单元互连膜141在第二方向D2上延伸。单元金属硅化物膜147可以与第三单元互连膜141和位线接触146接触(例如，直接接触)。
单元金属硅化物膜147可以包含例如钛(Ti)的硅化物、钴(Co)的硅化物、镍(Ni)的硅化物、钼(Mo)的硅化物、钌(Ru)的硅化物或钨(W)的硅化物。
图7至图9是根据一些示例性实施例的半导体器件的视图。为了便于描述，描述将侧重于与参考图5和图6描述的内容的差异。作为参考，图7是沿着图2中的线A-A截取的截面图，图8是沿着图2中的线B-B截取的截面图，并且图9是沿着图1中的线C-C截取的截面图。
参照图7和图8，在根据一些示例性实施例的半导体器件中，单元互连结构140还可以包括单元阻挡膜148。
在与位线接触146的上表面交叠的区域中，单元互连结构140可以包括顺序堆叠在衬底100上的单元金属硅化物膜147、单元阻挡膜148、第一单元互连膜143和第二单元互连膜145。在未与位线接触146的上表面交叠的区域中，单元互连结构140可以包括顺序堆叠在衬底100上的第三单元互连膜141、单元金属硅化物膜147、单元阻挡膜148、第一单元互连膜143和第二单元互连膜145。
单元阻挡膜148可以介于单元金属硅化物膜147和第一单元互连膜143之间。单元阻挡膜148可以沿着单元金属硅化物膜147在第二方向D2上延伸。单元阻挡膜148可以与单元金属硅化物膜147接触(例如，直接接触)。单元阻挡膜148可以沿着第一单元互连膜143在第二方向D2上延伸。单元阻挡膜148可以与第一单元互连膜143接触(例如，直接接触)。
单元阻挡膜148可以包含含金属的材料，例如钽(Ta)、氮化钽(TaN)、氮化钽硅(TaSiN)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钨(W)、氮化钨(WN)或氮化钨硅(WSiN)，或者石墨烯。
在实现方式中，如图所示，单元阻挡膜148可以是单个膜，或者可以是多个膜。在实现方式中，当构成多个膜的每个膜由相同材料制成时，单元阻挡膜148可以被示出为单个膜。
在实现方式中，单元金属硅化物膜147的厚度可以为
Figure BDA0003340269150000141
至
Figure BDA0003340269150000142
单元阻挡膜148的厚度可以为
Figure BDA0003340269150000143
至
Figure BDA0003340269150000144
第一单元互连膜143的厚度可以为
Figure BDA0003340269150000146
至
Figure BDA0003340269150000147
第二单元互连膜145的厚度可以为
Figure BDA0003340269150000145
或更大。根据单元金属硅化物膜147、单元阻挡膜148、第一单元互连膜143和第二单元互连膜145中包含的材料，单元金属硅化物膜147的厚度、单元阻挡膜148的厚度、第一单元互连膜143的厚度和第二单元互连膜145的厚度可以彼此不同。
参照图9，根据一些示例性实施例的半导体器件还可以包括外围栅极结构240ST。
外围栅极结构240ST可以在外围区域24处位于衬底100上。外围栅极结构240ST可以位于由外围元件隔离膜26限定的外围有源区上。在实现方式中，如图所示，两个外围栅极结构240ST可以介于彼此相邻的外围元件隔离膜26之间。
外围栅极结构240ST可以包括顺序堆叠在衬底100上的外围栅极绝缘膜230、外围互连结构240和外围覆盖膜244。外围栅极结构240ST可以包括位于外围互连结构240的侧壁和外围覆盖膜244的侧壁上的外围分隔物250。
外围栅极绝缘膜230可以包含例如氧化硅、氮氧化硅、氮化硅或介电常数比氧化硅的介电常数大的高介电常数(高k)材料。在实现方式中，外围栅极绝缘膜230可以与单元绝缘膜130处于同一水平高度。
外围互连结构240可以包括顺序堆叠在外围栅极绝缘膜230上的第三外围互连膜241、外围金属硅化物膜247、外围阻挡膜248、第一外围互连膜243和第二外围互连膜245。
第三外围互连膜241可以位于外围栅极绝缘膜230上。外围金属硅化物膜247可以位于第三外围互连膜241上。外围金属硅化物膜247可以沿着第三外围互连膜241延伸。
外围阻挡膜248可以位于外围金属硅化物膜247上。外围阻挡膜248可以沿着外围金属硅化物膜247延伸。外围阻挡膜248可以与外围金属硅化物膜247接触(例如，直接接触)。
第一外围互连膜243可以位于外围阻挡膜248上。第一外围互连膜243可以沿着外围阻挡膜248延伸。第一外围互连膜243可以与外围阻挡膜248接触(例如，直接接触)。
第二外围互连膜245可以位于第一外围互连膜243上。第二外围互连膜245可以沿着第一外围互连膜243延伸。第二外围互连膜245可以与第一外围互连膜243接触(例如，直接接触)。
在实现方式中，外围金属硅化物膜247、外围阻挡膜248、第一外围互连膜243和第二外围互连膜245可以例如通过相同的制造工艺分别与单元金属硅化物膜147、单元阻挡膜148、第一单元互连膜143和第二单元互连膜145处于同一水平高度。在实现方式中，外围金属硅化物膜247、外围阻挡膜248、第一外围互连膜243和第二外围互连膜245可以包含分别与单元金属硅化物膜147、单元阻挡膜148、第一单元互连膜143和第二单元互连膜145相同的材料。
图10是示出根据一些示例性实施例和比较实施例的半导体器件中的第二单元互连膜的电阻率的曲线图。
参照图2、图3和图10，单点划线(A)表示在没有第一单元互连膜的情况下形成第二单元互连膜时第二单元互连膜的电阻率，实线(B)表示当在第一单元互连膜143上形成第二单元互连膜145时第二单元互连膜145的电阻率。部分(1)表示执行退火工艺之前的电阻率，而部分(2)表示执行退火工艺之后的电阻率。在(1)中，第一单元互连膜143包含氮化钌(RuN)，而在(2)中，第一单元互连膜143被还原为包含钌，并且还可以包括低浓度或可忽略浓度的氮。第二单元互连膜145包含钌。
当在第一单元互连膜上形成第二单元互连膜时在执行退火工艺之前第二单元互连膜的电阻率小于当在没有第一单元互连膜的情况下形成第二单元互连膜时在执行退火工艺之前第二单元互连膜的电阻率。
当在第一单元互连膜上形成第二单元互连膜时在执行退火工艺之后第二单元互连膜的电阻率可以小于当在没有第一单元互连膜的情况下形成第二单元互连膜时在执行退火工艺之后第二单元互连膜的电阻率。
图11是示出根据一些示例性实施例和比较实施例的半导体器件中的第二单元互连膜的X射线衍射(XRD)分析的结果的曲线图。
参照图11，实线(C)表示在没有第一单元互连膜的情况下形成第二单元互连膜的情况，而虚线(D)表示在第一单元互连膜上形成第二单元互连膜的情况。第一单元互连膜可以在对半导体器件执行退火工艺之前包含氮化钌(RuN)，可以在执行退火工艺之后被还原以包含钌，并还可以包含低浓度或可忽略浓度的氮。第二单元互连膜可以包含钌。
当在没有第一单元互连膜的情况下形成第二单元互连膜(实线C)时，第二单元互连膜可以包括在[002]方向上取向的晶粒和在[101]方向上取向的晶粒。
另一方面，当在第一单元互连膜上形成第二单元互连膜(虚线D)时，第二单元互连膜可以包括在[002]方向上取向的晶粒，而可以不包括在[101]方向上取向的晶粒。
图12是根据一些示例性实施例的半导体存储器件的示意性布局图。图13是根据一些示例性实施例的半导体存储器件的示意性透视图。图14是沿着图12中的线F-F和线G-G截取的截面图。作为参考，图12可以是图2中的部分R的放大视图。
参照图12至图14，根据一些示例性实施例的半导体存储器件可以包括衬底100、多条第一导线420、沟道层430、栅电极440、栅极绝缘膜450和电容器480。根据一些示例性实施例的半导体存储器件可以是包括垂直沟道晶体管(VCT)的存储器件。垂直沟道晶体管可以是指其中沟道层430的沟道长度在垂直方向上从衬底100延伸的结构。
下绝缘层412可以位于衬底100上。多条第一导线420可以在第一方向D1上彼此间隔开，并可以在下绝缘层412上在第二方向D2上延伸。多个第一绝缘图案422可以位于下绝缘层412上，以便填充多条第一导线420之间的空间。多个第一绝缘图案422可以在第二方向D2上延伸。多个第一绝缘图案422的上表面可以与多条第一导线420的上表面处于同一水平高度。多条第一导线420可以用作位线。
在实现方式中，第一导线420可以包括第一互连膜420_1和第二互连膜420_2。
第一互连膜420_1可以位于第一绝缘图案422上。第二互连膜420_2可以位于第一互连膜420_1上。第二互连膜420_2可以沿着第一互连膜420_1在第二方向D2上延伸。第二互连膜420_2可以与第一互连膜420_1接触(例如，直接接触)。
第一互连膜420_1可以对应于上述的第一单元互连膜143，并且第二互连膜420_2可以对应于上述的第二单元互连膜145。
在实现方式中，第一导线420在第一方向D1上的宽度可以随着与衬底100的距离增大而减小。这可以是因形成第一导线420的过程造成的。
沟道层430可以布置成矩阵形式，例如，在多条第一导线420上在第一方向D1和第二方向D2上间隔开。沟道层430可以具有在第一方向D1上的第一宽度和在第四方向D4上的第一高度，并且第一高度可以大于第一宽度。这里，第四方向D4与第一方向D1和第二方向D2交叉，并可以是例如与衬底100的上表面垂直的方向。在实现方式中，第一高度可以是第一宽度的大约2至10倍。沟道层430的底部部分可以用作第三源极/漏极区，沟道层430的上部部分可以用作第四源极/漏极区，并且沟道层430的在第三源极/漏极区和第四源极/漏极区之间的部分可以用作沟道区。
在实现方式中，沟道层430可以包含氧化物半导体。在实现方式中，氧化物半导体可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或它们的组合。沟道层430可以包括氧化物半导体的单个层或多个层。在实现方式中，沟道层430可以具有比硅的带隙能量大的带隙能量。在实现方式中，沟道层430可以具有大约1.5eV至5.6eV的带隙能量。在实现方式中，当沟道层430具有大约2.0eV至4.0eV的带隙能量时，沟道层430可以具有最佳沟道性能。在实现方式中，沟道层430可以是多晶硅或者是非晶的。在实现方式中，沟道层430可以包含石墨烯、碳纳米管或它们的组合。
栅电极440可以在沟道层430的两个侧壁上在第一方向D1上延伸。栅电极440可以包括面对沟道层430的第一侧壁的第一子栅电极440P1以及面对与沟道层430的第一侧壁相对的第二侧壁的第二子栅电极440P2。在实现方式中，一个沟道层430可以介于第一子栅电极440P1和第二子栅电极440P2之间，并且半导体器件可以具有双栅极晶体管结构。在实现方式中，可以省略第二子栅电极440P2，并且可以仅形成面对沟道层430的第一侧壁的第一子栅电极440P1，以实现单栅极晶体管结构。栅电极440中包含的材料可以与对栅电极112的材料的描述相同。
栅极绝缘膜450可以围绕沟道层430的侧壁，并可以介于沟道层430和栅电极440之间。在实现方式中，如图12所示，沟道层430的整个侧壁可以被栅极绝缘膜450围绕，并且栅电极440的侧壁的一部分可以与栅极绝缘膜450接触。在实现方式中，栅极绝缘膜450可以在栅电极440的延伸方向(即，第一方向D1)上延伸，并且沟道层430的侧壁之中的仅两个面对栅电极440的侧壁可以与栅极绝缘膜450接触。在实现方式中，栅极绝缘膜450可以包括氧化硅膜、氮氧化硅膜或介电常数比氧化硅膜的介电常数大的高介电常数材料或它们的组合。
多个第二绝缘图案432可以在多个第一绝缘图案422上在第二方向D2上延伸。沟道层430可以介于多个第二绝缘图案432中的两个相邻的第二绝缘图案432之间。在实现方式中，第一掩埋层434和第二掩埋层436可以在两个相邻的第二绝缘图案432之间位于两个相邻的沟道层430之间的空间中。第一掩埋层434可以处于两个相邻的沟道层430之间的空间的底部部分处。第二掩埋层436可以在第一掩埋层434上填充两个相邻的沟道层430之间的空间的其余部分。第二掩埋层436的上表面可以与沟道层430的上表面处于同一水平高度，并且第二掩埋层436可以覆盖栅电极440的上表面。在实现方式中，多个第二绝缘图案432可以形成为与多个第一绝缘图案422连续的材料层，或者第二掩埋层436也可以形成为与第一掩埋层434连续的材料层。
电容器接触460可以位于沟道层430上。电容器接触460可以垂直地与沟道层430交叠，并可以布置成矩阵形式，例如，在第一方向D1和第二方向D2上彼此间隔开。每个电容器接触460可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合形成。上绝缘膜462可以在多个第二绝缘图案432和第二掩埋层436上围绕电容器接触460的侧壁。
第三蚀刻停止膜470可以位于上绝缘膜462上。电容器480可以位于第三蚀刻停止膜470上。电容器480可以包括第二下电极482、第二电容器电介质层484和第二上电极486。第二下电极482可以穿过第三蚀刻停止膜470，以电连接到电容器接触460的上表面。第二下电极482可以是在第四方向D4上延伸的柱型。在实现方式中，第二下电极482可以垂直地与电容器接触460交叠，并可以布置成矩阵形式，例如，在第一方向D1和第二方向D2上彼此间隔开。在实现方式中，定位焊盘可以介于电容器接触460和第二下电极482之间，使得第二下电极482可以布置成六边形形状。
图15是根据一些示例性实施例的半导体器件的示意性布局图。图16是根据一些示例性实施例的半导体器件的示意性透视图。作为参考，图15是图2中的部分R的放大视图。
参照图15和图16，根据一些示例性实施例的半导体器件可以包括衬底100、多条第一导线420A、沟道结构430A、接触栅电极440A、多条第二导线442A和第二电容器480。根据一些示例性实施例的半导体器件可以是包括垂直沟道晶体管(VCT)的存储器件。
可以通过第一元件隔离图案412A和第二元件隔离图案414A在衬底100上限定多个第二有源区AC。沟道结构430A可以在各第二有源区AC中。沟道结构430a可以包括均在垂直方向上延伸的第一有源柱430A1和第二有源柱430A2以及与第一有源柱430A1的底部部分和第二有源柱430A2的底部部分连接的连接部430L。第五源极/漏极区SD1可以位于连接部430L中。第六源极/漏极区SD2可以位于第一有源柱430A1和第二有源柱430A2中的每一者的上部处。第一有源柱430A1和第二有源柱430A2可以各自形成独立的单位存储单元。
多条第一导线420A可以分别在与多个第二有源区AC交叉的方向上延伸，例如，可以在第二方向D2上延伸。多条第一导线420A之中的一条第一导线420A可以位于第一有源柱430A1和第二有源柱430A2之间的连接部430L上。一条第一导线420A可以在第五源极/漏极区SD1上。与该条第一导线420A相邻的另一条第一导线420A可以介于两个沟道结构430A之间。多条第一导线420A中的一条第一导线420A可以用作由该条第一导线420A两侧的第一有源柱430A1和第二有源柱430A2形成的两个单位存储单元中包括的公共位线。
在实现方式中，第一导线420A可以包括上述的第一单元互连膜143和第二单元互连膜145。
一个接触栅电极440A可以介于第二方向D2上的两个相邻的沟道结构430A之间。在实现方式中，接触栅电极440a可以介于一个沟道结构430aA中包括的第一有源柱430A1和与其相邻的沟道结构430A的第二有源柱430A2之间。一个接触栅电极440A可以被接触栅电极440A的两个侧壁上的第一有源柱430A1和第二有源柱430A2共享。第四栅极绝缘膜450A可以介于接触栅电极440A和第一有源柱430A1之间以及接触栅电极440A和第二有源柱430A2之间。多条第二导线442A可以在接触栅电极440A的上表面上在第一方向D1上延伸。多条第二导线442A可以用作半导体器件的字线。
电容器接触460A可以位于沟道结构430A上。电容器接触460A可以位于第六源极/漏极区SD2上，并且第二电容器480可以位于电容器接触460A上。
图17至图24是根据一些示例性实施例的制造半导体器件的方法中的各阶段的视图。作为参考，图17至图24是沿着图2中的线A-A截取的截面图。
参照图17，根据一些示例性实施例，可以在衬底100中形成元件隔离膜105。衬底100可以包括由元件隔离膜105限定的有源区ACT。
在实现方式中，可以在衬底100中形成元件隔离沟槽。元件隔离沟槽可以被绝缘材料填充，以在衬底100中形成元件隔离膜105。
参照图18，可以在衬底100上顺序地形成预单元绝缘膜130p、第三预单元互连膜141p、连接到衬底100的预位线接触146p、预金属硅化物膜147p和预单元阻挡膜148p。
在实现方式中，预单元绝缘膜130p可以形成在衬底100和元件隔离膜105上。预单元绝缘膜130p可以包括第一预单元绝缘膜131p和第二预单元绝缘膜132p。第三预单元互连膜141p可以形成在预单元绝缘膜130p上。
随后，可以形成暴露衬底100的有源区ACT的一部分的第一沟槽146_t。在实现方式中，第一沟槽146_t可以暴露有源区AR的中心。随后，可以形成填充第一沟槽146_t的预位线接触146p。
可以在预位线接触146p和第三预单元互连膜141p上顺序地形成预金属硅化物膜147p和预单元阻挡膜148p。
参照图19，可以在预单元阻挡膜148p上形成第一预单元互连膜143p。
在实现方式中，第一预单元互连膜143p可以包含氮化钌(RuN)。在这种情况下，第一预单元互连膜143p可以通过物理气相沉积(PVD)工艺形成。可以通过将第一温度下的氮气注入其中设置有包括Ru的靶材的PVD工艺室中来形成第一预单元互连膜143p。包含氮化钌的第一预单元互连膜143p可以由包括钌的靶材的过渡金属和氮气形成。第一温度可以是200℃或更低的温度。
参照图20，可以在第一预单元互连膜143p上形成第二预单元互连膜145p。因此，可以形成包括预金属硅化物膜147p、预单元阻挡膜148p、第一预单元互连膜143p和第二预单元互连膜145p的预单元互连结构140p。
在实现方式中，第二预单元互连膜145p可以由钌形成。在实现方式中，第二预单元互连膜145p可以通过物理气相沉积(PVD)工艺形成在第一预单元互连膜143p上。第二预单元互连膜145p可以在第二温度下形成。第二温度可以高于第一温度。第二温度可以是400℃或更高的温度。第二预单元互连膜145p可以形成在第一预单元互连膜143p上，并可以包括在[002]方向上取向的晶粒，而可以不包括在[101]方向上取向的晶粒。
随后，可以执行退火工艺14。退火工艺14可以在第三温度下执行。第三温度可以是比第一温度和第二温度中的每一者高的温度。第三温度可以是550℃或更高的温度。
在实现方式中，当第一预单元互连膜143p由氮化钌形成时，氮化钌可以在热的作用下分离为钌和氮。在实现方式中，氮可以被吸收到第一预单元互连膜143p下方的预单元阻挡膜148p中。在实现方式中，至少一些氮可以留在第一预单元互连膜143p中。因此，第一预单元互连膜143p可以包含钌。另外，第一预单元互连膜143p的电阻可以减小。
另外，第一预单元互连膜143p的至少一部分(其被还原并且包含钌)可以在第二预单元互连膜145p的晶粒取向的方向上取向。在实现方式中，第一预单元互连膜143p可以包括在第二预单元互连膜145p取向的方向上取向的晶粒。在实现方式中，原始地由非晶材料形成的第一预单元互连膜143p可以包括晶粒。
参照图21，可以在单元间互连结构140p上形成预单元覆盖膜149p。
参照图22，通过对预单元互连结构140p和预单元覆盖膜149p进行蚀刻，可以形成在衬底100和预单元绝缘膜130p上在第二方向(图1的D2)上延伸的单元金属硅化物膜147、单元阻挡膜148、第一单元互连膜143、第二单元互连膜145和单元覆盖膜149。
另外，通过对预位线接触146p进行图案化，可以在单元金属硅化物膜147和衬底100之间形成位线接触146。
在实现方式中，第二单元互连膜145可以由钌形成。在蚀刻工艺之后，第二单元互连膜145中包含的金属氧化物可以形成在第二单元互连膜145的侧壁上。形成在第二单元互连膜145的侧壁上的金属氧化物可能使第二单元互连膜145的特性劣化。
为了防止第二单元互连膜145的特性劣化，在形成第二单元互连膜145的蚀刻工艺之后，可以执行对第二单元互连膜145的表面进行还原的还原工艺。
对第二单元互连膜145的表面进行还原的还原工艺可以包括例如使用还原气体的热处理工艺、使用还原气体的高温等离子体工艺或使用还原气体的自由基工艺。在实现方式中，还原气体可以包括氢气(H2)。
在实现方式中，形成第二单元互连膜145的蚀刻工艺和对第二单元互连膜145的表面进行还原的还原工艺可以原位地执行。在实现方式中，形成第二单元互连膜145的蚀刻工艺和对第二单元互连膜145的表面进行还原的还原工艺可以异位地执行。
参照图23，可以在位线结构140_ST的侧壁上形成预分隔物结构150p。
预分隔物结构150p可以在其中形成有位线接触146的部分单元互连结构140中形成衬底100和元件隔离膜105上。预分隔物结构150p可以沿着位线结构140_ST的侧壁在第二方向(图1的D2)上延伸。
预分隔物结构150p可以在其中未形成位线接触146的部分单元互连结构140中形成在单元绝缘膜130上。预分隔物结构150p可以沿着位线结构140_ST的侧壁在第二方向(图1的D2)上延伸。
在实现方式中，预分隔物结构150p可以包括第一预分隔物151p和第二预分隔物152p。第一预分隔物151p可以沿着预单元绝缘膜130p的上表面形成。
参照图24，可以在位线结构140_ST之间形成第二沟槽120_t。第二沟槽120_t的下表面可以形成为低于衬底100的上表面。因此，衬底100和元件隔离膜105可以暴露在位线结构140_ST之间。
在形成第二沟槽120_t的过程中，可以去除不与位线结构140_ST和第二分隔物152交叠的预单元绝缘膜130p和第一预分隔物151p。因此，可以形成单元绝缘膜130，并且可以形成包括第一分隔物151和第二分隔物152的分隔物结构150。
随后，参照图7，可以形成填充第二沟槽120_t的存储接触120。随后，可以在存储接触120上形成存储焊盘160和电容器结构190。
一个或更多个实施例可以提供具有改善的电特性和可靠性的半导体器件。
本文已经公开了示例实施例，并且虽然采用了具体术语，但是使用这些术语并且将只用一般描述性含义进行解释，而非出于限制目的。在一些情形下，在提交本申请时，对于本领域普通技术人员而言将清楚的是，结合特定实施例描述的特征、特性和/或元件可以单独地使用或者与结合其他实施例描述的特征、特性和/或元件组合使用，除非另外具体指明。因此，本领域的技术人员应该理解，在不脱离所附权利要求所阐述的本发明的精神和范围的情况下，可进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括元件隔离膜和由所述元件隔离膜限定的有源区；
字线，所述字线在第一方向上与所述有源区交叉；以及
位线结构，所述位线结构位于所述衬底上并连接到所述有源区，所述位线结构在与所述第一方向交叉的第二方向上延伸，
其中，所述位线结构包括：
第一单元互连膜，所述第一单元互连膜包含非晶材料或钌，
第二单元互连膜，所述第二单元互连膜位于所述第一单元互连膜上并沿着所述第一单元互连膜延伸，并且包含钌，以及
单元覆盖膜，所述单元覆盖膜位于所述第二单元互连膜上并沿着所述第二单元互连膜延伸。
2.根据权利要求1所述的半导体器件，其中：
所述位线结构还包括介于所述衬底和所述第一单元互连膜之间并沿着所述第一单元互连膜延伸的第三单元互连膜，以及
所述第三单元互连膜包含掺杂的半导体材料。
3.根据权利要求1所述的半导体器件，其中，所述非晶材料包括硅化钌、氮化钌、氧化钌、氧化镁、氧化钛或石墨烯。
4.根据权利要求1所述的半导体器件，其中，所述位线结构还包括介于所述衬底和所述第一单元互连膜之间并沿着所述第一单元互连膜延伸的单元阻挡膜。
5.根据权利要求4所述的半导体器件，其中，所述单元阻挡膜包含含金属的材料或石墨烯。
6.根据权利要求4所述的半导体器件，所述半导体器件还包括位于所述衬底的所述有源区上的位线接触，
其中，所述位线结构位于所述位线接触上并通过所述位线接触电连接到所述衬底。
7.根据权利要求6所述的半导体器件，其中，所述位线结构还包括介于所述位线接触和所述单元阻挡膜之间并沿着所述单元阻挡膜延伸的单元金属硅化物膜。
8.根据权利要求1所述的半导体器件，其中：
所述第一单元互连膜包含钌，并且
所述第二单元互连膜包括在[002]方向上取向的晶粒，而不包括在[101]方向上取向的晶粒。
9.根据权利要求8所述的半导体器件，其中，所述第一单元互连膜包括在[002]方向上取向的晶粒。
10.根据权利要求1所述的半导体器件，其中，所述第二单元互连膜的厚度大于所述第一单元互连膜的厚度。
11.根据权利要求1所述的半导体器件，所述半导体器件还包括：
沟槽，所述沟槽在所述位线结构的至少一侧位于所述元件隔离膜和所述有源区中；
存储接触，所述存储接触填充所述沟槽；
定位焊盘，所述定位焊盘位于所述存储接触上；以及
电容器结构，所述电容器结构位于所述定位焊盘上并电连接到所述定位焊盘和所述存储接触。
12.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括单元区域和围绕所述单元区域的外围区域；
位线结构，所述位线结构在所述衬底的所述单元区域上在第一方向上延伸，所述位线结构包括第一单元互连膜、与所述第一单元互连膜接触的第二单元互连膜以及位于所述第二单元互连膜上的单元覆盖膜；以及
外围栅极结构，所述外围栅极结构包括位于所述外围区域中的所述衬底上的第一外围互连膜、与所述第一外围互连膜接触的第二外围互连膜以及位于所述第二外围互连膜上的外围覆盖膜，
其中：
所述第一单元互连膜和所述第一外围互连膜均包含非晶材料或钌，并且
所述第二单元互连膜和所述第二外围互连膜均包含钌。
13.根据权利要求12所述的半导体器件，其中：
所述位线结构还包括在所述单元区域中的所述衬底与所述第一单元互连膜之间沿着所述第一单元互连膜延伸的单元阻挡膜，
所述外围栅极结构还包括在所述外围区域中的所述衬底与所述第一外围互连膜之间沿着所述第一外围互连膜延伸的外围阻挡膜，并且
所述单元阻挡膜和所述外围阻挡膜均包含含金属的材料或石墨烯。
14.根据权利要求13所述的半导体器件，其中：
所述位线结构还包括在所述单元区域中的所述衬底与所述单元阻挡膜之间沿着所述单元阻挡膜延伸的单元金属硅化物膜，以及
所述外围栅极结构还包括在所述外围区域中的所述衬底与所述外围阻挡膜之间沿着所述外围阻挡膜延伸的外围金属硅化物膜。
15.根据权利要求12所述的半导体器件，其中，所述第一单元互连膜和所述第一外围互连膜均包含所述非晶材料，所述非晶材料包括硅化钌、氮化钌、氧化钌、氧化镁、氧化钛或石墨烯。
16.根据权利要求12所述的半导体器件，其中：
所述第一单元互连膜和所述第一外围互连膜均包含钌或氮化钌，并且
所述第二单元互连膜和所述第二外围互连膜均包括在[002]方向上取向的晶粒，而不包括在[101]方向上取向的晶粒。
17.根据权利要求12所述的半导体器件，其中，所述单元区域中的所述衬底还包括：
栅极沟槽；
栅电极，所述栅电极填充所述栅极沟槽的一部分并在与所述第一方向交叉的第二方向上延伸；以及
源极/漏极区，所述源极/漏极区位于所述栅电极的侧表面上。
18.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括元件隔离膜和由所述元件隔离膜限定的有源区；
位线接触，所述位线接触在所述衬底的所述有源区上在第一方向上布置；以及
位线结构，所述位线结构在所述第一方向上与所述有源区交叉，并通过所述位线接触电连接到所述衬底，
其中，所述位线结构包括：
第一单元互连膜，所述第一单元互连膜位于所述位线接触上，所述第一单元互连膜在所述第一方向上延伸并包含钌，
第二单元互连膜，所述第二单元互连膜与所述第一单元互连膜接触，所述第二单元互连膜沿着所述第一单元互连膜延伸并包含钌，
单元覆盖膜，所述单元覆盖膜位于所述第二单元互连膜上并沿着所述第二单元互连膜延伸，以及
第三单元互连膜，所述第三单元互连膜在所述衬底和所述第一单元互连膜之间沿着所述第一单元互连膜延伸，所述第三单元互连膜包含掺杂的半导体材料，
其中，所述第三单元互连膜的上表面与所述位线接触的上表面处于基本相同的平面上，并且
其中，所述第二单元互连膜包括在[002]方向上取向的晶粒，而不包括在[101]方向上取向的晶粒。
19.根据权利要求18所述的半导体器件，所述半导体器件还包括在所述第三单元互连膜和所述第一单元互连膜之间沿着所述第一单元互连膜延伸的单元阻挡膜，所述单元阻挡膜包含钛。
20.根据权利要求18所述的半导体器件，其中，所述位线结构还包括：
单元阻挡膜，所述单元阻挡膜在所述第三单元互连膜和所述第一单元互连膜之间沿着所述第一单元互连膜延伸，并且
单元金属硅化物膜，所述单元金属硅化物膜在所述单元阻挡膜和所述第一单元互连膜之间沿着所述单元阻挡膜延伸。
CN202111305971.3A 2020-12-01 2021-11-05 半导体器件 Pending CN114582868A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0165802 2020-12-01
KR1020200165802A KR20220076870A (ko) 2020-12-01 2020-12-01 반도체 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
CN114582868A true CN114582868A (zh) 2022-06-03

Family

ID=81751758

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111305971.3A Pending CN114582868A (zh) 2020-12-01 2021-11-05 半导体器件

Country Status (4)

Country Link
US (2) US11723189B2 (zh)
KR (1) KR20220076870A (zh)
CN (1) CN114582868A (zh)
TW (1) TWI788106B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220223603A1 (en) * 2021-01-14 2022-07-14 Changxin Memory Technologies, Inc. Method of manufacturing semiconductor structure and semiconductor structure
US11637107B2 (en) * 2021-06-17 2023-04-25 Applied Materials, Inc. Silicon-containing layer for bit line resistance reduction
TWI830539B (zh) * 2022-12-15 2024-01-21 華邦電子股份有限公司 半導體結構及其形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100219515B1 (ko) 1996-12-31 1999-09-01 윤종용 반도체장치의게이트 전극 형성방법
WO1999066558A1 (fr) 1998-06-19 1999-12-23 Hitachi, Ltd. Dispositif a semiconducteur et son procede de production
JP3287403B2 (ja) 1999-02-19 2002-06-04 日本電気株式会社 Ｍｉｓ型電界効果トランジスタ及びその製造方法
US6617248B1 (en) 2000-11-10 2003-09-09 Micron Technology, Inc. Method for forming a ruthenium metal layer
JP4963021B2 (ja) 2005-09-06 2012-06-27 独立行政法人産業技術総合研究所 半導体構造
JP4594973B2 (ja) 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
JP5521726B2 (ja) 2010-04-16 2014-06-18 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN102299077B (zh) 2010-06-28 2013-04-10 中国科学院微电子研究所 一种半导体器件及其制造方法
JP5390654B2 (ja) 2012-03-08 2014-01-15 株式会社東芝 半導体装置の製造方法
KR102230196B1 (ko) 2015-04-23 2021-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102401180B1 (ko) * 2015-10-20 2022-05-24 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR102327140B1 (ko) 2015-11-30 2021-11-16 삼성전자주식회사 Otp 메모리 소자와 그 제조방법 및 그 메모리 소자를 포함한 전자 장치
TWI717554B (zh) 2016-10-03 2021-02-01 美商應用材料股份有限公司 使用pvd釕的方法與裝置
TW201901971A (zh) 2017-05-12 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US10833078B2 (en) * 2017-12-04 2020-11-10 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
KR102589300B1 (ko) 2018-09-13 2023-10-13 삼성전자주식회사 게이트 스페이서 구조체를 포함하는 집적 회로 소자
US11152253B2 (en) * 2020-01-10 2021-10-19 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor structure and method for fabricating the same

Also Published As

Publication number Publication date
KR20220076870A (ko) 2022-06-08
TWI788106B (zh) 2022-12-21
TW202236613A (zh) 2022-09-16
US20220173108A1 (en) 2022-06-02
US11723189B2 (en) 2023-08-08
US20230371237A1 (en) 2023-11-16

Similar Documents

Publication Publication Date Title
US11723189B2 (en) Semiconductor device and method of fabricating the same
US11282833B2 (en) Semiconductor device
US11456366B2 (en) Semiconductor device and method of fabricating the same
US20220139927A1 (en) Semiconductor memory devices and methods for fabricating the same
US20220336672A1 (en) Semiconductor device
TWI783765B (zh) 半導體記憶體裝置
US11854979B2 (en) Semiconductor device
TWI836976B (zh) 半導體記憶體裝置
US20230328961A1 (en) Semiconductor device
EP4307856A1 (en) Semiconductor memory devices
US20230112600A1 (en) Semiconductor devices
US20230402500A1 (en) Capacitor structure, semiconductor memory device including the structure, and method for manufacturing the structure
US20240064968A1 (en) Semiconductor memory device
KR20230056990A (ko) 반도체 장치
KR20240025974A (ko) 반도체 메모리 장치 및 이의 제조 방법
KR20240050242A (ko) 반도체 메모리 장치 및 이의 제조 방법
CN115589721A (zh) 集成电路器件及其制造方法
KR20230066761A (ko) 반도체 메모리 장치 및 이의 제조 방법
CN117500268A (zh) 半导体存储器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination