KR102414883B1 - Mfmis 메모리 디바이스를 형성하는 방법 - Google Patents

Mfmis 메모리 디바이스를 형성하는 방법 Download PDF

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Abstract

본 출원의 다양한 실시예는 MFMIS 메모리 디바이스를 형성하기 위한 방법뿐만 아니라 MFMIS 메모리 디바이스에 관한 것이다. MFMIS 메모리 디바이스의 일부 실시예들에 따르면, 제1 소스/드레인 영역 및 제2 소스/드레인 영역은 수직으로 적층된다. 내부 게이트 전극 및 반도체 채널은 제1 소스/드레인 영역 위에 놓이고 제2 소스/드레인 영역 아래에 놓인다. 반도체 채널은 제1 소스/드레인 영역으로부터 제2 소스/드레인 영역으로 연장되고, 내부 게이트 전극은 전기적으로 플로팅된다. 게이트 유전체층은 내부 게이트 전극과 반도체 채널 사이에 있고 내부 게이트 전극 및 반도체 채널과 경계를 접한다. 제어 게이트 전극은 내부 게이트 전극의 반도체 채널과는 반대측에 있으며, 제2 소스/드레인 영역에 의해 커버되지 않는다. 강유전체층은 제어 게이트 전극과 내부 게이트 전극 사이에 있고 제어 게이트 전극 및 내부 게이트 전극과 경계를 접한다.

Description

MFMIS 메모리 디바이스를 형성하는 방법{METHOD FOR FORMING A MFMIS MEMORY DEVICE}
2 차원(2D) 메모리 어레이는 전자 디바이스에서 널리 사용되고, 예를 들어 NOR 플래시 메모리 어레이, NAND 플래시 메모리 어레이, DRAM(dynamic random-access memory) 어레이 등을 포함할 수 있다. 그러나 2D 메모리 어레이는 스케일링 한계에 도달하여 메모리 밀도의 한계에 도달하고 있다. 3 차원(3D) 메모리 어레이는 메모리 밀도를 증가시키는 유망한 후보이며, 예를 들어 3D NAND 플래시 메모리 어레이, 3D NOR 플래시 메모리 어레이 등을 포함할 수 있다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 피처들이 규모에 맞게 그려지지 않는다는 점에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위하여 임의로 증가 또는 감소될 수 있다.
도 1a 내지 도 1c는 MFMIS 메모리 셀의 일부 실시예의 다양한 뷰를 도시한다.
도 2a 내지 도 2c는 도 1a 내지 도 1c에서와 같이 구성된 MFMIS 메모리 셀을 포함하는 3 차원(3D) 메모리 어레이의 일부 실시예의 다양한 뷰를 도시한다.
도 3a 내지 도 3e는 도 2a 내지 도 2c의 3D 메모리 어레이의 다양한 대안적인 실시예의 단면도를 도시한다.
도 4a 내지 도 4c는 도 2a 내지 도 2c의 3D 메모리 어레이를 포함하는 집적 회로(integrated circuit, IC)의 일부 실시예의 다양한 뷰를 도시한다.
도 5는 도 4a 내지 도 4c의 3D 메모리 어레이에서의 이웃 행의 쌍의 일부 실시예의 사시도를 도시한다.
도 6a 및 도 6b는 도 4a 내지 도 4c의 IC의 일부 대안적인 실시예의 단면도를 도시하고, 여기서 워드 라인은 각각 3D 메모리 어레이의 하단 및 3D 메모리 어레이의 상단에 있다.
도 7a 및 도 7b는 도 6a 및 도 6b의 IC의 일부 대안적인 실시예의 단면도를 도시한다.
도 8a 및 도 8b에서부터 도 15a 및 도 15b, 도 16a 내지 도 16c, 및 도 17a 및 도 17b까지는 MFMIS 메모리 셀의 3D 메모리 어레이를 포함하는 IC를 형성하는 방법의 일부 실시예의 일련의 뷰를 도시한다.
도 18은 도 8a 및 도 8b에서부터 도 15a 및 도 15b, 도 16a 내지 도 16c 및 도 17a 및 도 17b까지의 방법의 일부 실시예의 블록도를 도시한다.
도 19a 및 도 19b에서부터 도 24a 및 도 24b, 도 25a 내지 도 25c, 및 도 26a 및 도 26b까지는 워드 라인이 각각 3D 메모리 어레이의 하단 및 3D 메모리 어레이의 상단에 있는 MFMIS 메모리 셀의 3D 메모리 어레이를 포함하는 IC를 형성하는 방법의 일부 실시예의 일련의 뷰를 도시한다.
도 27은 도 19a 및 도 19b에서부터 도 24a 및 도 24b, 도 25a 내지 도 25c, 및 도 26a 및 도 26b까지의 방법의 일부 실시예의 블록도를 도시한다.
본 개시는 본 개시의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위하여 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예일 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 명료함의 목적을 위한 것이며, 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소 또는 피처 간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향으로 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
일부 실시예에서, 3 차원(3D) 메모리 디바이스는 상이한 높이에서 복수의 메모리 어레이를 규정하는 복수의 MFIS(metal-ferroelectric-insulator-semiconductor) 메모리 셀을 포함한다. 3D 메모리 디바이스에서의 MFIS 메모리 셀의 일부 실시예에 따르면, 제1 소스/드레인 영역, 반도체 채널 및 제2 소스/드레인 영역은 수직으로 적층되고 공통 측벽을 규정한다. 제어 게이트 전극, 강유전체층 및 게이트 유전체층은 공통 측벽을 따라 복수의 메모리 어레이를 통하여 수직으로 연장된다. 게이트 유전체층은 강유전체층과 반도체 채널 사이에 있고 강유전체층 및 반도체 채널과 경계를 접하고(border), 강유전체층은 제어 게이트 전극과 게이트 유전체층 사이에 있고 제어 게이트 전극 및 게이트 유전체층과 경계를 접한다.
프로그램 및 소거(erase) 동작 동안, 반대 극성을 갖는 프로그램 및 소거 전압이 강유전체층 및 게이트 유전체층 양단에 각각 인가된다. 프로그램 및 소거 전압은 프로그래밍된 상태와 소거된(erased) 상태 사이에서 강유전체층의 극성을 변경하여, 데이터의 비트가 극성에 의해 표현될 수 있다. 또한, 프로그램 및 소거 동작 동안, MFIS 메모리 셀은 직렬로 전기적으로 결합되고 강유전체층 및 게이트 유전체층에 대응하는 제1 평행 판 커패시터 및 제2 평행 판 커패시터로서 모델링될 수 있다.
MFIS 메모리 셀의 문제점은 강유전체층과 게이트 유전체층이 동일한 평행 판(예를 들어, 제어 게이트 전극 및 반도체 채널)을 공유할 수 있고 따라서 동일한 커패시터 영역을 가질 수 있다는 것이다. 커패시터 영역은 제어 게이트 전극과 반도체 채널 사이의 중첩 영역에 대응한다. 또한, 강유전체층은 게이트 유전체층보다 높은 유전 상수를 가질 수 있다. 예를 들어, 강유전체층은 이용 가능한 물질로 인하여 약 20보다 큰 유전 상수 또는 어떤 다른 적절한 값을 가질 수 있는 반면, 게이트 유전체층은 높은 신뢰성 및 높은 TDDB(time-dependent dielectric breakdown)를 위하여 약 3.9 내지 15 사이의 유전 상수 또는 어떤 다른 적절한 값을 가질 수 있다.
직렬로 전기적으로 결합된 평행 판 커패시터의 쌍의 경우, 전계 비(electric field ratio)는 유전 상수 비의 역과 커패시터 면적 비의 역을 곱한 값과 동일하다. 다시 말해서, E1/E2=(k2*A2)/(k1*A1)이고, 여기서 E는 전계(electric field), k는 유전 상수(dielectric constant), A는 커패시터 면적(capacitor area), 첨자는 특정 커패시터를 나타낸다. 따라서, 강유전체층에서 동일한 커패시터 면적 및 더 높은 유전 상수로 인하여, 게이트 유전체층 및 강유전체층은 프로그램 및 소거 동작 동안 각각 높은 전계 및 낮은 전계를 가질 수 있다.
강유전체층에 걸친 낮은 전계로 인하여, 강유전체층의 분극(polarization)은 프로그램 및 소거 동작 동안 약하게 스위칭한다. 결과적으로, 강유전체층이 각각 프로그래밍된 상태 및 소거된 상태에 있는 동안 판독 전류 사이의 차이는 작다(예를 들어, 메모리 윈도우는 작다). 또한, 낮은 전계로 인하여, 프로그램 및 소거 전압이 높을 수 있고 따라서 전력 소비가 높을 수 있다. 게이트 유전체층에서의 높은 전계로 인하여, 게이트 유전체층에 대한 응력이 높다. 이는 결국 게이트 유전체층의 신뢰성 및 게이트 유전체층의 TDDB를 저하시킨다. 따라서, 강유전체층에 걸친 낮은 전계 및 게이트 유전체층에서의 높은 전계는 MFIS 메모리 셀의 내구성 및 MFIS 메모리 셀의 유지(retention)를 감소시킨다.
본 출원의 다양한 실시예는 MFMIS(metal-ferroelectric-metal-insulator-semiconductor) 메모리 디바이스를 형성하는 방법뿐만 아니라 MFMIS 메모리 디바이스에 관한 것이다. MFMIS는 금속 강유전체 금속 절연체 반도체를 나타내지만, 금속 대신에 도핑된 폴리실리콘 및 다른 적절한 전도성 물질이 사용될 수 있음에 유의한다. MFMIS 메모리 디바이스의 일부 실시예들에 따르면, 제1 소스/드레인 영역 및 제2 소스/드레인 영역은 수직으로 적층된다. 내부 게이트 전극 및 반도체 채널은 제1 소스/드레인 영역 위에 놓이고 제2 소스/드레인 영역 아래에 놓인다. 반도체 채널은 제1 소스/드레인 영역으로부터 제2 소스/드레인 영역으로 연장되고, 내부 게이트 전극은 전기적으로 플로팅된다. 게이트 유전체층은 내부 게이트 전극과 반도체 채널 사이에 있고 내부 게이트 전극 및 반도체 채널과 경계를 접한다. 제어 게이트 전극은 내부 게이트 전극의 반도체 채널과는 반대측에 있으며, 제2 소스/드레인 영역에 의해 커버되지 않는다(uncovered). 강유전체층은 제어 게이트 전극과 내부 게이트 전극 사이에 있고 제어 게이트 전극 및 내부 게이트 전극과 경계를 접한다.
프로그램 및 소거 동작 동안, MFMIS 메모리 셀은 직렬로 전기적으로 결합되고 강유전체층 및 게이트 유전체층에 대응하는 제1 평행 판 커패시터 및 제2 평행 판 커패시터로서 모델링될 수 있다. 제어 게이트 전극 및 내부 게이트 전극은 제1 커패시터의 평행 판을 규정하고, 내부 게이트 전극 및 반도체 채널은 제2 커패시터의 평행 판을 규정한다. 따라서, 강유전체층의 커패시터 영역은 제어 및 내부 게이트 전극 사이의 중첩에 대응하는 반면, 게이트 유전체층의 커패시터 영역은 내부 게이트 전극과 반도체 채널 사이의 중첩에 대응한다. 내부 게이트 전극으로 인하여, 제1 및 제2 평행 판 커패시터는 각각 상이한 평행 판 세트를 가지며, 따라서 상이한 커패시터 영역을 가질 수 있다. 내부 게이트 전극이 생략되면, 제1 및 제2 평행 판 커패시터는 동일한 평행 판을 가질 것이고 따라서 동일한 커패시터 영역을 가질 것이다.
전술한 바와 같이, 직렬로 전기적으로 결합된 평행 판 커패시터 쌍의 경우, 전계 비는 유전 상수 비의 역과 커패시터 면적 비의 역을 곱한 값과 동일하다. 유전 상수를 사용하여 강유전체층 및 게이트 유전체층에 걸쳐 전계를 튜닝(tuning)하는 것은 물질 제약으로 인하여 어려울 수 있다. 그러나, 커패시터 영역을 사용하여 강유전체층 및 게이트 유전체층에 걸쳐 전계를 튜닝하는 것은 제어 게이트 전극, 내부 게이트 전극 및 반도체 채널 각각의 치수를 튜닝함으로써 MFMIS 메모리 셀을 형성하는 동안 달성될 수 있다. 따라서, 강유전체층 양단의 전계가 높고 게이트 유전체층 양단의 전계가 낮아지도록 치수가 튜닝될 수 있다.
강유전체층은 높은 전계를 가질 수 있기 때문에, 강유전체층의 분극은 프로그램 및 소거 동작 동안 강하게 스위칭할 수 있다. 결과적으로, 강유전체층이 각각 프로그래밍되고 소거된 상태에 있는 동안 판독 전류 사이의 차이는 클 수 있다(예를 들어, 메모리 윈도우는 클 수 있다). 또한, 강유전체층은 높은 전계를 가질 수 있으므로, 프로그램 및 소거 전압이 낮을 수 있고, 따라서 전력 소비가 낮을 수 있다. 게이트 유전체층에서의 낮은 전계로 인하여, 게이트 유전체층에 대한 응력이 낮을 수 있다. 이는 결국 게이트 유전체층의 신뢰성 및 게이트 유전체층의 TDDB를 향상시킬 수 있다. 따라서, 제어 및 내부 게이트 전극의 치수를 튜닝하면 MFMIS 메모리 셀의 내구성 및 MFMIS 메모리 셀의 유지를 향상시킬 수 있다.
도 1a 내지 도 1c를 참조하면, MFMIS 메모리 셀(102)의 일부 실시예의 다양한 뷰(100A 내지 100C)가 제공된다. 도 1a는 도 1c의 라인 A를 따른 단면도(100A)에 대응하는 반면, 도 1b는 도 1c의 라인 B를 따른 단면도(100B)에 대응한다. 또한, 도 1c는 평면도(100C)에 대응한다. MFMIS 메모리 셀(102)은 예를 들어 MFMIS 전계 효과 트랜지스터(field-effect transistor, FET) 또는 MFMIS 스택을 갖는 일부 다른 적절한 반도체 디바이스이거나 이를 포함할 수 있다.
반도체 채널(104), 게이트 유전체층(106) 및 내부 게이트 전극(108)은 하부 소스/드레인 영역(110l) 위에 놓이고 상부 소스/드레인 영역(110u) 아래에 놓인다. 반도체 채널(104), 게이트 유전체층(106), 내부 게이트 전극(108), 하부 소스/드레인 영역(110l) 및 상부 소스/드레인 영역(110u)은 제어 게이트 전극(114) 및 강유전체층(116)과 마주보고 있는 공통 측벽(112)을 규정한다. 일부 실시예에서, 공통 측벽(112)은 평평하고/하거나 매끄럽다. 제어 게이트 전극(114) 및 강유전체층(116)은 공통 측벽(112)을 따라 하부 소스/드레인 영역(110l)의 하단 표면으로부터 상부 소스/드레인 영역(110u)의 상단 표면으로 연장된다.
강유전체층(116)은 제어 게이트 전극(114)을 공통 측벽(112)으로부터 분리하고 데이터의 비트를 나타내는 극성(polarity)을 갖는다. 프로그램 및 소거 동작 동안, 하부 및 상부 소스/드레인 영역(110l, 110u)은 전기적으로 병렬로 연결되고 반도체 채널(104)에 대한 프록시로서 사용된다. 극성을 프로그래밍된 상태로 설정하기 위하여 프로그램 전압이 (예를 들어, 하부 및 상부 소스/드레인 영역(110l, 110u)을 통하여) 제어 게이트 전극(114)으로부터 반도체 채널(104)로 인가된다. 또한, 극성을 소거 상태로 설정하기 위하여 프로그램 전압과 반대 극성을 가진 소거 전압이 (예를 들어, 하부 및 상부 소스/드레인 영역(110l, 110u)을 통하여) 제어 게이트 전극(114)으로부터 반도체 채널(104)로 인가된다. 프로그래밍된 상태는 예를 들어 이진 "1"을 나타낼 수 있는 반면 소거된 상태는 예를 들어 이진 "0"을 나타내거나, 그 반대일 수 있다.
강유전체층(116)은 극성이 프로그래밍된 상태 및 소거된 상태에 있는 동안 MFMIS 메모리 셀(102)이 프로그래밍된 임계 전압 및 소거된 임계 전압을 각각 갖도록, 제어 게이트 전극(114)에 의해 생성된 전계를 스크리닝한다. 따라서, 판독 동작 동안, 제어 게이트 전극(114)은 프로그래밍된 임계 전압과 소거된 임계 전압 사이의 판독 전압으로 바이어스되고 반도체 채널(104)의 저항이 측정된다. 반도체 채널(104)이 전도하는지에 따라, 극성은 프로그래밍된 상태 또는 소거된 상태에 있다.
하부 및 상부 소스/드레인 영역(1101, 110u)은 프로그램 및 소거 동작 동안 병렬로 전기적으로 결합되기 때문에, MFMIS 메모리 셀(102)은 프로그램 및 소거 동작 중에 직렬로 전기적으로 결합된 MIS(metal-insulator-semiconductor) 평행 판 커패시터 CMIS(간단히 MIS 커패시터 CMIS) 및 강유전체 평행 판 커패시터 CFE(간단히 강유전체 커패시터 CFE)로서 모델링될 수 있다. 내부 게이트 전극(108) 및 반도체 채널(104)은 각각 도 1b의 단면도(100B)에 평행한 MIS 커패시터(CMIS)의 평행 판을 규정하고, 게이트 유전체층(106)은 MIS 커패시터(CMIS)의 절연체를 규정한다. 일부 실시예들에서, 게이트 유전체층(106)과 반도체 채널(104) 사이의 반도체 채널(104) 상의 계면층(도시되지 않음)은 또한 MIS 커패시터(CMIS)의 절연체를 규정한다. 또한, 내부 및 제어 게이트 전극(108, 114)은 각각 도 1b의 단면도(100B)에 평행한 강유전체 커패시터 CFE의 평행 판을 규정하고, 강유전체층(116)은 강유전체 커패시터(CFE)의 절연체를 규정한다.
평행 판 커패시터의 커패시터 영역은, 양측 표면이, 양측 표면에 평행한 2 차원(2D) 평면 상에 투영될 때 평행 판의 양측 표면 사이의 중첩에 대응한다. 따라서, MIS 커패시터(CMIS)의 커패시터 영역은, 양측 표면이, 양측 표면과 평행한 2D 평면 상에 투영될 때 내부 게이트 전극(108)과 반도체 채널(104)의 양측 표면 각각 사이의 중첩에 대응한다. 유사하게, 강유전체 커패시터(CFE)의 커패시터 영역은, 양측 표면이, 양측 표면에 평행한 2D 평면 상에 투영될 때 내부 및 제어 게이트 전극(108, 114)의 양측 표면 각각 사이의 중첩에 대응한다.
내부 게이트 전극(108)으로 인하여, 강유전체 및 MIS 커패시터(CFE, CMIS)는 상이한 커패시터 영역을 가질 수 있다. 내부 게이트 전극(108)이 생략된다면, 강유전체 및 MIS 커패시터(CFE, CMIS)는 동일한 평행 판을 공유할 것이고 따라서 동일한 커패시터 영역을 가질 것이다. 또한, 이하에서 볼 수 있듯이, MFMIS 메모리 셀(102)은 제어 게이트 전극(114)의 폭(Wcg)과 내부 게이트 전극(108)의 폭(Wig)을 독립적으로 규정할 수 있는 방법에 의해 형성될 수 있다. 이것은 결국 강유전체 및 MIS 커패시터(CFE, CMIS)의 커패시터 영역을 튜닝할 수 있게 한다.
강유전체 및 MIS 커패시터(CFE, CMIS)는 직렬로 전기적으로 결합되기 때문에, 강유전체 및 MIS 커패시터(CFE, CMIS)에 대한 전계 비(예를 들어, EFE/EMIS)는 유전 상수 비의 역(예를 들어, kMIS/kFE)과 커패시터 면적 비의 역(예를 들어, AMIS/AFE)의 곱과 같다. 다시 말해서, EFE/EMIS=(kMIS*AMIS)/(kFE*AFE)이고, 여기서 E는 전계, k는 유전 상수, A는 커패시터 면적, 아래 첨자는 특정 커패시터(예를 들어, CFE 또는 CMIS)를 나타낸다. 따라서, 전계 비는 유전 상수 비 및/또는 커패시터 면적 비에 의해 튜닝될 수 있다.
유전 상수는 물질 의존 파라미터로서, 물질 제약은 유전 상수 비(예를 들어, kMIS/kFE)에 기초하여 전계 비(예를 들어, EFE/EMIS)를 튜닝하는 능력을 제한할 수 있다. 예를 들어, 강유전체층(116)은 이용 가능한 물질로 인하여 약 20보다 큰 유전 상수 또는 어떤 다른 적절한 값을 가질 수 있는 반면, 게이트 유전체층(106)은 높은 신뢰도 및 높은 TDDB를 위하여 약 3.9 내지 15 사이의 유전 상수 또는 어떤 다른 적절한 값을 가질 수 있다. 그러나, 전술한 바와 같이, 커패시터 영역은 MFMIS 메모리 셀(102)을 형성하는 방법에 의해 튜닝될 수 있다. 따라서, 전계 비(예를 들어, EFE/EMIS)는 MFMIS 메모리 셀(102)을 형성하는 방법 동안 커패시터 면적 비(예를 들어, AMIS/AFE)에 기초하여 튜닝될 수 있다.
전계 비(예를 들어, EFE/EMIS)가 MFMIS 메모리 셀(102)을 형성하는 방법 동안 튜닝될 수 있기 때문에, 강유전체층(116)이 프로그램 및 소거 동작 동안 높은 전계를 가질 수 있는 반면, 게이트 유전체 증(106)은 프로그램 및 소거 동작 동안 낮은 전계를 가질 수 있다. 또한, 강유전체층(116)은 프로그램 및 소거 동작 동안 높은 전압 강하를 가질 수 있는 반면, 게이트 유전체층(106)은 프로그램 및 소거 동작 동안 낮은 전압 강하를 가질 수 있다. 강유전체층(116)은 높은 전계를 가질 수 있기 때문에, 강유전체층(116)의 분극은 프로그램 및 소거 동작 동안 강하게 스위칭할 수 있다. 결과적으로, 강유전체층(116)이 각각 프로그래밍되고 소거된 상태에 있는 동안 판독 전류 사이의 차이는 클 수 있다(예를 들어, 메모리 윈도우는 클 수 있다). 또한, 강유전체층(116)은 높은 전계를 가질 수 있으므로 프로그램 및 소거 전압이 낮을 수 있고, 따라서 전력 소비가 낮을 수 있다. 게이트 유전체층(106)은 낮은 전계를 가질 수 있기 때문에, 게이트 유전체층(106)에 대한 응력은 낮을 수 있다. 이는 결국 게이트 유전체층(106)의 신뢰성 및 게이트 유전체층(106)의 TDDB를 향상시킬 수 있다. 따라서, MFMIS 메모리 셀(102)의 내구성 및 MFMIS 메모리 셀(102)의 유지가 향상될 수 있다.
구체적으로, 도 1b를 참조하면, 내부 게이트 전극(108)은 반도체 채널(104)과 완전히 중첩되어, 내부 게이트 전극(108)의 표면 영역이 MIS 커패시터(CMIS)의 커패시터 영역을 규정한다. 또한, 내부 게이트 전극(108)의 높이(Hig)는 제어 게이트 전극(114)의 높이(Hcg)보다 작고, 제어 게이트 전극(114)의 폭(Wcg)은 내부 게이트 전극(108)의 폭(Wig)보다 작으므로, 강유전체 커패시터(CFE)의 커패시터 영역은 제어 게이트 전극(114)의 폭(Wcg) 및 내부 게이트 전극(108)의 높이(Hig)에 의해 경계가 정해진다. 따라서, MIS 및 강유전체 커패시터(CMIS, CFE)는 동일한 커패시터 영역 높이를 가지고, 강유전체 커패시터(CFE)는 MIS 커패시터(CMIS)보다 작은 커패시터 영역 폭을 갖는다.
강유전체 및 MIS 커패시터는 동일한 커패시터 영역 높이를 갖기 때문에, 전계 비(예를 들어, EFE/EMIS)는 단순화될 수 있고, (kMIS*WMIS)/(kFE*WFE)와 동일할 수 있으며, 여기서 WFE는 제어 게이트 전극(114)의 폭(Wcg)이고, WMIS는 내부 게이트 전극(108)의 폭(Wig)이다. 또한, MIS 및 강유전체 커패시터(CMIS, CFE)는 동일한 커패시터 영역 높이를 갖고, 강유전체 커패시터(CFE)는 MIS 커패시터(CMIS)보다 작은 커패시터 영역 폭을 가지기 때문에, 강유전체 커패시터(CFE)의 커패시터 영역은 MIS 커패시터(CMIS)의 커패시터 영역보다 작다. 따라서, 커패시터 면적 비(예를 들어, AMIS/AFE)는 게이트 유전체층(106)에서보다 강유전체층(116)에서 더 높은 전계를 선호한다. 위에서 언급된 바와 같이, 강유전체층(116)에서 더 높은 전계는 MFMIS 메모리 셀(102)의 내구성 및 MFMIS 메모리 셀(102)의 유지를 향상시킨다.
일반적으로 도 1a 내지 도 1c를 다시 참조하면, 반도체 채널(104)은 하부 소스/드레인 영역(110l)으로부터 상부 소스/드레인 영역(110u)까지 연장된다. 또한, 반도체 채널(104)은 게이트 유전체층(106)의 측벽으로부터 게이트 유전체층(106)의 상단 표면 및 게이트 유전체층(106)의 하단 표면으로 각각 게이트 유전체층(106)의 코너 주위를 둘러싼다. 일부 실시예에서, 반도체 채널(104)은 역 C-형상 프로파일을 갖는다. 그러나, 다른 적합한 프로파일도 가능하다(amenable). 반도체 채널(104)은 예를 들어 도핑되거나 도핑되지 않을 수 있으며, 예를 들어 폴리실리콘 및/또는 일부 다른 적합한 반도체 물질이거나 이를 포함할 수 있다.
하부 및 상부 소스/드레인 영역(1101, 110u)은 도핑되고, 예를 들어 폴리실리콘 및/또는 일부 다른 적절한 반도체 물질이거나 이를 포함할 수 있다. 일부 실시예에서, 하부 및 상부 소스/드레인 영역(1101, 110u)은 제1 도핑 타입을 갖는 도핑된 폴리실리콘이거나 이를 포함하고, 반도체 채널(104)은 제1 도핑 타입과 반대되는 제2 도핑 타입을 갖는 도핑된 폴리실리콘이거나 이를 포함한다. 일부 다른 실시예에서, 하부 및 상부 소스/드레인 영역(1101, 110u)은 도핑된 폴리실리콘이거나 이를 포함하며, 반도체 채널(104)은 도핑되지 않은 폴리실리콘이거나 이를 포함한다.
게이트 유전체층(106)은 내부 게이트 전극(108)의 측벽으로부터 내부 게이트 전극(108)의 상단 표면 및 내부 게이트 전극(108)의 하단 표면으로 각각 내부 게이트 전극(108)의 코너 주위를 둘러싼다. 일부 실시예에서, 게이트 유전체층(106)은 역 C-형상 프로파일을 갖는다. 그러나, 다른 적합한 프로파일도 가능하다. 게이트 유전체층(106)은 예를 들어 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, Si3N4), 실리콘 산화질화물(예를 들어, SiON), 알루미늄 산화물(예를 들어, Al2O3), 하프늄 산화물(예를 들어, HfO2), 란탄 산화물(예를 들어, La2O3), 지르코늄 산화물(예를 들어, ZrO2), 일부 다른 적합한 유전체, 또는 전술한 것의 임의의 조합이거나, 이를 포함할 수 있다.
일부 실시예에서, 게이트 유전체층(106)은 강유전체층(116)의 유전 상수보다 낮은 유전 상수를 가지므로, 유전 상수 비(예를 들어, kMIS/kFE)는 프로그램 및 소거 동작 동안 강유전체층(116)에서보다 게이트 유전체층(106)에서 더 높은 전계를 선호한다. 위에서 언급한 바와 같이, 이것은 MFMIS 메모리 셀(102)의 내구성 및/또는 유지를 저하시킬 수 있다. 따라서, 이러한 실시예 중 일부에서, 강유전체층(116)이 프로그램 및 소거 동작 동안 게이트 유전체층(106)보다 높은 전계를 갖도록 커패시터 면적 비(예를 들어, AMIS/AFE)는 유전 상수 비(예를 들어, kMIS/kFE)를 상쇄(counteract)하도록 튜닝된다. 일부 실시예에서, 게이트 유전체층(106)은 약 3.9보다 큰 유전 상수 또는 어떤 다른 적절한 값을 갖는 고유전율(high K) 유전체 물질이거나 이를 포함한다. 일부 실시예에서, 게이트 유전체층(106)은 약 3.9 내지 15 사이의 유전 상수 또는 어떤 다른 적절한 값을 갖는다. 유전 상수가 약 15보다 크거나 어떤 다른 적절한 값이면, 누설 전류가 높을 수 있고/있거나 게이트 유전체층(106)의 신뢰성이 낮을 수 있다. 예를 들어, 게이트 유전체층(106)의 TDDB는 낮을 수 있다. 유전 상수가 약 3.9 미만 또는 어떤 다른 적절한 값인 경우, 유전 상수 비(예를 들어, kMIS/kFE)는 커패시터 면적 비(예를 들어, AMIS/AFE)를 사용하여 더 높은 전계를 보상하기 어려울 수 있는 정도까지 강유전체층(116)에서보다 게이트 유전체층(106)에서 더 높은 전계를 선호할 수 있다.
내부 게이트 전극(108)은 전기적으로 플로팅되며, 예를 들어 티타늄 질화물, 도핑된 폴리실리콘(예를 들어, N+ 또는 P+), 탄탈룸 질화물, 텅스텐, 일부 다른 적합한 전도성 물질, 또는 전술한 것의 임의의 조합이거나, 이를 포함할 수 있다. 일부 실시예들에서, 내부 게이트 전극(108), 게이트 유전체층(106) 및 반도체 채널(104)은 상부 소스/드레인 영역(110u) 아래에 완전히 및/또는 하부 소스/드레인 영역(110l) 위에 완전히 놓인다.
제어 게이트 전극(114) 및 강유전체층(116)은 플로팅 게이트 전극(108)의 게이트 유전체층(106) 및 반도체 채널(104)과는 반대측에 있다. 또한, 제어 게이트 전극(114) 및 강유전체층(116)은 하부 및 상부 소스/드레인 영역(110l, 110u)의 측면에 있다. 이와 같이, 제어 게이트 전극(114) 및 강유전체층(116)은 상부 소스/드레인 영역(110u)에 의해 커버되지 않는다. 제어 게이트 전극(114)은 예를 들어 티타늄 질화물, 도핑된 폴리실리콘(예를 들어, N+ 또는 P+), 탄탈룸 질화물, 텅스텐, 일부 다른 적합한 전도성 물질, 또는 전술한 것의 임의의 조합이거나, 이를 포함할 수 있다. 강유전체층(116)은, 예를 들어, 1) 약 20 원자 퍼센트 미만의 알루미늄, 2) 약 5 원자 퍼센트 미만의 실리콘; 3) 약 50 원자 퍼센트 미만의 지르코늄; 4) 약 50 원자 퍼센트 미만의 란타늄; 5) 약 50 원자 퍼센트 미만의 스트론튬; 또는 6) 어떤 다른 적절한 요소에 의하여 도핑된 하프늄 산화물(예를 들어, HfO2)이거나 이를 포함할 수 있다. 부가적으로 또는 대안적으로, 강유전체층(116)은 예를 들어 다른 적합한 강유전체 물질이거나 이를 포함할 수 있다.
강유전체층(116), 반도체 채널(104), 게이트 유전체층(106) 및 내부 게이트 전극(108)은 도 1a의 단면도 내에서 측면으로(예를 들어, X 방향으로) 개별 두께를 갖는다. 강유전체층(116)은 예를 들어 약 3 내지 15 나노미터의 개별 두께를 가질 수 있다. 반도체 채널(104)은 예를 들어 약 5 내지 7 나노미터의 개별 두께 또는 어떤 다른 적절한 두께를 가질 수 있다. 게이트 유전체층(106)은 예를 들어 약 1 내지 5 나노미터의 개별 두께 또는 어떤 다른 적절한 두께를 가질 수 있다. 내부 게이트 전극(108)은 예를 들어 약 4 내지 24 나노미터의 개별 두께 또는 어떤 다른 적절한 두께를 가질 수 있다. 반도체 채널(104), 게이트 유전체층(106) 및 내부 게이트 전극(108)은 예를 들어 약 10 내지 30 나노미터의 결합된 두께를 가질 수 있다.
유전체 구조물(118)은 MFMIS 메모리 셀(102)을 둘러싼다. 유전체 구조물(118)은 하부 및 상부 소스/드레인 영역(1101, 110u)을 서로 분리하고, 이후에 볼 수 있듯이 MFMIS 메모리 셀(102)이 메모리 어레이에 통합될 때 MFMIS 메모리 셀(102)을 다른 MFMIS 메모리 셀로부터 분리한다. 하부 및 상부 소스/드레인 영역들(110l, 110u)을 분리하는 유전체 구조물(118)의 일부는 소스/드레인 유전체층으로도 알려질 수 있음에 유의한다. 유전체 구조물(118)은 예를 들어 실리콘 산화물 및/또는 다른 적절한 유전체일 수 있거나 이를 포함할 수 있다.
도 2a 내지 도 2c를 참조하면, 도 1a 내지 도 1c에서와 같이 구성된 복수의 MFMIS 메모리 셀(102)을 포함하는 3D 메모리 어레이(202)의 일부 실시예의 다양한 뷰(200A 내지 200C)가 제공된다. 도 2a는 도 2c의 라인 A'을 따른 단면도(200A)에 대응한다. 도 2b는 도 2c의 라인 B'를 따른 단면도(200B)에 대응한다. 도 2c는 도 2a 및 도 2b의 라인 C를 따른 평면도(200C)에 대응한다. 3D 메모리 어레이(202)는 예를 들어 고속 및 저전력 소비 애플리케이션을 위한 높은 신뢰성(예를 들어, 높은 내구성 및 높은 유지)뿐만 아니라 높은 메모리 밀도를 제공할 수 있다.
MFMIS 메모리 셀(102)은 제1 메모리 어레이(204a) 및 제2 메모리 어레이(204b)로 그룹화된다. 제1 및 제2 메모리 어레이(204a, 204b)는 유전체 기판(206) 위에 수직으로 적층되고, 제2 메모리 어레이(204b)는 제1 메모리 어레이(204a) 위에 놓인다. 제1 및 제2 메모리 어레이(204a, 204b)는 동일한 레이아웃을 가지며 각각 9 개의 행 및 8 개의 열을 갖는다. 대안적인 실시예에서, 제1 및 제2 메모리 어레이(204a, 204b)는 더 많거나 적은 행 및/또는 더 많거나 적은 열을 가질 수 있다. 가독성을 위하여 행과 열에는 레이블이 지정되어 있지 않다. 그러나, 행은 X 방향으로(예를 들어, 도 2a의 단면도(200A)에서 측면으로) 연장되는 반면, 열은 Y 방향으로(예를 들어, 도 2b의 단면도(200B)에서 측면으로) 연장된다는 것을 이해하여야 한다.
복수의 제어 게이트 전극(114) 및 강유전체층(116)은 제1 및 제2 메모리 어레이(204a, 204b)를 통하여 연장되고 MFMIS 메모리 셀(102)을 부분적으로 규정한다. 또한, 제어 게이트 전극(114) 및 강유전체층(116)은 제1 메모리 어레이(204a)의 MFMIS 메모리 셀 및 제2 메모리 어레이(204b)의 MFMIS 메모리 셀에 의해 공유된다. 예를 들어, 제1 메모리 어레이(204a) 내의 각각의 MFMIS 메모리 셀은 제2 메모리 어레이(204b) 내의 위에 놓인 MFMIS 메모리 셀과 제어 게이트 전극 및 강유전체층(116)을 공유할 수 있다. 강유전체층(116)은, 예를 들어, 강유전체층(116)의 분극이, 분극이 발생한 MFMIS 메모리 셀에 국한되기 때문에 다수의 MFMIS 메모리 셀에 의해 공유될 수 있다.
MFMIS 메모리 셀(102)은 대응하는 행을 따라 이웃하는 MFMIS 메모리 셀의 쌍(208)(예를 들어, MFMIS 쌍(208))으로 추가로 그룹화된다. 각각의 MFMIS 쌍(208)의 MFMIS 메모리 셀은 제어 게이트 전극(114) 중 대응하는 것을 공유한다. 대응하는 제어 게이트 전극의 우측에 있는 MFMIS 메모리 셀은 도 1a 내지 도 1c에 도시되고 기술된 바와 같다. 대응하는 제어 게이트 전극의 좌측에 있는 MFMIS 메모리 셀은 도 1a가 Z 축을 따라 수평으로 플립되어야 하고, 도 1c가 Y 축을 따라 수평으로 플립되어야 하는 것을 제외하고는 도 1a 내지 도 1c에 도시되고 기술된 바와 같다. 도 1b는 MFMIS 메모리 셀이 대응하는 제어 게이트 전극의 좌측 또는 우측에 있는지에 관계없이 동일하다.
MFMIS 쌍(208)은 MFMIS 쌍이 각각의 행을 따라 2 개의 열마다(every two columns) 발생하고 각각의 열을 따라 격행으로(every other row) 발생하도록 배열된다. 또한, MFMIS 쌍(208)은 이웃 열 및 이웃 행을 따라 엇갈리게 배치되어, Y 방향으로 MFMIS 쌍(208)의 피치(Py)는 행에 걸쳐 있고 X 방향으로 MFMIS 쌍(208)의 피치(Px)는 2 개의 열에 걸쳐있다. 일부 실시예에서, 제어 게이트 전극(114)은 Y 방향 피치(Py)의 약 절반 미만인 Y 방향의 개별 폭(Wcg)을 갖는다.
복수의 반도체 채널(104), 복수의 게이트 유전체층(106), 복수의 하부 소스/드레인 영역(110l) 및 복수의 상부 소스/드레인 영역(110u)은 부분적으로 MFMIS 메모리 셀(102)을 규정한다. "하부(lower)" 및 "상부(upper)"는 하부 및 상부 소스/드레인 영역(1101, 110u)에 대한 대응하는 MFMIS 메모리 셀(102)에 대하여 상대적이다. 반도체 채널들(104), 게이트 유전체층들(106), 및 하부 및 상부 소스/드레인 영역들(110l, 110u)은 열들을 따라 대응하여 연장되고 대응하는 열들에서 MFMIS 메모리 셀들에 의해 공유된다. MFMIS 메모리 셀에 의해 생성된 전계가 MFMIS 메모리 셀에 국한(localize)되기 때문에 반도체 채널은 예를 들어 다수의 MFMIS 메모리 셀에 의해 공유될 수 있다. 대안적인 실시예에서, 반도체 채널(104) 및/또는 게이트 유전체층(106)은 MFMIS 메모리 셀(102)에 대하여 개별적이고 따라서 MFMIS 메모리 셀에 의해 공유되지 않는다.
복수의 내부 게이트 전극(108)은 MFMIS 메모리 셀(102)을 부분적으로 규정한다. 내부 게이트 전극(108)은 MFMIS 메모리 셀(102)에 대하여 개별적이고 따라서 MFMIS 메모리 셀에 의해 공유되지 않는다. 일부 실시예에서, 내부 게이트 전극(108)은 Y 방향 피치(Py)의 약 절반 미만인 거리(D1)만큼 대응하는 열을 따라 서로 분리된다.
도 1a 내지 도 1c와 관련하여 논의된 바와 같이, 내부 게이트 전극(108)은 프로그램 및 소거 동작 동안 강유전체층(116)이 게이트 유전체층(106)보다 높은 전계를 갖도록 게이트 유전체 및 강유전체층(106, 116)에 걸쳐 전계를 튜닝하는데 사용될 수 있다. 예를 들어, 내부 게이트 전극(108)은 게이트 유전체층(106)에서보다 강유전체층(116)에서 더 높은 전계를 촉진하기 위하여 제어 게이트 전극(114)의 개별 폭(Wcg)보다 큰 개별 폭(Wig)을 가질 수 있다. 게이트 유전체층(106)에서보다 강유전체층(116)에서의 더 높은 전계는 MFMIS 메모리 셀(102)의 내구성 및/또는 유지를 향상시킬 수 있다.
복수의 금속 라인(210)은 비트 라인(BL) 및 소스 라인(SL)을 규정한다. 비트 라인들(BL)은 열을 따라 각각 연장되고, 상부 소스/드레인 영역(110u)의 상단 표면 상에 각각 전기적으로 결합된다. 소스 라인들(SL)은 각각 열들을 따라 연장되고 하부 소스/드레인 영역(110l)의 하단 표면 상에 각각 전기적으로 결합된다. 대안적인 실시예에서, 비트 라인(BL) 및 소스 라인(SL)은 반전된다. 금속 라인들(210)은 하부 및 상부 소스/드레인 영역들(1101, 110u)보다 더 작은 저항들을 가지며, 대응하는 금속층들(212) 및 대응하는 배리어층들(214)에 의해 규정된다. 배리어층들(214)은 금속층들(212)로부터 위에 놓이고/놓이거나 아래에 놓인 구조물로 물질의 확산을 방지하도록 구성된다. 금속층(212)은 예를 들어 텅스텐 및/또는 일부 다른 적절한 금속이거나 이를 포함할 수 있다. 배리어층들(214)은 예를 들어 티타늄 질화물(예를 들어, TiN), 텅스텐 질화물(예를 들어, WN), 일부 다른 적합한 배리어 물질, 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다.
다수의 어레이 유전체층(216)은 각각 비트 라인(BL) 위에 제1 및 제2 메모리 어레이(204a, 204b) 위에 놓인다. 어레이 유전체층들(216)은 유전체 기판(206)과 상이한 물질이고, 예를 들어 실리콘 질화물 및/또는 다른 적절한 유전체일 수 있거나 이를 포함할 수 있다. 유전체 구조물(118)은 MFMIS 메모리 셀(102)을 둘러싸고 MFMIS 메모리 셀(102)을 서로 분리시킨다. 또한, 유전체 구조물(118)은 하부 및 상부 소스/드레인 영역(110l, 110u)을 서로 분리시킨다.
도 2a 내지 도 2c는 2 개의 메모리 어레이 레벨을 갖는 3D 메모리 어레이를 도시하지만, 더 많은 메모리 어레이 레벨이 가능하다. 예를 들어, 제2 메모리 어레이(204b)는 대응하는 금속 라인 및 대응하는 어레이 유전체층과 함께 제2 메모리 어레이(204b) 위에서 반복될 수 있다. 또한, 도 2a 내지 도 2c는 2 개의 메모리 어레이 레벨을 갖는 3D 메모리 어레이를 도시하지만, 단일 메모리 어레이 레벨을 갖는 2 차원(2D) 메모리 어레이도 또한 가능하다. 예를 들어, 제2 메모리 어레이(204b)는 대응하는 금속 라인 및 대응하는 어레이 유전체층과 함께 생략될 수 있다.
도 3a를 참조하면, 금속 라인(210)이 생략된 도 2a의 3D 메모리 어레이의 일부 대안적인 실시예의 단면도(300A)가 제공된다. 이와 같이, 하부 소스/드레인 영역(110l)은 소스 라인(SL)으로서 기능하고 상부 소스/드레인 영역(110u)은 비트 라인(BL)으로서 기능한다. 이는 자재 비용 및/또는 제조 복잡성을 감소시킬 수 있지만, 하부 및 상부 소스/드레인 영역(110l, 110u)이 금속 라인(210)보다 더 높은 저항을 가질 수 있기 때문에 소스 라인(SL) 및 비트 라인(BL)을 따라 증가된 전압 강하의 비용이 발생할 수 있다. 이러한 증가된 전압 강하는 3D 메모리 어레이의 크기를 제한하고/하거나 증가된 전력 소비를 초래할 수 있다.
도 3b를 참조하면, 도 2a의 3D 메모리 어레이의 일부 대안적인 실시예의 단면도(300B)가 제공되는데, 여기서 더미 구조물(302)은 금속 라인(210)을 산화로부터 보호하기 위하여 금속 라인(210)의 측벽 상에 있다. 이러한 산화는, 예를 들어, 강유전체층(116)이 형성되는 강유전체 물질의 퇴적 전 및/또는 퇴적 중에 발생할 수 있다. 산화는 금속 라인(210)의 저항을 증가시켜 이에 의해 금속 라인(210)을 따라 전압 강하를 증가시킬 수 있다. 이는 결국 전력 소비를 증가시키고/시키거나 3D 메모리 어레이의 크기를 제한할 수 있다. 또한, 산화가 충분히 상당하면 디바이스 고장이 발생할 수 있다.
더미 구조물(302)은 대응하는 더미 반도체 채널(304), 대응하는 더미 게이트 유전체층(306) 및 대응하는 더미 내부 게이트 전극(308)을 포함한다. 더미 반도체 채널(304), 더미 게이트 유전체층(306) 및 더미 내부 게이트 전극(308)은 각각 반도체 채널들(104), 게이트 유전체층들(106) 및 내부 게이트 전극들(108)이 기술된 바와 같다. 이것은 예를 들어 동일한 공정 또는 유사한 공정에 의한 형성에 기인할 수 있다.
일부 실시예에서, 더미 구조물(302)은 반도체 채널(104), 게이트 유전체층(106) 및 내부 게이트 전극(108)에 의해 규정된 대응하는 MIS 구조물의 개별 폭(Wmis)과 동일하거나 실질적으로 동일한 개별 폭(Wdmy)을 갖는다. 대안적인 실시예에서, 더미 구조물(302)은 반도체 채널(104), 게이트 유전체층(106) 및 내부 게이트 전극(108)에 의해 규정된 대응하는 MIS 구조물의 개별 폭(Wmis)과 상이한(예를 들어, 크거나 작은) 개별 폭(Wdmy)을 갖는다. 상이한 폭은 예를 들어, 더미 구조물(302) 및 MIS 구조물이 형성되는 리세스를 형성하는 동안 상이한 에칭 공정에 기인할 수 있고/있거나, 예를 들어, 리세스를 형성하는 동안 상이한 에칭 레이트에 기인할 수 있다. 그러나, 다른 적절한 이유가 상이한 폭에 대하여 가능하다.
도 3c를 참조하면, 복수의 금속 라인(210) 대신에 복수의 규화물 라인(310)이 사용되는 도 2a의 3D 메모리 어레이의 일부 대안적인 실시예의 단면도(300C)가 제공된다. 따라서, 소스 라인(SL) 및 비트 라인(BL)은 규화물 라인(310)에 의해 규정된다.
도 3b와 관련하여 논의된 바와 같이, 금속 라인(210)의 산화는 금속 라인(210)의 측벽을 보호하는 더미 구조물(302) 없이 발생할 수 있다. 이러한 산화는 결국 3D 메모리 어레이의 성능에 부정적인 영향을 줄 수 있다. 규화물 라인(310)은 금속 라인(210)에 필적하는 저항을 가질 수 있고 따라서 금속 라인(210)에 필적하게 수행할 수 있다. 또한, 규화물 라인(310)은 금속 라인(210)보다 산소에 대한 반응성이 더 낮을 수 있다. 따라서 금속 라인(210)을 규화물 라인(310)으로 대체함으로써, 산화와 관련된 문제는 더미 구조물(302) 없이 완화될 수 있다. 또한, 더미 구조물(302)은 3D 메모리 어레이의 형성에 복잡성을 추가하므로, 더미 구조물(302)을 생략하는 것이 비용을 줄이고/줄이거나 수율을 증가시킬 수 있다.
도 3d를 참조하면, 하부 및 상부 소스/드레인 영역(110l, 110u)이 생략된 도 3c의 3D 메모리 어레이의 일부 대안적인 실시예의 단면도(300D)가 제공된다. 대신에, 규화물 라인(310)은 MFMIS 메모리 셀(102)에 대한 소스/드레인 영역으로서 사용된다.
도 3e를 참조하면, 게이트 유전체층들(106)이 MFMIS 메모리 셀들(102)에 개별적이고 따라서 대응하는 열을 따라 MFMIS 메모리 셀에 의해 공유되지 않는 도 2a의 3D 메모리 어레이의 일부 대안적인 실시예들의 단면도(300E)가 제공된다. 결과적으로, 게이트 유전체층은 MFMIS 쌍(208) 사이의 갭(312)에서 더 이상 볼 수 없다. 대안적인 실시예에서, 반도체 채널(104)은 또한 MFMIS 메모리 셀(102)에 대하여 개별적이고, 따라서 MFMIS 쌍(208) 사이의 갭(312)에서 보이지 않을 것이다.
도 3a 내지 도 3e는 X 방향으로 도 2a의 3D 메모리 어레이의 일부 대안적인 실시예의 단면도(300A 내지 300E)를 도시하지만, 대안적인 실시예의 평면도는 도 2c에 도시된 바와 같을 수 있음을 이해하여야 한다. 예를 들어, 도 2c는 도 3a 내지 도 3e 중 어느 하나에서의 라인 C를 따라 취해질 수 있다. 유사하게, Y 방향에서의 대안적인 실시예의 단면도는 층의 수직 스택이 도 3a 내지 도 3e와 일치하도록 수정될 것임을 제외하고는 도 2b에 도시된 바와 같을 수 있음을 이해하여야 한다.
도 4a 내지 도 4c를 참조하면, 도 2a 내지 도 2c의 3D 메모리 어레이(202)를 포함하는 집적 회로(IC)의 일부 실시예의 다양한 뷰(400A 내지 400C)가 제공된다. 도 4a는 도 4c의 라인 D를 따른 단면도(400A)에 대응하고, 도 4b는 도 4c의 라인 E를 따른 단면도(400B)에 대응한다. 또한, 도 4c는 도 4a 및 도 4b에서의 라인 F를 따른 평면도(400C)에 대응한다.
3D 메모리 어레이(202)는 인터커넥트 구조물(404) 내의 반도체 기판(402) 위에 놓인다. 반도체 기판(402)은 예를 들어 단결정 실리콘의 벌크 기판 및/또는 일부 다른 적절한 타입의 반도체 기판이거나 이를 포함할 수 있다. 인터커넥트 구조물(404)은 인터커넥트 유전체층(406), 복수의 와이어(408) 및 복수의 비아(410)를 포함한다. 와이어(408) 및 비아(410)는 인터커넥트 유전체층(406) 내에 교대로 적층되어 3D 메모리 어레이(202)의 위 및 아래에 전도성 경로를 규정한다. 인터커넥트 유전체층(406)은 예를 들어 실리콘 산화물 및/또는 일부 다른 적절한 유전체이거나 이를 포함할 수 있다. 와이어(408) 및 비아(410)는 예를 들어 금속 및/또는 일부 다른 적합한 전도성 물질이거나 이를 포함할 수 있다.
복수의 와이어(408)는 3D 메모리 어레이(202) 위에 놓이고 3D 메모리 어레이(202)의 행을 따라 대응하여 연장되는 복수의 상단 워드 라인 와이어(top word line wire, TWL)를 규정한다. 또한, 복수의 비아(410)는 제어 게이트 전극들(114)로부터 각각 상단 워드 라인(TWL)으로 각각 연장되는 상단 전극 비아(top electrode via, TEV)를 규정한다. 따라서, 상단 워드 라인(TWL) 및 상단 전극 비아(TEV)는 대응하는 행에서 제어 게이트 전극에 전기적으로 결합되고 상호 연결된다.
반도체 디바이스(412)는 반도체 기판(402)과 인터커넥트 구조물(404) 사이에서 반도체 기판(402) 상에 있다. 반도체 디바이스(412)는 대응하는 쌍의 소스/드레인 영역(414), 대응하는 게이트 전극(416) 및 대응하는 게이트 유전체층(418)을 포함한다. 게이트 전극(416)은 소스/드레인 영역(414)의 쌍에 대응하고, 대응하는 쌍의 소스/드레인 영역 사이에 측면으로 개재된다(sandwiched). 게이트 유전체층(418)은 각각 게이트 전극(416) 아래에 놓여서, 게이트 전극(416)을 반도체 기판(402)으로부터 분리시킨다. 반도체 디바이스(412)는 예를 들어 금속 산화물 반도체(metal-oxide-semiconductor, MOS) FET 또는 일부 다른 적절한 반도체 디바이스일 수 있다. 또한, 반도체 디바이스들(412)은 예를 들어 3D 메모리 어레이(202)를 위한 판독 및 기록 회로를 구현할 수 있다.
트렌치 격리 구조물(420)은 반도체 기판(402) 내로 연장되어 반도체 디바이스(412)와 반도체 기판(402) 상의 다른 반도체 디바이스(미도시) 사이에 전기적 격리를 제공한다. 트렌치 격리 구조물(420)은 예를 들어 실리콘 산화물 및/또는 일부 다른 적절한 유전체이거나, 이를 포함할 수 있다. 또한, 트렌치 격리 구조물(420)은 예를 들어, 얕은 트렌치 격리(shallow trench isolation, STI) 구조물 및/또는 일부 다른 적절한 타입의 트렌치 격리 구조물이거나 이를 포함할 수 있다.
도 4a 내지 도 4c의 3D 메모리 어레이(202)가 도 2a 내지 도 2c에 따라 구성되지만, 3D 메모리 어레이(202)는 도 3a 내지 도 3e 중 임의의 것에 따라 또는 일부 다른 적합한 3D 메모리 어레이에 따라 대안적으로 구성될 수 있다.
도 5를 참조하면, 도 4a 내지 도 4c의 3D 메모리 어레이(202)에서의 이웃 행의 쌍의 일부 실시예의 사시도(500)가 제공된다. 행은 행 m에서 시작하는 특정 행 번호를 나타내는 아래 첨자를 갖는 대응하는 상단 워드 라인(TWL)을 가지며, 여기서 m은 정수 값이다. 열은 열 n에서 시작하는 특정 열 번호를 나타내는 아래 첨자를 갖는 대응하는 비트 라인(BL)과 대응하는 소스 라인(SL)을 가지며, 여기서 n은 정수 값이다.
상단 워드 라인(TWL)은 행을 따라 대응하여 연장되고, 대응하는 행의 제어 게이트 전극(114)을 통하여 대응하는 행의 MFMIS 메모리 셀(102)에 전기적으로 결합된다. 비트 라인들(BL) 및 소스 라인들(SL)은 열들을 따라 대응하여 연장되고, 대응하는 열들에서 하부 및 상부 소스/드레인 영역들(1101, 110u)을 통하여 대응하는 열들에서 MFMIS 메모리 셀들(102)에 전기적으로 결합된다(예를 들어, 도 4a 내지 도 4c 참조). 집합적으로, 상단 워드 라인(TWL), 비트 라인(BL) 및 소스 라인(SL)은 MFMIS 메모리 셀(102)에 대한 판독 및 기록 동작을 용이하게 한다.
도 6a 및 도 6b를 참조하면, 워드 라인이 3D 메모리 어레이(202)의 하단 및 3D 메모리 어레이(202)의 상단에서 각각 제어 게이트 전극(114)에 전기적으로 결합되는 도 4a 내지 도 4c의 IC의 일부 대안적인 실시예의 단면도(600A, 600B)가 제공된다. 도 6a의 단면도(600A)는 도 4a의 단면도(400A)에 대응하고, 도 6b의 단면도(600B)는 도 4b의 단면도(400B)에 대응한다.
짝수 행의 제어 게이트 전극은 3D 메모리 어레이(202)의 하단에서 하단 워드 라인(BWL)에 전기적으로 결합되고, 홀수 행의 제어 게이트 전극은 3D 메모리 어레이(202)의 상단에서 상단 워드 라인(TWL)에 전기적으로 결합되거나, 그 반대도 가능하다. 또한, 제어 게이트 전극(114)은 상단 워드 라인 또는 하단 워드 라인에 전기적으로 결합되는지에 따라 상이한 단면 프로파일을 갖는다. 하단 워드 라인들(BWL)에 전기적으로 결합된 제어 게이트 전극들은 하단 워드 라인들(BWL)에서 각각 돌출하고 하단 전극 비아들(BEV)을 규정하는 돌출부(protrusion)를 갖는다. 상단 워드 라인들(TWL)에 전기적으로 결합된 제어 게이트 전극들은 위쪽을 향하고 아래쪽을 향한 돌출부들이 없고, 상단 전극 비아들(TEV)에 의하여 상단 워드 라인들(TWL)에 전기적으로 결합된다.
3D 메모리 어레이(202)의 하단과 3D 메모리 어레이(202)의 상단 사이에서 워드 라인을 분할(split)함으로써, Y 방향으로 워드 라인의 피치(예를 들어, 페이지 내외로; 예를 들어, 도 4c 참조)는 감소될 수 있다. 워드 라인의 간격에 관한 설계 제약은 그렇지 않으면 피치를 제한할 수 있다. 워드 라인의 피치를 감소시킴으로써, 3D 메모리 어레이(202)의 스케일링 다운이 향상될 수 있다.
도 7a 및 도 7b를 참조하면, 하단 전극 비아들(BEV)이 제어 게이트 전극들(114)에 독립적인 도 6a 및 도 6b의 IC의 일부 대안적인 실시예의 단면도(700A, 700B)가 제공된다. 제어 게이트 전극들(114)은 상단 또는 하단 워드 라인들에 전기적으로 결합되는지에 관계없이 동일하거나 실질적으로 동일한 프로파일을 갖는다. 또한, 제어 게이트 전극(114)은 3D 메모리 어레이(202)와 하단 전극 비아(BEV) 사이에서 캡 유전체층(702)을 통하여 연장된다. 하단 워드 라인들(BWL)에 전기적으로 결합된 제어 게이트 전극들은 캡 유전체층(702)을 통하여 하단 전극 비아들(BEV)로 각각 연장된다. 상단 워드 라인들(TWL)에 전기적으로 결합된 제어 게이트 전극들은 캡 유전체층(702)을 통하여 인터커넥트 유전체층(406)으로 연장된다. 캡 유전체층(702)은 예를 들어 실리콘 질화물 및/또는 일부 다른 적절한 유전체일 수 있거나 이를 포함할 수 있다.
복수의 스페이서(704)는 제어 게이트 전극(114)을 강유전체층(116)으로부터 분리하고, 유전체 구조물(118)은 캡 유전체층(702)을 통하여 인터커넥트 유전체층(406)으로 돌출된다. 스페이서(704)는 예를 들어, 실리콘 질화물 및/또는 일부 다른 적절한 유전체이거나, 이를 포함할 수 있다.
이후에 보여지는 바와 같이, 스페이서(704)는 자기 정렬 공정에 의해 형성될 수 있고 제어 게이트 전극(114)이 형성되는 개구를 형성하기 위하여 마스크로서 어레이 유전체층(216) 중 상단의 것과 함께 사용될 수 있다. 이것은 3D 메모리 어레이(202)를 형성하는 동안 사용되는 포토 마스크의 수를 감소시킬 수 있다. 포토리소그래피가 비싸기 때문에, 감소는 실질적인 비용 절감으로 이어질 수 있다. 또한, 후술하는 바와 같이, 스페이서(704)는 제어 게이트 전극(114)이 형성된 개구를 형성하면서 강유전체층(116)을 보호한다. 이는 결국 강유전체층(116)에 대한 손상 가능성을 감소시키고 따라서 MFMIS 메모리 셀(102)의 성능을 향상시킬 수 있다. 또한, 제어 게이트 전극(114)과 독립적으로 하단 전극 비아(BEV)를 형성함으로써, 제어 게이트 전극(114)이 형성되는 개구의 종횡비(높이 대 폭의 비)가 감소될 수 있다. 이는 결국 개구를 형성하는데 사용되는 에칭의 복잡성을 감소시키고 공정 윈도우(예를 들어, 탄성)를 확대시킬 수 있다.
도 6a 및 도 6b, 도 7a 및 도 7b에서 IC의 실시예가 평면도를 동반하지 않았지만, 도 4c의 평면도(400C)가 약간의 수정으로 이러한 평면도를 나타낸다는 것을 이해하여야 한다. 짝수 행 또는 홀수 행에서의 상단 전극 비아(TEV) 및 상단 워드 라인(TWL)은 대신 하단 전극 비아(BEV) 및 하단 워드 라인(BWL)에 대응하고 따라서 가상으로 도시되어야 하지만, 둘 다 그런 것은 아니다. 또한, 전극 비아의 크기 및/또는 전극 비아의 형상은 상이할 수 있다. 따라서, 도 6a 및 도 7a의 단면도(600A, 700A)는, 예를 들어, (상기 수정된 바와 같이) 도 4c에서의 라인 D를 따라 취해질 수 있고, 도 6b 및 도 7b의 단면도(600B, 700B)는 (상기 수정된 바와 같이) 도 4c에서의 라인 E를 따라 취해질 수 있다.
도 8a 및 도 8b에서부터 도 15a 및 도 15b, 도 16a 내지 도 16c, 및 도 17a 및 도 17b까지를 참조하면, MFMIS 메모리 셀의 3D 메모리 어레이를 포함하는 IC를 형성하는 방법의 일부 실시예의 일련의 뷰가 제공된다. 접미사 b로 레이블이 붙은 도면은 접미사 a가 있는 유사한 번호의 도면에서 라인 A"을 따라 자른 단면도를 나타낸다. 존재하는 경우, 접미사 c로 레이블이 지정된 도면은 접미사 a가 있는 유사한 번호의 도면에서 라인 B"을 따라 자른 단면도를 나타낸다. 접미사 a가 있는 도면은 접미사가 b인 유사한 번호의 도면 및 존재한다면 접미사 c가 있는 유사한 번호의 도면에서 (존재하는 어느 것이든) 라인 G, G' 또는 G"를 따른 평면도를 나타낸다. 방법은 도 4a 내지 도 4c에서 IC의 실시예를 사용하여 예시되지만, 다른 적합한 실시예를 형성할 수 있다.
도 8a 및 도 8b의 평면도 및 단면도(800A, 800B)에 의해 예시된 바와 같이, 반도체 디바이스(412) 및 트렌치 격리 구조물(420)이 반도체 기판(402) 상에 형성된다. 반도체 디바이스(412)는 소스/드레인 영역(414)의 쌍, 게이트 전극(416) 및 게이트 유전체층(418)을 포함한다. 게이트 전극(416) 및 게이트 유전체층(418)은 소스/드레인 영역(414) 사이에 적층된다. 트렌치 격리 구조물(420)은 반도체 디바이스(412)를 둘러싸서, 다른 반도체 디바이스(도시되지 않음)로부터 반도체 디바이스(412)를 전기적으로 격리시킨다.
도 8a 및 도 8b의 평면도 및 단면도(800A, 800B)에 의해 예시된 바와 같이, 인터커넥트 구조물(404)은 반도체 디바이스(412) 및 반도체 기판(402) 위에 부분적으로 형성된다. 인터커넥트 구조물(404)은 하부 인터커넥트 유전체층(406a), 다수의 하부 와이어(408a) 및 다수의 하부 비아(410a)를 포함한다. 하부 와이어들(408a) 및 하부 비아들(410a)은 하부 인터커넥트 유전체층(406a) 내에 교대로 적층되고 반도체 기판(402) 상의 반도체 디바이스(412) 및 다른 반도체 디바이스들(도시되지 않음)로부터 이어지는 전도성 경로들을 규정한다.
도 9a 및 도 9b의 평면도 및 단면도(900A, 900B)에 의해 예시된 바와 같이, 제1 메모리 막(902a) 및 제2 메모리 막(902b)은 인터커넥트 구조물(404) 위에 퇴적된다(예를 들어, 도 8a 및 도 8b 참조). 예시의 편의를 위하여, 하부 인터커넥트 유전체층(406a)에 대응하는 인터커넥트 구조물(404)의 상단 부분만이 도시되어 있다. 인터커넥트 구조물(404)의 나머지는 도 8a 및 도 8b에 도시된 바와 같다. 제1 및 제2 메모리 막(902a, 902b)은 수직으로 적층된 대응하는 배리어층(214), 대응하는 금속층(212), 대응하는 소스/드레인층(904), 대응하는 소스/드레인 유전체층(118a) 및 대응하는 어레이 유전체층(216)을 포함한다.
금속층(212)은 각각 2 개의 배리어층(214) 사이에 개재되며, 배리어층(214)은 대응하는 금속층으로부터 물질의 외부 확산을 방지하도록 구성된다. 소스/드레인 유전체층(118a)은 각각 2 개의 소스/드레인층(904) 사이에 개재되고, 2 개의 소스/드레인층은 각각 2 개의 금속층(212) 사이에 개재된다. 어레이 유전체층(216)은 하부 인터커넥트 유전체층(406a)의 상단 표면에서 하부 인터커넥트 유전체층(406a)의 물질과는 상이한 물질이다. 또한, 어레이 유전체층(216)은 각각 제1 및 제2 메모리 막(902a, 902b)의 상단에 있다.
일부 실시예에서, 소스/드레인층(904)은 도핑된 폴리실리콘 및/또는 일부 다른 적절한 반도체 물질이거나 이를 포함한다. 일부 실시예에서, 소스/드레인 유전체층(118a)은 실리콘 산화물 및/또는 일부 다른 적절한 유전체이거나 이를 포함한다. 일부 실시예에서, 금속층(212)은 텅스텐 및/또는 일부 다른 적합한 금속이거나 이를 포함한다. 일부 실시예들에서, 배리어층들(214)은 티타늄 질화물, 텅스텐 질화물, 금속층들(212)에 대한 몇몇 다른 적절한 배리어 물질, 또는 이들의 임의의 조합이거나 이를 포함한다. 일부 실시예에서, 어레이 유전체층(216)은 실리콘 질화물 및/또는 일부 다른 적절한 유전체이거나 이를 포함한다.
2 개의 메모리 막이 인터커넥트 구조물(404) 위에 적층되어 퇴적되지만, 대안적인 실시예에서 더 많거나 더 적은 메모리 막이 퇴적될 수 있다. 예를 들어, 제2 메모리 막(902b)이 생략될 수 있어서, 단일 메모리 막만이 퇴적될 수 있다. 다른 예로서, 제2 메모리 막(902b)이 반복적으로 퇴적될 수 있어서, 3 개 이상의 메모리 막이 퇴적될 수 있다. 대안적인 실시예에서, 도 3a에 따른 3D 메모리 어레이를 형성하기 위하여, 배리어층(214) 및 금속층(212)은 생략될 수 있다. 대안적인 실시예에서, 도 3c에 따른 3D 메모리 어레이를 형성하기 위하여, 규화물층이 배리어층(214) 및 금속층(212) 대신에 퇴적될 수 있다. 대안적인 실시예에서, 도 3d에 따른 3D 메모리 어레이를 형성하기 위하여, 규화물층은 배리어층(214), 금속층(212) 및 소스/드레인층(904) 대신에 퇴적될 수 있다.
도 10a 및 도 10b의 평면도 및 단면도(1000A, 1000B)에 의해 예시된 바와 같이, 제1 및 제2 메모리 막(902a, 902b)은 복수의 트렌치(1002)를 형성하도록 패터닝된다. 트렌치(1002)는 도 10a의 단면도(1000A)에 가로지르는 방향으로(예를 들어, Y 방향으로) 병렬로 측면으로 연장된다. 일부 실시예에서, 방향은 형성되는 3D 메모리 어레이의 열이 연장되고/되거나 트렌치(1002)가 서로 동일하거나 실질적으로 동일한 치수를 갖는 방향이다. 또한, 패터닝은 소스/드레인층(904)을 하부 소스/드레인 영역(110l) 및 상부 소스/드레인 영역(110u)으로 분할하고 금속 및 배리어층(212, 214)을 금속 라인(210)으로 분할한다. 하부 소스/드레인 영역(110l)은 대응하는 소스/드레인 유전체층의 하부 측면들에 있고, 상부 소스/드레인 영역들(110u)은 대응하는 소스/드레인 유전체층들의 상부 측면들에 있다. 패터닝은 예를 들어 포토리소그래피/에칭 공정 및/또는 일부 다른 적절한 패터닝 공정에 의해 수행될 수 있다. 포토리소그래피/에칭 공정은 예를 들어 건식 에칭 및/또는 일부 다른 적절한 타입의 에칭을 사용할 수 있다.
도 11a 및 도 11b의 평면도 및 단면도(1100A, 1100B)에 의해 예시된 바와 같이, 소스/드레인 유전체층(118a)은 트렌치(1002)를 통하여 측면으로 리세싱된다. 리세싱은 하부 및 상부 소스/드레인 영역(110l, 110u)의 이웃 측벽에 대하여 소스/드레인 유전체층(118a)의 측벽을 리세싱하여, 측면 깊이(D2)를 갖는 리세스(1102)를 형성한다. 리세스(1102)는 도 11a에서 가상으로 도시되어 있음을 유의한다. 일부 실시예에서, 측면 깊이(D2)는 약 10 내지 30 나노미터, 약 10 내지 20 나노미터, 약 20 내지 30 나노미터 또는 어떤 다른 적절한 깊이이다. 측면 리세싱은 예를 들어 습식 에칭 및/또는 일부 다른 적절한 타입의 에칭에 의해 수행될 수 있다.
대안적인 실시예에서, 도 3b에 따른 3D 메모리 어레이를 형성하기 위하여, 금속 라인(210)은 트렌치(1002)를 통하여 측면으로 추가로 리세싱된다. 이 추가 리세싱은 하부 및 상부 소스/드레인 영역(110l, 110u)의 이웃 측벽에 대하여 금속 라인(210)의 측벽을 리세싱하여, 추가적인 리세스를 형성한다. 그 후, 추가적인 리세스는 리세스(1102)에 대하여 후술되는 것과 동일한 방식으로 채워진다.
도 12a 및 도 12b의 평면도 및 단면도(1200A, 1200B)에 의해 예시된 바와 같이, 반도체층(1202), 게이트 유전체층(106) 및 내부 전극층(1204)(집합적으로 리세스층)이 트렌치(1002)(예를 들어, 도 11a 및 도 11b 참조) 및 리세스(1102)(예를 들어, 도 11a 및 도 11b 참조)를 채우며 형성된다. 반도체층(1202) 및 게이트 유전체층(106)은 트렌치(1002) 및 리세스(1102)를 라이닝하고 부분적으로 채우면서 형성된다. 또한, 반도체층(1202)은 게이트 유전체층(106)을 제1 및 제2 메모리 막(902a, 902b)으로부터 분리한다. 내부 전극층(1204)은 게이트 유전체층(106) 위에 트렌치(1002) 및 리세스(1102)의 나머지를 채우도록 형성된다.
일부 실시예에서, 반도체층(1202)의 두께(Ts)는 약 5 내지 7 나노미터 및/또는 어떤 다른 적절한 값이다. 또한, 일부 실시예에서, 반도체층(1202)은 도핑되거나 도핑되지 않고/않거나 폴리실리콘 및/또는 일부 다른 적절한 반도체 물질이거나 이를 포함한다. 일부 실시예에서, 게이트 유전체층(106)의 두께(Tgd)는 약 1 내지 5 나노미터 및/또는 어떤 다른 적절한 값이다. 또한, 일부 실시예에서, 게이트 유전체층(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 지르코늄 산화물, 일부 다른 적합한 유전체, 또는 전술한 것의 임의의 조합이거나 이를 포함한다. 일부 실시예에서, 내부 전극층(1204)은 티타늄 질화물, 도핑된 폴리실리콘, 탄탈룸 질화물, 텅스텐, 일부 다른 적합한 전도성 물질, 또는 전술한 것의 임의의 조합이거나 이를 포함한다.
리세스층들을 형성하기 위한 공정은, 예를 들어, 1) 반도체층(1202)을 퇴적하는 단계; 2) 게이트 유전체층(106)을 퇴적하는 단계; 3) 내부 전극층(1204)을 퇴적하는 단계; 및 4) 제2 메모리 막(902b)의 어레이 유전체층(216)에 도달할 때까지 리세스층들에 평탄화를 수행하는 단계를 포함한다. 대안적으로, 다른 적합한 공정이 리세스층을 형성할 수 있다. 평탄화는 예를 들어 화학적 기계적 광택(chemical mechanical polish, CMP) 또는 어떤 다른 적절한 평탄화에 의해 수행될 수 있다.
도 13a 및 도 13b의 평면도 및 단면도(1300A, 1300B)에 의해 예시된 바와 같이, 트렌치(1002)가 클리어링(clearing)된다. 그러나, 리세스(1102)(예를 들어, 도 11a 및 도 11b 참조)는 클리어링되지 않거나 최소로 클리어링된다. 그렇게 함으로써, 복수의 반도체 채널(104)이 반도체층(1202)으로부터 리세스(1102)에 국한되어 형성된다(예를 들어, 도 12a 및 도 12b 참조). 또한, 내부 전극층(1204) 및 게이트 유전체층(106)은 각각 리세스(1102)에 국한된 복수의 내부 전극 세그먼트 및 복수의 게이트 유전체 세그먼트로 분할된다. 클리어링은 예를 들어 건식 에칭 및/또는 일부 다른 적절한 타입의 에칭에 의해 수행될 수 있다. 대안적으로, 트렌치(1002)를 클리어링하기 위한 다른 적절한 공정이 예를 들어 수행될 수 있다. 일부 실시예들에서, 제2 메모리 막(902b)의 어레이 유전체층(216)이 에칭 동안 마스크로서 사용된다.
도 14a 및 도 14b의 평면도 및 단면도(1400A, 1400B)에 의해 예시된 바와 같이, 강유전체층(116) 및 제어 전극층(1402)(집합적으로 트렌치층)이 트렌치(1002)를 채우면서 형성된다. 강유전체층(116)은 트렌치(1002)를 라이닝하고 부분적으로 채우면서 형성되고, 제어 전극층(1402)은 강유전체층(116) 위에 트렌치(1002)의 나머지를 채우면서 형성된다. 일부 실시예에서, 제어 전극층(1402)은 티타늄 질화물, 도핑된 폴리실리콘, 탄탈룸 질화물, 텅스텐, 일부 다른 적합한 전도성 물질, 또는 전술한 것의 임의의 조합이거나 이를 포함한다. 일부 실시예에서, 강유전체층(116)은 도핑된 하프늄 산화물(예를 들어, 알루미늄, 실리콘, 지르코늄, 란타늄, 스트론튬 등으로 도핑됨) 및/또는 일부 다른 적합한 강유전체 물질이거나 이를 포함한다.
트렌치층들을 형성하기 위한 공정은, 예를 들어, 1) 강유전체층(116)을 퇴적하는 단계; 2) 강유전체층(116) 위에 제어 전극층(1402)을 퇴적하는 단계; 및 3) 강유전체층(116)에 도달할 때까지 제어 전극층(1402)으로 평탄화를 수행하는 단계를 포함할 수 있다. 대안적으로, 다른 적합한 공정이 트렌치층을 형성할 수 있다. 평탄화는 예를 들어 CMP 또는 일부 다른 적절한 평탄화에 의해 수행될 수 있다.
도 15a 및 도 15b의 평면도 및 단면도(1500A, 1500B)에 의해 예시된 바와 같이, 제어 전극층(1402)을 통하여 연장되고 제어 전극층(1402)을 복수의 제어 게이트 전극(114)으로 분할하는 제1 인터-게이트 유전체층(118b)이 형성된다. 제1 인터-게이트 유전체층(118b)은 예를 들어 실리콘 산화물 및/또는 어떤 다른 적합한 유전체이거나 이를 포함할 수 있다. 제어 게이트 전극(114)은 제어 게이트 전극이 각각의 행을 따라 격열로(every other column) 발생하고 제어 게이트 전극이 각각의 열을 따라 격행으로(every other row) 발생하도록, 복수의 행 및 복수의 열로 배열된다. 또한, 제어 게이트 전극(114)은 이웃 열 및 이웃 행을 따라 엇갈리게 배치되어, Y 방향으로 제어 게이트 전극(114)의 피치(Py)는 행에 걸쳐 있고 X 방향으로 제어 게이트 전극(114)의 피치(Px)는 열에 걸쳐 있다. 일부 실시예에서, 제어 게이트 전극(114)은 Y 방향 피치(Py)의 약 절반 미만인 Y 방향의 개별 폭(Wcg)을 갖는다.
제1 인터-게이트 유전체층(118b)을 형성하는 공정은, 예를 들어, 1) 제어 전극층(1402)을 제어 게이트 전극(114)으로 분할하는 개구를 형성하기 위하여, 제어 전극층(1402)을 패터닝하는 단계; 2) 개구를 채우는 유전체층을 퇴적하는 단계; 및 3) 강유전체층(116)이 노출될 때까지 유전체층 내로 평탄화를 수행하는 단계를 포함한다. 대안적인 실시예에서, 제1 인터-게이트 유전체층(118b)은 일부 다른 적절한 공정에 의해 형성된다. 패터닝은 예를 들어 포토리소그래피/에칭 공정 및/또는 어떤 다른 적절한 패터닝 공정에 의해 수행될 수 있다. 포토리소그래피/에칭 공정은, 예를 들어 강유전체층(116)을 에칭 정지부로서 사용할 수 있고/있거나 건식 에칭 및/또는 어떤 다른 적절한 타입의 에칭을 사용할 수 있다.
도 16a 내지 도 16c의 평면도 및 단면도(1600A 내지 1600C)에 의해 예시된 바와 같이, 내부 전극층(1204), 강유전체층(116) 및 제1 인터-게이트 유전체층(118b)을 통하여 연장되는 제2 인터-게이트 유전체층(118c)이 형성된다. 제2 인터-게이트 유전체층(118c)은 내부 전극층(1204)을 복수의 내부 게이트 전극(108)으로 분할하는 복수의 유전체 세그먼트(1602)를 갖는다. 유전체 세그먼트(1602)는 각각의 행을 따라 그리고 각각의 열을 따라 제어 게이트 전극(114)과 교대하도록 배열된다. 일부 실시예에서, 유전체 세그먼트(1602)는 Y 방향 피치(Py)의 약 절반 미만의 개별 폭(Wd)을 가지고/가지거나, 열에서 이웃하는 내부 게이트 전극을 Y 방향 피치(Py)의 약 절반 미만의 거리(D1)만큼 분리한다. 제2 인터-게이트 유전체층(118c) 및 따라서 유전체 세그먼트들(1602)은 예를 들어 실리콘 산화물 및/또는 일부 다른 적절한 유전체이거나 이를 포함할 수 있다.
제2 인터-게이트 유전체층(118c)을 형성하는 공정은, 예를 들어, 1) 내부 전극층(1204)을 내부 게이트 전극(108)으로 분할하는 개구를 형성하기 위하여, 내부 전극층(1204), 강유전체층(116) 및 제1 인터-게이트 유전체층(118b)을 패터닝하는 단계; 2) 개구를 채우는 유전체층을 퇴적하는 단계; 및 3) 강유전체층(116)이 노출될 때까지 유전체층 내로 평탄화를 수행하는 단계를 포함한다. 대안적인 실시예에서, 제2 인터-게이트 유전체층(118c)은 일부 다른 적절한 공정에 의해 형성된다. 패터닝은 예를 들어 포토리소그래피/에칭 공정 및/또는 일부 다른 적절한 패터닝 공정에 의해 수행될 수 있다. 포토리소그래피/에칭 공정은, 예를 들어 하부 인터커넥트 유전체층(406a)을 에칭 정지부로서 사용하고/하거나, 예를 들어 건식 에칭 및/또는 일부 다른 적절한 타입의 에칭을 사용할 수 있다.
제2 인터-게이트 유전체층(118c)을 형성하고 내부 전극층(1204)을 복수의 내부 게이트 전극(108)으로 분할하면, 제1 메모리 어레이(204a) 및 제2 메모리 어레이(204b)가 완성된다. 제1 및 제2 메모리 어레이(204a, 204b)는 하부 인터커넥트 유전체층(406a) 위에 수직으로 적층되고, 복수의 MFMIS 메모리 셀(102)로 구성된다. 각각의 MFMIS 메모리 셀(102)은 개별적인 내부 게이트 전극(108)을 가지며 강유전체층(116)의 국한된(localized) 부분을 가진다. 강유전체층(116)의 국한된 부분은 데이터의 비트를 나타내는 극성을 갖는다.
MFMIS 메모리 셀(102) 중 임의의 하나에 대한 프로그램 및 소거 동작 동안, MFMIS 메모리 셀은 직렬로 전기적으로 결합되어 있는 MIS 평행 판 커패시터(간단히, MIS 커패시터) 및 강유전체 평행 판 커패시터(간단히, 강유전 커패시터)로서 모델링될 수 있다. MFMIS 메모리 셀의 내부 게이트 전극(108) 및 MFMIS 메모리 셀의 반도체 채널(104)은 MIS 커패시터의 평행 판을 규정하고, 게이트 유전체층(106)은 MIS 커패시터의 절연체를 규정한다. MFMIS 메모리 셀의 내부 및 제어 게이트 전극(108, 114)은 강유전체 커패시터의 평행 판을 규정하고, 강유전체층(116)은 강유전체 커패시터의 절연체를 규정한다. MIS 커패시터 및 강유전체 커패시터 모두에서, 평행 판은 도 16c의 단면도(1600C)와 평행하다.
평행 판 커패시터의 커패시터 영역은, 양측 표면이, 양측 표면에 평행한 2 차원(2D) 평면 상에 투영될 때 평행 판의 양측 표면 각각 사이의 중첩에 대응한다. 내부 게이트 전극(108)으로 인하여, MFMIS 메모리 셀(102)의 강유전체 커패시터는 MFMIS 메모리 셀(102)의 MIS 커패시터와 상이한 커패시터 영역을 가질 수 있다. 내부 게이트 전극(108)이 생략되면, 강유전체 커패시터 및 MIS 커패시터는 동일한 평행 판을 공유할 것이므로 따라서 동일한 커패시터 영역을 공유할 것이다. 또한, 전술한 바와 같이, 도 15a 및 도 15b, 및 도 16a 및 도 16c의 동작(acts)은 제어 게이트 전극(114)의 개별 폭(Wcg) 및 내부 게이트 전극(108)의 개별 폭(Wig)이 독립적으로 규정될 수 있게 한다. 예를 들어, 도 15a 및 도 15b의 동작은 제어 게이트 전극(114)의 개별 폭(Wcg)을 규정하기 위하여 이용될 수 있는 반면, 도 16a 내지 도 16c의 동작은 내부 게이트 전극(108)의 개별 폭(Wig)을 규정하기 위하여 사용될 수 있다. 따라서, 강유전체 및 MIS 커패시터의 커패시터 영역은 내부 및 제어 게이트 전극(108)의 개별 폭(Wig, Wcg)을 통하여 독립적으로 튜닝될 수 있다.
MFMIS 메모리 셀(102) 중 임의의 하나에 대한 강유전체 및 MIS 커패시터는 프로그램 및 소거 동작 동안 직렬로 전기적으로 결합되기 때문에, 강유전체 및 MIS 커패시터에 대한 전계 비는 유전 상수 비의 역과 커패시터 면적 비의 역의 곱과 같다. 따라서, 전계 비는 유전 상수 비 및/또는 커패시터 면적 비에 의해 튜닝될 수 있다. 유전 상수는 물질 의존 파라미터로서, 물질 제약은 유전 상수에 기초하여 전계 비의 튜닝을 제한할 수 있다. 그러나, 내부 및 제어 게이트 전극(108, 114)의 개별 폭(Wig, Wcg) 및 따라서 커패시터 영역은 MFMIS 메모리 셀(102)을 형성하는 방법에 의해 튜닝될 수 있다. 따라서, 전계 비는 MFMIS 메모리 셀(102)을 형성하는 방법 동안 커패시터 영역에 기초하여 조정될 수 있다.
전계 비가 튜닝될 수 있기 때문에, 강유전체층(116)은 프로그램 및 소거 동작 동안 높은 전계를 가질 수 있는 반면, 게이트 유전체층(106)은 프로그램 및 소거 동작 동안 낮은 전계를 가질 수 있다. 강유전체층(116)은 높은 전계를 가질 수 있기 때문에, 강유전체층(116)의 분극은 프로그램 및 소거 동작 동안 강하게 스위칭할 수 있다. 결과적으로, 강유전체층(116)이 각각 프로그래밍되고 소거된 상태에 있는 동안 판독 전류 사이의 차이는 클 수 있다(예를 들어, 메모리 윈도우는 클 수 있다). 또한, 강유전체층(116)은 높은 전계를 가질 수 있으므로 프로그램 및 소거 전압이 낮을 수 있고, 따라서 전력 소비가 낮을 수 있다. 게이트 유전체층(106)은 낮은 전계를 가질 수 있기 때문에, 게이트 유전체층(106)에 대한 응력은 낮을 수 있다. 이는 결국 게이트 유전체층(106)의 신뢰성 및 게이트 유전체층(106)의 TDDB를 향상시킬 수 있다. 따라서, MFMIS 메모리 셀(102)의 내구성 및 MFMIS 메모리 셀(102)의 유지가 향상될 수 있다.
도 17a 및 도 17b의 평면도 및 단면도(1700A, 1700B)에 의해 예시된 바와 같이, 인터커넥트 구조물(404)이 완성된다. 제1 및 제2 메모리 어레이(204a, 204b) 위에 상부 인터커넥트 유전체층(406b)이 형성되고, 상부 인터커넥트 유전체층(406b) 내에 복수의 상부 와이어(408b) 및 복수의 상부 비아(410b)가 적층되어 형성된다. 상부 와이어들(408b) 중 적어도 일부는 상단 워드 라인들(TWL)을 규정하고, 상부 비아들(410b) 중 적어도 일부는 상단 전극 비아들(TEV)을 규정한다. 상단 워드 라인(TWL)은 제어 게이트 전극(114)의 행을 따라 대응하여 연장되고, 상단 전극 비아(TEV)는 각각 상단 워드 라인(TWL)으로부터 제어 게이트 전극(114)까지 각각 연장된다.
도 8a 및 도 8b에서부터 도 15a 및 도 15b, 도 16a 내지 도 16c, 및 도 17a 및 도 17b까지는 방법의 다양한 실시예를 참조하여 설명되며, 도 8a 및 도 8b에서부터 도 15a 및 도 15b, 도 16a 내지 도 16c, 및 도 17a 및 도 17b까지에 도시된 구조물이 방법에 제한되지 않고 방법과 별개로 독립적일 수 있다는 것이 이해될 것이다. 도 8a 및 도 8b에서부터 도 15a 및 도 15b, 도 16a 내지 도 16c, 및 도 17a 및 도 17b까지는 일련의 동작으로 설명되지만, 동작의 순서는 다른 실시예에서 변경될 수 있음을 이해할 것이다. 도 8a 및 도 8b에서부터 도 15a 및 도 15b, 도 16a 내지 도 16c, 및 도 17a 및 도 17b까지는 특정 행위 세트로서 도시하고 설명하지만, 도시되고/되거나 기술된 일부 행위는 다른 실시예에서 생략될 수 있다. 또한, 도시되고/되거나 기술되지 않은 동작들이 다른 실시예들에 포함될 수 있다.
도 18을 참조하면, 도 8a 및 도 8b에서부터 도 15a 및 도 15b, 도 16a 내지 도 16c, 및 도 17a 및 도 17b까지의 방법의 일부 실시예의 블록도(1800)가 제공된다.
1802에서, 반도체 디바이스 및 반도체 기판 위에 인터커넥트 구조물이 부분적으로 형성된다. 예를 들어, 도 8a 및 도 8b를 참조하라.
1804에서, 인터커넥트 구조물 위에 메모리 막이 퇴적되며, 여기서 메모리 막은 소스/드레인층의 쌍, 및 소스/드레인층 사이의 소스/드레인 유전체층을 포함한다. 예를 들어, 도 9a 및 도 9b를 참조하라.
1806에서, 제1 방향에서 평행하게 측면으로 연장되는 복수의 트렌치를 형성하도록 메모리 막이 패터닝된다. 예를 들어, 도 10a 및 도 10b를 참조하라.
1808에서, 리세스를 형성하기 위하여, 제1 방향을 가로지르는 제2 방향에서 트렌치 내의 소스/드레인 유전체층의 측벽이 측방향으로 리세싱된다. 예를 들어, 도 11a 및 도 11b를 참조하라.
1810에서, 트렌치 및 리세스를 라이닝하고 부분적으로 채우면서 반도체층 및 게이트 유전체층이 퇴적된다. 예를 들어, 도 12a 및 도 12b를 참조하라.
1812에서, 트렌치 및 리세스의 나머지를 채우면서 내부 전극층이 퇴적된다. 예를 들어, 도 12a 및 도 12b를 참조하라.
1814에서, 트렌치를 클리어링하기 위하여 반도체층, 게이트 유전체층, 및 내부 전극층이 패터닝되먀, 반도체층, 게이트 유전체층, 및 내부 전극층은 리세스 내에 유지된다. 예를 들어, 도 13a 및 도 13b를 참조하라.
1816에서, 트렌치를 라이닝하고 부분적으로 채우면서 강유전체층이 퇴적된다. 예를 들어, 도 14a 및 도 14b를 참조하라.
1818에서, 트렌치의 나머지를 채우면서 제어 전극층이 퇴적된다. 예를 들어, 도 14a 및 도 14b를 참조하라.
1820에서, 제어 전극층을 복수의 행 및 복수의 열로 된 복수의 제어 게이트 전극으로 분할하기 위하여 제어 전극층이 패터닝된다. 예를 들어, 도 15a 및 도 15b를 참조하라.
1822에서, 내부 전극층을 리세스에 국한된 복수의 내부 게이트 전극으로 분할하기 위하여 내부 전극층이 패터닝된다. 예를 들어, 도 16a 내지 도 16c를 참조하라.
1824에서, 메모리 막 및 제어 게이트 전극 위에서 인터커넥트 구조물이 완성된다. 예를 들어, 도 17a 및 도 17b를 참조하라.
도 18의 블록도(1800)가 본 명세서에서 일련의 동작 또는 이벤트로서 도시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 이해될 것이다. 예를 들어, 일부 동작은 상이한 순서로 및/또는 본 명세서에 도시되고/되거나 기술된 것 이외의 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위하여 도시된 모든 동작이 요구되는 것은 아니며, 본 명세서에 도시된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계(phase)에서 수행될 수 있다.
도 19a 및 도 19b에서부터 도 24a 및 도 24b, 도 25a 내지 도 25c, 및 도 26a 및 도 26b까지를 참조하면, 워드 라인이 각각 3D 메모리 어레이의 하단 및 상단에 있는 MFMIS 메모리 셀의 3D 메모리 어레이를 포함하는 IC를 형성하는 방법의 일부 실시예의 일련의 도면이 제공된다. 접미사 b로 레이블이 붙은 도면은 접미사 a가 있는 유사한 번호의 도면에서 라인 A''' 을 따라 자른 단면도를 나타낸다. 존재하는 경우, 접미사 c로 레이블이 지정된 도면은 접미사 a가 있는 유사한 번호의 도면에서 라인 B'''을 따라 자른 단면도를 나타낸다. 접미사 a가 있는 도면은 접미사가 b인 유사한 번호의 도면 및 존재하는 경우 접미사 c가 있는 유사한 번호의 도면에서 (존재하는 어느 것이든) 라인 H, H' 또는 H"를 따라 평면도를 나타낸다. 방법은 도 7a 및 도 7b에서 IC의 실시예를 사용하여 예시하지만, 다른 적합한 실시예를 형성할 수 있다.
도 19a 및 도 19b의 평면도 및 단면도(1900A, 1900B)에 의해 예시된 바와 같이, 반도체 디바이스(412) 및 트렌치 격리 구조물(420)은 도 8a 및 도 8b에 도시되고 기술된 바와 같이 반도체 기판(402) 상에 형성된다.
도 19a 및 도 19b의 평면도 및 단면도(1900A, 1900B)에 의해 예시된 바와 같이, 인터커넥트 구조물(404)은 반도체 디바이스(412) 및 반도체 기판(402) 위에 부분적으로 형성된다. 인터커넥트 구조물(404)은 하부 인터커넥트 유전체층(406a), 캡 유전체층(702), 다수의 하부 와이어(408a) 및 다수의 하부 비아(410a)를 포함한다. 하부 와이어들(408a) 및 하부 비아들(410a)은 하부 인터커넥트 유전체층(406a) 내에 교대로 적층되고 반도체 기판(402) 상의 반도체 디바이스(412) 및 다른 반도체 디바이스들(도시되지 않음)로부터 이어지는 전도성 경로들을 규정한다. 또한, 하부 와이어들(408a)은 인터커넥트 구조물(404)의 상단에서 하단 워드 라인들(BWL)을 규정하고, 하부 비아들(410a)은 하단 워드 라인들(BWL) 위에 각각 놓인 하단 전극 비아들(BEV)을 규정한다. 캡 유전체층(702)은 하부 인터커넥트 유전체층(406a) 및 하단 전극 비아(BEV)를 커버한다.
도 20a 및 도 20b의 평면도 및 단면도(2000A, 2000B)에 의해 예시된 바와 같이 도 9a 및 도 9b에서부터 도 13a 및 도 13b까지에서의 동작이 수행된다. 도시의 편의를 위하여, 인터커넥트 구조물(404)의 상부 부분만이 도시되어 있음에 유의한다. 인터커넥트 구조물(404)의 나머지는 도 19a 및 도 19b에 도시된 바와 같다.
도 9a 및 도 9b에서부터 도 13a 및 도 13b까지에서의 동작에 따르면, 제1 메모리 막(902a) 및 제2 메모리 막(902b)은 도 9a 및 도 9b에 도시되고 기술된 바와 같이 인터커넥트 구조물(404) 위에 퇴적된다. 제1 및 제2 메모리 막(902a, 902b)은 도 10a 및 도 10b에 도시되고 기술된 바와 같이 복수의 트렌치(1002)를 형성하기 위하여 패터닝된다. 소스/드레인 유전체층(118a)은 도 11a 및 도 11b에 도시되고 설명된 바와 같이 리세스(1102)를 형성하기 위하여 트렌치(1002)를 통하여 측면으로 리세싱된다. 도 12a 및 도 12b에 도시되고 설명된 바와 같이 반도체층(1202), 게이트 유전체층(106) 및 내부 전극층(1204)이 트렌치(1002)(예를 들어, 도 11a 및 도 11b 참조) 및 리세스(1102)(예를 들어, 도 11a 및 도 11b 참조)를 채우면서 형성된다. 도 13a 및 도 13b에 설명된 바와 같이, 트렌치(1002)가 클리어링된다.
도 21a 및 도 21b의 평면도 및 단면도(2100A, 2100B)에 의해 예시된 바와 같이, 강유전체층(116)은 트렌치(1002)를 라이닝하고 부분적으로 채우면서 퇴적된다. 또한, 스페이서층(2102)은 강유전체층(116) 위에 트렌치(1002)를 라이닝하고 부분적으로 채우면서 퇴적된다. 스페이서층(2102)은 예를 들어 실리콘 질화물 및/또는 어떤 다른 적절한 유전체이거나 이를 포함할 수 있다.
도 22a 및 도 22b의 평면도 및 단면도(2200A, 2200B)에 의해 예시된 바와 같이, 스페이서층(2102), 강유전체층(116) 및 캡 유전체층(702) 내로 에칭 공정이 수행되어 트렌치(1002)를 하단 전극 비아(BEV)까지 연장한다. 초기에, 스페이서층(2102)이 에칭 백되고 트렌치(1002)의 측벽 상의 스페이서층(2102)으로부터 스페이서(704)가 형성된다. 그 후, 제2 메모리 막(902b)의 스페이서(704) 및 어레이 유전체층(216)은 캡 유전체층(702) 및 강유전체층(116)을 통하여 에칭하면서 마스크로서 기능한다. 에칭 공정의 이들 두 단계는 예를 들어 동일한 에칭 또는 상이한 에칭에 의해 수행될 수 있다.
대안적인 실시예에서, 도 21a 및 도 21b에서 스페이서층(2102)을 형성하고 후속하여 도 22a 및 도 22b에서 에칭 공정을 수행하는 대신에, 포토리소그래피/에칭 공정이 각각 하단 전극 비아(BEV)로 연장되는 트렌치(1002)의 하단에 개구를 형성하도록 수행될 수 있다. 이어서, 방법은 이후에 설명된 바와 같이 진행될 수 있다. 이들 대안적인 실시예는 예를 들어 도 6a 및 도 6b의 실시예에 따라 IC를 형성하기 위하여 이용될 수 있다.
도 23a 및 도 23b의 상부 및 단면도(2300A, 2300B)에 의해 예시된 바와 같이, 제어 전극층(1402)은 도 14a 및 도 14b에 도시되고 기술된 바와 같이 트렌치(1102)를 채우면서 형성된다.
도 24a 및 도 24b의 평면도 및 단면도(2400A, 2400B)에 의해 예시된 바와 같이, 제1 인터-게이트 유전체층(118b)은 제어 전극층(1402)을 통하여 연장되고 도 15a 및 도 15b에 도시되고 기술된 바와 같이 제어 전극층(1402)을 복수의 제어 게이트 전극(114)으로 분할하며 형성된다.
도 25a 내지 도 25c의 평면도 및 단면도(2500A 내지 2500C)에 의해 예시된 바와 같이, 제2 인터-게이트 유전체층(118c)은 도 16a 및 도 16b에 도시되고 기술된 바와 같이 내부 전극층(1204), 강유전체층(116), 스페이서(704) 및 제1 인터-게이트 유전체층(118b)을 통하여 연장되며 형성된다. 제2 인터-게이트 유전체층(118c)은 내부 전극층(1204)을 복수의 내부 게이트 전극(108)으로 분할한다.
제2 인터-게이트 유전체층(118c)을 형성하고 내부 전극층(1204)을 복수의 내부 게이트 전극(108)으로 분할하면, 제1 메모리 어레이(204a) 및 제2 메모리 어레이(204b)가 완성된다. 제1 및 제2 메모리 어레이(204a, 204b)는 하부 인터커넥트 유전체층(406a) 위에 수직으로 적층되고, 복수의 MFMIS 메모리 셀(102)로 구성된다. 각각의 MFMIS 메모리 셀(102)은 개별적인 내부 게이트 전극(108)을 가지며 강유전체층(116)의 국한된 부분을 추가로 갖는다. 강유전체층(116)의 국한된 부분은 데이터의 비트를 나타내는 극성을 갖는다.
도 26a 및 도 26b의 평면도 및 단면도(2600A, 2600B)에 의해 예시된 바와 같이, 인터커넥트 구조물(404)은 도 17a 및 도 17b에 도시되고 기술된 바와 같이 완성된다. 도 17a 및 도 17b와 대조적으로, 상단 워드 라인(TWL) 및 상단 전극 비아(TEV)는 짝수 행 또는 홀수 행에 형성되지만 둘 다 그런 것은 아니다.
도 19a 및 도 19b에서부터 도 24a 및 도 24b, 도 25a 내지 도 25c, 및 도 26a 및 도 26b까지는 방법의 다양한 실시예를 참조하여 설명되지만, 도 19a 및 도 19b에서부터 도 24a 및 도 24b, 도 25a 내지 도 25c, 및 도 26a 및 도 26b까지에 도시된 구조물은 방법에 제한되지 않고 방법과 별개로 독립적일 수 있다는 것을 이해할 것이다. 도 19a 및 도 19b에서부터 도 24a 및 도 24b, 도 25a 내지 도 25c, 및 도 26a 및 도 26b까지는 일련의 동작으로 설명되지만, 동작의 순서는 다른 실시예에서 변경될 수 있음을 이해할 것이다. 도 19a 및 도 19b에서부터 도 24a 및 도 24b, 도 25a 내지 도 25c, 및 도 26a 및 도 26b는 특정 동작의 세트로서 도시하고 설명하지만, 도시되고/되거나 기술된 일부 동작은 다른 실시예에서 생략될 수 있다. 또한, 도시되고/되거나 기술되지 않은 동작들이 다른 실시예들에 포함될 수 있다.
도 27을 참조하면, 도 19a 및 도 19b에서부터 도 24a 및 도 24b, 도 25a 내지 도 25c, 및 도 26a 및 도 26b까지의 방법의 일부 실시예의 블록도(2700)가 제공된다.
2702에서, 반도체 디바이스 및 반도체 기판 위에 인터커넥트 구조물이 부분적으로 형성되며, 인터커넥트 구조물은 하단 전극 와이어 및 각각 하단 전극 와이어 위에 놓이는 하단 전극 비아를 인터커넥트 구조물의 상단에 포함한다. 예를 들어, 도 19a 및 도 19b를 참조하라.
2704에서, 인터커넥트 구조물 위에 메모리 막이 퇴적되며, 여기서 메모리 막은 소스/드레인층의 쌍, 및 소스/드레인층 사이의 소스/드레인 유전체층을 포함한다. 예를 들어, 도 20a 및 도 20b를 참조하라.
2706에서, 제1 방향에서 평행하게 측면으로 연장되는 복수의 트렌치를 형성하기 위하여 메모리 막이 패터닝된다. 예를 들어, 도 20a 및 도 20b를 참조하라.
2708에서, 리세스를 형성하기 위하여, 제1 방향을 가로지르는 제2 방향에서 트렌치 내의 소스/드레인 유전층의 측벽이 측방향으로 리세싱된다. 예를 들어, 도 20a 및 도 20b를 참조하라.
2710에서, 트렌치 및 리세스를 채우며 반도체층, 게이트 유전체층, 및 내부 전극층이 퇴적된다. 예를 들어, 도 20a 및 도 20b를 참조하라.
2712에서, 트렌치를 클리어링하기 위하여 반도체층, 게이트 유전체층, 및 내부 전극층이 패터닝되며, 반도체층, 게이트 유전체층, 및 내부 전극은 리세스 내에 유지된다. 예를 들어, 도 20a 및 도 20b를 참조하라.
2714에서, 트렌치를 라이닝하고 부분적으로 채우면서 강유전체층 및 스페이서층이 퇴적된다. 예를 들어, 도 21a 및 도 21b를 참조하라.
2716에서, 스페이서층을 에칭 백하고 트렌치를 하단 전극 비아로 연장시키기 위하여 에칭이 수행된다. 예를 들어, 도 22a 및 도 22b를 참조하라.
2718에서, 트렌치를 채우면서 제어 전극층이 퇴적된다. 예를 들어, 도 23a 및 도 23b를 참조하라.
2720에서, 제어 전극층을 복수의 행 및 복수의 열로 된 복수의 제어 게이트 전극으로 분할하기 위하여 제어 전극층이 패터닝된다. 예를 들어, 도 24a 및 도 24b를 참조하라.
2722에서, 내부 전극층을 리세스에 국한된 복수의 내부 게이트 전극으로 분할하도록 내부 전극층이 패터닝된다. 예를 들어, 도 25a 내지 도 25c를 참조하라.
2724에서, 메모리 막 및 제어 게이트 전극 위에 인터커넥트 구조물이 완성된다. 예를 들어, 도 26a 및 도 26b를 참조하라.
도 27의 블록도(2700)가 본 명세서에서 일련의 동작 또는 이벤트로서 도시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 이해될 것이다. 예를 들어, 일부 동작은 상이한 순서로 및/또는 본 명세서에 도시되고/되거나 설명된 것 이외의 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위하여 도시된 모든 동작이 요구되는 것은 아니며, 본 명세서에 도시된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
일부 실시예에서, 본 개시는 메모리 디바이스를 제공하고, 메모리 디바이스는 제1 소스/드레인 영역 및 제1 소스/드레인 영역 위에 놓인 제2 소스/드레인 영역; 제1 소스/드레인 영역 위에 놓이고 제2 소스/드레인 영역 아래에 놓이는 내부 게이트 전극 및 반도체 채널 - 반도체 채널은 제1 소스/드레인 영역으로부터 제2 소스/드레인 영역으로 연장됨 - ; 내부 게이트 전극과 반도체 채널 사이에 있고 내부 게이트 전극 및 반도체 채널과 경계를 접하는 게이트 유전체층; 내부 게이트 전극의 반도체 채널과는 반대측에 있고 제2 소스/드레인 영역에 의해 커버되지 않은 제어 게이트 전극; 및 제어 게이트 전극과 내부 게이트 전극 사이에 있고 제어 게이트 전극 및 내부 게이트 전극과 경계를 접하는 강유전체층을 포함한다. 일부 실시예에서, 제어 게이트 전극은 내부 게이트 전극과 마주보고 있는 제1 측벽을 갖고, 내부 게이트 전극은 제어 게이트 전극과 맞주보고 있는 제2 측벽을 가지며, 제1 및 제2 측벽은 상이한 폭을 갖는다. 일부 실시예에서, 제1 측벽은 제2 측벽의 폭보다 작은 폭을 갖는다. 일부 실시예에서, 제어 게이트 전극의 높이는 제2 소스/드레인 영역의 상단 표면과 제1 소스/드레인 영역의 하단 표면 사이의 수직 간격(separation)보다 크다. 일부 실시예에서, 게이트 유전체층은 내부 게이트 전극의 측벽으로부터 내부 게이트 전극의 상단 표면까지 내부 게이트 전극의 코너 주위를 둘러싼다. 일부 실시예에서, 반도체 채널은 내부 게이트 전극의 측면 주위를 둘러싸는 C-형상 프로파일을 갖는다. 일부 실시예에서, 메모리 디바이스는 제어 게이트 전극의 강유전체층과는 반대측에 있는 제2 내부 게이트 전극; 및 제2 내부 게이트 전극과 제어 게이트 전극 사이에 있고 제2 내부 게이트 전극 및 제어 게이트 전극과 경계를 접하는 제2 강유전체층을 더 포함한다.
일부 실시예에서, 본 개시는 또 다른 메모리 디바이스를 제공하고, 또 다른 메모리 디바이스는 제1 소스/드레인 영역 및 제1 소스/드레인 영역 위에 놓인 제2 소스/드레인 영역; 수직으로 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에 있는 제1 게이트 전극 및 반도체층 - 제1 게이트 전극은 전기적으로 플로팅됨 - ; 측방향으로 제1 게이트 전극과 반도체층 사이에 있고 제1 게이트 전극 및 반도체층과 경계를 접하는 게이트 유전체층 - 제1 게이트 전극, 반도체 및 게이트 유전체층, 및 제1 및 제2 소스/드레인 영역은 공통 측벽을 규정함 - ; 공통 측벽을 라이닝하는 강유전체층; 및 강유전체층의 공통 측벽과는 반대측에서 강유전체층과 경계를 접하는 제2 게이트 전극을 포함한다. 일부 실시예에서, 제1 및 제2 게이트 전극 및 반도체층은 제1 방향으로 측면으로 이격되고, 제1 및 제2 게이트 전극은 제1 방향과 직교하는 제2 방향으로 상이한 폭을 갖는다. 일부 실시예에서, 제1 및 제2 게이트 전극은 각각, 마주보고 있는 제1 측벽 및 제2 측벽을 가지며, 제2 측벽은 제1 측벽의 표면적보다 작은, 제1 소스/드레인 영역으로부터 제2 소스/드레인까지의 표면적을 갖는다. 일부 실시예에서, 공통 측벽은 제1 및 제2 소스/드레인 영역의 개별 측벽 및 제1 게이트 전극의 개별 측벽에 의해 부분적으로 규정되며, 강유전체층은 제1 및 제2 소스/드레인 영역의 개별 측벽 및 제1 게이트 전극의 개별 측벽 상에 있다. 일부 실시예에서, 제2 소스/드레인 영역은 제1 게이트 전극 및 반도체층을 완전히 커버한다. 일부 실시예에서, 메모리 디바이스는: 제1 및 제2 소스/드레인 영역, 제1 및 제2 게이트 전극 및 반도체층에 의해 규정된 제1 메모리 셀; 및 제1 메모리 셀 위에 놓이고 제2 게이트 전극을 제1 메모리 셀과 공유하는 제2 메모리 셀을 더 포함한다.
일부 실시예에서, 본 개시는 메모리 디바이스를 형성하는 방법을 제공하고, 방법은: 소스/드레인층의 쌍, 및 소스/드레인층 사이의 소스/드레인 유전체층을 포함하는 메모리 막을 기판 위에 퇴적하는 단계; 메모리 막을 통한 트렌치를 형성하기 위하여 메모리 막 내로 제1 에칭을 수행하는 단계; 리세스를 형성하기 위하여, 트렌치를 통하여 소스/드레인층의 측벽에 대하여 소스/드레인 유전체층의 측벽을 리세싱하는 단계; 리세스 및 트렌치를 라이닝하는 반도체층을 퇴적하는 단계; 리세스 및 트렌치를 채우는 제1 전극층을 반도체층 위에 퇴적하는 단계; 트렌치로부터 반도체층 및 제1 전극층을 클리어링하기 위하여 반도체층 및 제1 전극층 내로 제2 에칭을 수행하는 단계; 트렌치를 라이닝하고 리세스에서 제1 전극층 및 반도체층을 추가로 라이닝하는 강유전체층을 퇴적하는 단계; 및 트렌치를 채우는 제2 전극층을 강유전체층 위에 퇴적하는 단계를 포함한다. 일부 실시예에서 방법은 제1 전극층과 경계를 접하는 제어 게이트 전극을 형성하기 위하여 제2 전극층 내로 제3 에칭을 수행하는 단계; 및 리세스에 국한된 플로팅 게이트 전극을 형성하기 위하여 제1 전극층 내로 제4 에칭을 수행하는 단계를 더 포함한다. 일부 실시예에서, 제3 에칭은 리세스와 마주보고 있는 측벽을 갖는 제어 게이트 전극을 제1 폭으로 형성하고, 제4 에칭은 제어 게이트 전극과 마주보고 있는 측벽을 갖는 플로팅 게이트 전극을 제1 폭보다 큰 제2 폭으로 형성한다. 일부 실시예에서 방법은 반도체층의 퇴적과 제1 전극층의 퇴적 사이에 리세스와 트렌치를 라이닝하는 고유전율(high K) 게이트 유전체층을 퇴적하는 단계를 더 포함한다. 일부 실시예에서, 반도체층은 소스/드레인 유전체층의 측벽 및 소스/드레인층의 측벽 상에 퇴적되고, 그 뒤에 제2 에칭에 의해 소스/드레인층의 측벽으로부터 클리어링되고, 강유전체층은 소스/드레인 유전체층의 측벽 및 소스/드레인층의 측벽 상에 퇴적된다. 일부 실시예에서, 메모리 막은, 소스/드레인층의 쌍 위에 놓인 제2 소스/드레인층의 쌍을 포함하고, 제2 소스/드레인층 사이에 제2 소스/드레인 유전체층을 더 포함하고, 리세싱은 제2 리세스를 형성하기 위하여 트렌치를 통하여 제2 소스/드레인층의 측벽에 대하여 제2 소스/드레인 유전체층의 측벽을 리세싱한다. 일부 실시예에서, 리세싱은 제2 리세스를 형성하기 위하여 트렌치를 통하여 소스/드레인층의 제2 측벽에 대하여 소스/드레인 유전체층의 제2 측벽을 리세싱하고, 제2 리세스는 트렌치의 리세스와는 반대측에 있다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명한다. 당업자는 여기서 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해하여야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식하여야 한다.
<부기>
1. 메모리 디바이스에 있어서,
제1 소스/드레인 영역, 및 상기 제1 소스/드레인 영역 위에 놓이는 제2 소스/드레인 영역;
상기 제1 소스/드레인 영역 위에 놓이고 상기 제2 소스/드레인 영역 아래에 놓이는 내부 게이트 전극 및 반도체 채널 - 상기 반도체 채널은 상기 제1 소스/드레인 영역으로부터 상기 제2 소스/드레인 영역까지 연장됨 - ;
상기 내부 게이트 전극과 상기 반도체 채널 사이에 있고 상기 내부 게이트 전극 및 상기 반도체 채널과 경계를 접하는 게이트 유전체층;
상기 내부 게이트 전극의 상기 반도체 채널과는 반대측에 있고 상기 제2 소스/드레인 영역에 의해 커버되지 않은 제어 게이트 전극; 및
상기 제어 게이트 전극과 상기 내부 게이트 전극 사이에 있고 상기 제어 게이트 전극 및 상기 내부 게이트 전극과 경계를 접하는 강유전체층
을 포함하는, 메모리 디바이스.
2. 제1항에 있어서, 상기 제어 게이트 전극은, 상기 내부 게이트 전극과 마주보고 있는 제1 측벽을 갖고, 상기 내부 게이트 전극은, 상기 제어 게이트 전극과 마주보고 있는 제2 측벽을 가지며, 상기 제1 측벽과 상기 제2 측벽은 상이한 폭을 갖는, 메모리 디바이스.
3. 제2항에 있어서, 상기 제1 측벽은, 상기 제2 측벽의 폭보다 더 작은 폭을 갖는, 메모리 디바이스.
4. 제1항에 있어서, 상기 제어 게이트 전극의 높이는 상기 제2 소스/드레인 영역의 상단 표면과 상기 제1 소스/드레인 영역의 하단 표면 사이의 수직 간격(separation)보다 더 큰, 메모리 디바이스.
5. 제1항에 있어서, 상기 게이트 유전체층은 상기 내부 게이트 전극의 측벽으로부터 상기 내부 게이트 전극의 상단 표면까지 상기 내부 게이트 전극의 코너 주위를 둘러싸는, 메모리 디바이스.
6. 제1항에 있어서, 상기 반도체 채널은, 상기 내부 게이트 전극의 측면 주위를 둘러싸는 C-형상 프로파일을 갖는, 메모리 디바이스.
7. 제1항에 있어서,
상기 제어 게이트 전극의 상기 강유전체층과는 반대측에 있는 제2 내부 게이트 전극; 및
상기 제2 내부 게이트 전극과 상기 제어 게이트 전극 사이에 있고 상기 제2 내부 게이트 전극 및 상기 제어 게이트 전극과 경계를 접하는 제2 강유전체층
을 더 포함하는, 메모리 디바이스.
8. 메모리 디바이스에 있어서,
제1 소스/드레인 영역, 및 상기 제1 소스/드레인 영역 위에 놓이는 제2 소스/드레인 영역;
수직으로 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 있는 제1 게이트 전극 및 반도체층 - 상기 제1 게이트 전극은 전기적으로 플로팅됨 - ;
측방향으로 상기 제1 게이트 전극과 상기 반도체층 사이에 있고 상기 제1 게이트 전극 및 상기 반도체층과 경계를 접하는 게이트 유전체층 - 상기 제1 게이트 전극, 상기 반도체층, 상기 게이트 유전체층, 상기 제1 소스/드레인 영역, 및 상기 제2 소스/드레인 영역은 공통 측벽을 규정함 - ;
상기 공통 측벽을 라이닝하는 강유전체층; 및
상기 강유전체층의 상기 공통 측벽과는 반대측에서 상기 강유전체층과 경계를 접하는 제2 게이트 전극
을 포함하는, 메모리 디바이스.
9. 제8항에 있어서, 상기 제1 게이트 전극, 상기 제2 게이트 전극, 및 상기 반도체층은 제1 방향에서 측방향으로 이격되고, 상기 제1 게이트 전극과 상기 제2 게이트 전극은, 상기 제1 방향에 직교하는 제2 방향에서 상이한 폭을 갖는, 메모리 디바이스.
10. 제8항에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은, 마주보고 있는 제1 측벽 및 제2 측벽을 각각 가지며, 상기 제2 측벽은 상기 제1 소스/드레인 영역으로부터 상기 제2 소스/드레인 영역까지의 표면적(surface area)을 갖고, 상기 제2 측벽의 표면적은 상기 제1 측벽의 표면적보다 더 작은, 메모리 디바이스.
11. 제8항에 있어서, 상기 공통 측벽은 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역의 개별 측벽 및 상기 제1 게이트 전극의 개별 측벽에 의해 부분적으로 규정되며, 상기 강유전체층은 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역의 개별 측벽 및 상기 제1 게이트 전극의 개별 측벽 상에 있는, 메모리 디바이스.
12. 제8항에 있어서, 상기 제2 소스/드레인 영역은 상기 제1 게이트 전극 및 상기 반도체층을 완전히 커버하는, 메모리 디바이스.
13. 제8항에 있어서,
상기 제1 소스/드레인 영역, 상기 제2 소스/드레인 영역, 상기 제1 게이트 전극, 상기 제2 게이트 전극, 및 상기 반도체층에 의해 규정되는 제1 메모리 셀; 및
상기 제1 메모리 셀 위에 놓이고, 상기 제2 게이트 전극을 상기 제1 메모리 셀과 공유하는 제2 메모리 셀
을 더 포함하는, 메모리 디바이스.
14. 메모리 디바이스를 형성하기 위한 방법에 있어서,
기판 위에 메모리 막을 퇴적하는 단계 - 상기 메모리 막은 소스/드레인층의 쌍, 및 상기 소스/드레인층 사이의 소스/드레인 유전체층을 포함함 - ;
상기 메모리 막을 통해 트렌치를 형성하기 위하여 상기 메모리 막 내부로의 제1 에칭을 수행하는 단계;
리세스를 형성하기 위하여, 상기 트렌치를 통해 상기 소스/드레인층의 측벽에 대하여 상기 소스/드레인 유전체층의 측벽을 리세싱하는 단계;
상기 리세스 및 상기 트렌치를 라이닝하는 반도체층을 퇴적하는 단계;
상기 리세스 및 상기 트렌치를 채우는 제1 전극층을 상기 반도체층 위에 퇴적하는 단계;
상기 트렌치로부터 상기 반도체층 및 상기 제1 전극층을 클리어링(clearing)하기 위하여 상기 반도체층 및 상기 제1 전극층 내부로의 제2 에칭을 수행하는 단계;
상기 트렌치를 라이닝하고, 상기 리세스에 있는 상기 제1 전극층 및 상기 반도체층을 또한 라이닝하는 강유전체층을 퇴적하는 단계; 및
상기 트렌치를 채우는 제2 전극층을 상기 강유전체층 위에 퇴적하는 단계
를 포함하는, 메모리 디바이스를 형성하기 위한 방법.
15. 제14항에 있어서,
상기 제1 전극층과 경계를 접하는 제어 게이트 전극을 형성하기 위하여 상기 제2 전극층 내부로의 제3 에칭을 수행하는 단계; 및
상기 리세스에 국한된 플로팅 게이트 전극을 형성하기 위하여 상기 제1 전극층 내부로의 제4 에칭을 수행하는 단계
를 더 포함하는, 메모리 디바이스를 형성하기 위한 방법.
16. 제15항에 있어서, 상기 제3 에칭은, 상기 리세스와 마주보는 측벽을 갖는 상기 제어 게이트 전극을 제1 폭으로 형성하고, 상기 제4 에칭은, 상기 제어 게이트 전극과 마주보는 측벽을 갖는 상기 플로팅 게이트 전극을 상기 제1 폭보다 더 큰 제2 폭으로 형성하는, 메모리 디바이스를 형성하기 위한 방법.
17. 제14항에 있어서,
상기 반도체층을 퇴적하는 단계와 상기 제1 전극층을 퇴적하는 단계 사이에서 상기 리세스 및 상기 트렌치를 라이닝하는 고유전율(high K) 게이트 유전체층을 퇴적하는 단계
를 더 포함하는, 메모리 디바이스를 형성하기 위한 방법.
18. 제14항에 있어서, 상기 반도체층은 상기 소스/드레인 유전체층의 측벽 및 상기 소스/드레인층의 측벽 상에 퇴적되고, 후속적으로 상기 제2 에칭에 의해 상기 소스/드레인층의 측벽으로부터 클리어링되고, 상기 강유전체층은 상기 소스/드레인 유전체층의 측벽 및 상기 소스/드레인층의 측벽 상에 퇴적되는, 메모리 디바이스를 형성하기 위한 방법.
19. 제14항에 있어서, 상기 메모리 막은, 상기 소스/드레인층의 쌍 위에 놓이는 제2 소스/드레인층의 쌍을 포함하고, 상기 제2 소스/드레인층 사이에 제2 소스/드레인 유전체층을 더 포함하며, 상기 리세싱하는 단계는, 제2 리세스를 형성하기 위하여, 상기 트렌치를 통해 상기 제2 소스/드레인층의 측벽에 대하여 상기 제2 소스/드레인 유전체층의 측벽을 리세싱하는, 메모리 디바이스를 형성하기 위한 방법.
20. 제14항에 있어서, 상기 리세싱하는 단계는, 제2 리세스를 형성하기 위하여, 상기 트렌치를 통해 상기 소스/드레인층의 제2 측벽에 대하여 상기 소스/드레인 유전체층의 제2 측벽을 리세싱하고, 상기 제2 리세스는 상기 트렌치의 상기 리세스와는 반대측에 있는, 메모리 디바이스를 형성하기 위한 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    제1 소스/드레인 영역, 및 상기 제1 소스/드레인 영역 위에 놓이는 제2 소스/드레인 영역;
    상기 제1 소스/드레인 영역 위에 놓이고 상기 제2 소스/드레인 영역 아래에 놓이는 내부 게이트 전극 및 반도체 채널 - 상기 반도체 채널은 상기 제1 소스/드레인 영역으로부터 상기 제2 소스/드레인 영역까지 연장됨 - ;
    상기 내부 게이트 전극과 상기 반도체 채널 사이에 있고 상기 내부 게이트 전극 및 상기 반도체 채널과 경계를 접하는 게이트 유전체층;
    상기 내부 게이트 전극의 상기 반도체 채널과는 반대측에 있고 상기 제2 소스/드레인 영역에 의해 커버되지 않은 제어 게이트 전극; 및
    상기 제어 게이트 전극과 상기 내부 게이트 전극 사이에 있고 상기 제어 게이트 전극 및 상기 내부 게이트 전극과 경계를 접하는 강유전체층을 포함하고,
    상기 반도체 채널은, 상기 게이트 유전체층의 측벽으로부터 상기 게이트 유전체층의 상단 표면까지 상기 게이트 유전체층의 코너 주위를 둘러싸는, 메모리 디바이스.
  2. 제1항에 있어서, 상기 제어 게이트 전극은, 상기 내부 게이트 전극과 마주보고 있는 제1 측벽을 갖고, 상기 내부 게이트 전극은, 상기 제어 게이트 전극과 마주보고 있는 제2 측벽을 가지며, 상기 제1 측벽과 상기 제2 측벽은 상이한 폭을 갖는, 메모리 디바이스.
  3. 제1항에 있어서, 상기 제어 게이트 전극의 높이는 상기 제2 소스/드레인 영역과 상기 제1 소스/드레인 영역 사이의 수직 간격(separation)보다 더 큰, 메모리 디바이스.
  4. 제1항에 있어서, 상기 게이트 유전체층은 상기 내부 게이트 전극의 측벽으로부터 상기 내부 게이트 전극의 상단 표면까지 상기 내부 게이트 전극의 코너 주위를 둘러싸는, 메모리 디바이스.
  5. 메모리 디바이스에 있어서,
    제1 소스/드레인 영역, 및 상기 제1 소스/드레인 영역 위에 놓이는 제2 소스/드레인 영역;
    상기 제1 소스/드레인 영역 위에 놓이고 상기 제2 소스/드레인 영역 아래에 놓이는 내부 게이트 전극 및 반도체 채널 - 상기 반도체 채널은 상기 제1 소스/드레인 영역으로부터 상기 제2 소스/드레인 영역까지 연장됨 - ;
    상기 내부 게이트 전극과 상기 반도체 채널 사이에 있고 상기 내부 게이트 전극 및 상기 반도체 채널과 경계를 접하는 게이트 유전체층;
    상기 내부 게이트 전극의 상기 반도체 채널과는 반대측에 있고 상기 제2 소스/드레인 영역에 의해 커버되지 않은 제어 게이트 전극; 및
    상기 제어 게이트 전극과 상기 내부 게이트 전극 사이에 있고 상기 제어 게이트 전극 및 상기 내부 게이트 전극과 경계를 접하는 강유전체층을 포함하고,
    상기 반도체 채널은, 상기 내부 게이트 전극의 측면 주위를 둘러싸는 C-형상 프로파일을 갖는, 메모리 디바이스.
  6. 메모리 디바이스에 있어서,
    제1 소스/드레인 영역, 및 상기 제1 소스/드레인 영역 위에 놓이는 제2 소스/드레인 영역;
    수직으로 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 있는 제1 게이트 전극 및 반도체층 - 상기 제1 게이트 전극은 전기적으로 플로팅됨 - ;
    측방향으로 상기 제1 게이트 전극과 상기 반도체층 사이에 있고 상기 제1 게이트 전극 및 상기 반도체층과 경계를 접하는 게이트 유전체층 - 상기 제1 게이트 전극, 상기 반도체층, 상기 게이트 유전체층, 상기 제1 소스/드레인 영역, 및 상기 제2 소스/드레인 영역은 공통 측벽을 규정함 - ;
    상기 공통 측벽을 라이닝하는 강유전체층; 및
    상기 강유전체층의 상기 공통 측벽과는 반대측에서 상기 강유전체층과 경계를 접하는 제2 게이트 전극
    을 포함하는, 메모리 디바이스.
  7. 제6항에 있어서, 상기 제1 게이트 전극, 상기 제2 게이트 전극, 및 상기 반도체층은 제1 방향에서 측방향으로 이격되고, 상기 제1 게이트 전극과 상기 제2 게이트 전극은, 상기 제1 방향에 직교하는 제2 방향에서 상이한 폭을 갖는, 메모리 디바이스.
  8. 제6항에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은, 마주보고 있는 제1 측벽 및 제2 측벽을 각각 가지며, 상기 제2 측벽은 상기 제1 소스/드레인 영역으로부터 상기 제2 소스/드레인 영역까지의 표면적(surface area)을 갖고, 상기 제2 측벽의 표면적은 상기 제1 측벽의 표면적보다 더 작은, 메모리 디바이스.
  9. 제6항에 있어서, 상기 공통 측벽은 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역의 개별 측벽 및 상기 제1 게이트 전극의 개별 측벽에 의해 부분적으로 규정되며, 상기 강유전체층은 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역의 개별 측벽 및 상기 제1 게이트 전극의 개별 측벽 상에 있는, 메모리 디바이스.
  10. 메모리 디바이스를 형성하기 위한 방법에 있어서,
    기판 위에 메모리 막을 퇴적하는 단계 - 상기 메모리 막은 소스/드레인층의 쌍, 및 상기 소스/드레인층 사이의 소스/드레인 유전체층을 포함함 - ;
    상기 메모리 막을 통해 트렌치를 형성하기 위하여 상기 메모리 막 내부로의 제1 에칭을 수행하는 단계;
    리세스를 형성하기 위하여, 상기 트렌치를 통해 상기 소스/드레인층의 측벽에 대하여 상기 소스/드레인 유전체층의 측벽을 리세싱하는 단계;
    상기 리세스 및 상기 트렌치를 라이닝하는 반도체층을 퇴적하는 단계;
    상기 리세스 및 상기 트렌치를 채우는 제1 전극층을 상기 반도체층 위에 퇴적하는 단계;
    상기 트렌치로부터 상기 반도체층 및 상기 제1 전극층을 클리어링(clearing)하기 위하여 상기 반도체층 및 상기 제1 전극층 내부로의 제2 에칭을 수행하는 단계;
    상기 트렌치를 라이닝하고, 상기 리세스에 있는 상기 제1 전극층 및 상기 반도체층을 또한 라이닝하는 강유전체층을 퇴적하는 단계; 및
    상기 트렌치를 채우는 제2 전극층을 상기 강유전체층 위에 퇴적하는 단계
    를 포함하는, 메모리 디바이스를 형성하기 위한 방법.
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