CN1744291A - 避免超浅结漏电的非晶化方法 - Google Patents
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Abstract
一种避免超浅结漏电的非晶化方法，在半导体衬底上形成一个栅极，在半导体衬底中形成一个第一掺杂区。接着形成一个非晶化区域(amorphized region)，其中非晶化区域位于第一掺杂区的下方，并与第一掺杂区相邻。之后，在栅极的侧壁上形成一个间隙壁，再在半导体衬底中形成一个第二掺杂区，其中第二掺杂区与第一掺杂区与非晶化区域相邻。此非晶化区域可以避免第二掺杂区的掺杂剂扩散至第一掺杂区、造成超浅结产生漏电的危险。
Description
技术领域
本发明涉及一种避免超浅结(extra shallow junction)漏电的方法，特别涉及一种将非晶化(amorphization)应用于避免超浅结漏电的方法。
背景技术
现在的VLSI掺杂工艺，为了能有效且精确地控制掺杂剂在硅片中的含量与分布，并降低所需的热预算(thermal budget)，几乎都是以离子注入来进行的。离子注入技术的发展，大致上分为高能量离子注入(一般大于400keV)与低能量离子注入(一般是数个keV)。一般而言，高能量离子注入应用于改善CMOS工艺中阱(well)的形成；低能量离子注入则主要集中于一些结深(junction depth)低于2000埃、甚至在1000埃以下的半导体元件上。
对于次180nm工艺技术而言，形成良好的重掺杂浅结是非常重要的，这是因为重掺杂剂可降低元件串联电阻。一般而言，后续工艺步骤中，会将重掺杂剂趋入(drive)至较轻掺杂浅结深的位置中。对于源极/漏极延伸区(source/drain extension，SDE)的形成，一般是使用低注入能量/高剂量的工艺条件，在SDE形成之后，则尽可能使用低温的工艺条件。此外，一般也可使用非晶化(amorphization)方法来降低所引起的增加的扩散损伤。
然而，若是没有谨慎选择非晶化的工艺条件，则会造成浅结的高漏电产生。
发明内容
本发明提供一种避免超浅结漏电的处理方法，在半导体衬底上形成一个栅极，在半导体衬底中形成一个第一掺杂区。接着形成一个非晶化区域(amorphized region)，其中非晶化区域位于第一掺杂区的下方，并与第一掺杂区相邻。之后，在栅极的侧壁上形成一个间隙壁，再在半导体衬底中形成一个第二掺杂区，其中第二掺杂区与第一掺杂区与非晶化区域相邻。
采用本方法所形成的非晶化区域可以避免第二掺杂区的掺杂剂扩散至第一掺杂区、造成浅结漏电的危险，并且能够降低源极/漏极对于源极/漏极延伸区所引起的扩散损伤。
附图说明
图1至图3是根据本发明所实施的一个半导体元件的各步骤构造剖视图。
标号说明：
10半导体结构
12栅氧化层
14栅极
16源极/漏极延伸区
18非晶化区域
20间隙壁
22源极/漏极区
具体实施方式
图1至图3是根据本发明实施的一个半导体元件的剖面示意图。参照图1，由一半导体结构10开始，在一个实施例中，半导体结构10包含若干图上未示、但已形成的一般半导体元件所需的结构，例如硅衬底、硅衬底中的N型或P型或两者皆具备的阱(well)、与隔离元件如以局部氧化法形成的场氧区或浅沟槽隔离元件。接着，利用一般常用适当的方式，在半导体结构10上依序形成作为栅氧化层(gate oxide layer)的绝缘层与作为栅极之用的导电层，经过适当的光刻步骤后，在隔离元件(图中未示)之间所定义的有源区域上形成栅氧化层12与栅极14。之后，也采取一般常用适当的方式，根据NMOS或PMOS的设计所需，以栅氧化层12与栅极14为注入掩膜，将适当的离子，例如N型或P型离子，注入半导体结构10中，以形成源极/漏极延伸区16(也可称为轻掺杂漏极，Lightly Doped Drain，LDD)。
接着，如图2所示，在源极/漏极延伸区16形成之后，以栅氧化层12与栅极14为掩膜，利用非晶化方法处理以降低后续可能的扩散效应。在本发明中，非晶化方法选用的掺杂剂为硅、锗、或氟，在一个较佳实施例中，则采用硅。要说明的是，选用锗掺杂剂时应考虑到其掺杂剂大小对于栅极边缘造成的可能影响；而选用氟掺杂剂时应考虑其对于NMOS的迁移率(mobility)造成的可能影响。另外，在本发明中，非晶化方法的掺杂剂剂量约为1*10E15至9*10E15的范围，并且注入能量约为20至30keV的范围，视所用的掺杂剂种类而定。根据本发明所提供的非晶化方法，在源极/漏极延伸区16的正下方、并与源极/漏极延伸区16相邻位置处，形成一个非晶化区域18。
之后，如图3所示，利用适当的方式，在栅极14与半导体结构10上形成作为间隙壁(spacer)的一个绝缘层，经过适当的光刻步骤后，在栅极14的侧壁上形成间隙壁20。接着，以栅极14与间隙壁20为注入掩膜，将适当的离子，例如N型或P型离子，注入半导体结构10中，以形成源极/漏极区22。要说明的是，相比于根据本发明所形成的非晶化区域18，源极/漏极区22位于半导体结构10中较深的位置处，非晶化区域18则同时与源极/漏极延伸区16及源极/漏极区22相邻。本发明所提供的非晶化区域18，可在后续工艺中，避免源极/漏极区22的掺杂剂扩散造成源极/漏极延伸区16的劣化，进而避免漏电的问题产生。
以上所述的实施例仅为了说明本发明的技术思想及特点，其目的在使本领域的普通技术人员能够了解本发明的内容并据以实施，本专利的范围并不仅局限于上述具体实施例，即凡依本发明所揭示的精神所作的同等变化或修饰，仍涵盖在本发明的保护范围内。
Claims (14)
1.一种避免超浅结漏电的非晶化方法，包含：
提供一个半导体衬底；
在该半导体衬底上形成一个栅极；
在该半导体衬底中形成一个第一掺杂区；
在该半导体衬底中形成一个非晶化区域，其中该非晶化区域位于该第一掺杂区的下方，并与该第一掺杂区相邻；
在该栅极的侧壁上形成一个间隙壁；及
在该半导体衬底中形成一个第二掺杂区，其中该第二掺杂区与该第一掺杂区与该非晶化区域相邻。
2.根据权利要求1所述的避免超浅结漏电的非晶化方法，其特征在于：形成该非晶化区域包含将硅掺杂剂注入该半导体衬底中。
3.根据权利要求1所述的避免超浅结漏电的非晶化方法，其特征在于：形成该非晶化区域包含将锗掺杂剂注入该半导体衬底中。
4.根据权利要求1所述的避免超浅结漏电的非晶化方法，其特征在于：形成该非晶化区域包含将氟掺杂剂注入该半导体衬底中。
5.根据权利要求1所述的避免超浅结漏电的非晶化方法，其特征在于：形成该非晶化区域是以该栅极为掩膜，进行一次注入步骤。
6.根据权利要求5所述的避免超浅结漏电的非晶化方法，其特征在于：该注入步骤的掺杂剂剂量约介于1*10E15至9*10E15之间。
7.根据权利要求5所述的避免超浅结漏电的非晶化方法，其特征在于：该注入步骤的注入能量约介于20keV至30keV之间。
8.根据权利要求1所述的避免超浅结漏电的非晶化方法，其特征在于：形成该第一掺杂区包含形成一个源极/漏极延伸区。
9.一种非晶化方法，避免超浅结漏电，该非晶化方法包含：
提供一个半导体衬底；
在该半导体衬底上形成一个栅极；
以该栅极为第一掩膜，在该半导体衬底中形成一个源极/漏极延伸区；
利用该第一掩膜，在该半导体衬底中形成一个非晶化区域，其中该非晶化区域位于该源极/漏极延伸区的下方，并与该源极/漏极延伸区相邻；
在该栅极的侧壁上形成一个间隙壁；及
以该栅极与该间隙壁为第二掩膜，在该半导体衬底中形成一个源极/漏极区，其中该源极/漏极区与该源极/漏极延伸区与该非晶化区域相邻，并且该源极/漏极区较该非晶化区域位于该半导体衬底中较深的位置处。
10.根据权利要求9所述的非晶化方法，其特征在于：形成该非晶化区域包含将硅掺杂剂注入该半导体衬底中。
11.根据权利要求9所述的非晶化方法，其特征在于：形成该非晶化区域包含将锗掺杂剂注入该半导体衬底中。
12.根据权利要求9所述的非晶化方法，其特征在于：形成该非晶化区域包含将氟掺杂剂注入该半导体衬底中。
13.根据权利要求9所述的非晶化方法，其特征在于：形成该非晶化区域的掺杂剂剂量约介于1*10E15至9*10E15之间。
14.根据权利要求9所述的非晶化方法，其特征在于：形成该非晶化区域的注入能量约介于20keV至30keV之间。
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| CN (1) | CN1744291A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011066786A1 (en) * | 2009-12-01 | 2011-06-09 | Csmc Technologies Fab1 Co., Ltd. | Ultra-shallow junction and method for forming the same |
| CN102468167A (zh) * | 2010-11-01 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其制作方法 |
| CN112054057A (zh) * | 2019-06-07 | 2020-12-08 | 三星电子株式会社 | 半导体器件 |
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2004
- 2004-09-02 CN CN 200410054231 patent/CN1744291A/zh active Pending
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