JP2006237376A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 149
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 230000007123 defense Effects 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 19
- 230000001681 protective effect Effects 0.000 claims description 18
- 230000004888 barrier function Effects 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 8
- 238000009413 insulation Methods 0.000 abstract 4
- 239000011347 resin Substances 0.000 description 14
- 229920005989 resin Polymers 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000001020 plasma etching Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 7
- 230000005669 field effect Effects 0.000 description 7
- 230000035882 stress Effects 0.000 description 7
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000008646 thermal stress Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000008602 contraction Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000035939 shock Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
【課題】 半導体基板に垂直なフィン状のチャネル部を有する電界効果トランジスタの信頼性を高めるのに最適な構造を有する半導体装置およびその製造方法を提供する。
【解決手段】 絶縁層１２上に形成された突起状の半導体層と、半導体層の少なくとも側面上にゲート絶縁膜２０を介して形成されたゲート電極２１と、ゲート電極２１を挟むように半導体層内に形成されたソース及びドレイン領域１６、１７と、絶縁層１２上に形成され半導体層の周りに配設された防御壁１９と、半導体層および防御壁１９上に形成された絶縁膜２２と、を具備する。
【選択図】 図１
【解決手段】 絶縁層１２上に形成された突起状の半導体層と、半導体層の少なくとも側面上にゲート絶縁膜２０を介して形成されたゲート電極２１と、ゲート電極２１を挟むように半導体層内に形成されたソース及びドレイン領域１６、１７と、絶縁層１２上に形成され半導体層の周りに配設された防御壁１９と、半導体層および防御壁１９上に形成された絶縁膜２２と、を具備する。
【選択図】 図１
Description
本発明は、フィン状のチャネル部を有する電界効果トランジスタを備えた半導体装置およびその製造方法に関する。
半導体装置の高集積化に伴ってチップサイズの増大を防止するために、絶縁ゲート電界効果トランジスタの微細化が求められている。
ゲート長を短縮してソースとドレイン間の距離を近づけるほど、短チャネル効果により、ドレイン電流がゲート電圧で制御しきれなくなるので、ドレイン電流のカットオフ特性が悪化していく。
即ち、シリコンが比較的導電性の高い半導体であるためゲートを閉じていてもソースとドレイン間にリーク電流が流れ、いわゆるパンチスルーと呼ばれる現象が生じる。
即ち、シリコンが比較的導電性の高い半導体であるためゲートを閉じていてもソースとドレイン間にリーク電流が流れ、いわゆるパンチスルーと呼ばれる現象が生じる。
これを抑制するには、チャネル部の上面だけでなく、下面もゲート電極で挟むことにより、チャネルを完全にゲート電極でコントロールすることが可能なダブルゲートを有する電界効果トランジスタが有効である。
従来の上から物質を積み重ねていく方法により絶縁ゲート電界効果トランジスタを製造する方法では、チャネル部の下面にゲート電極を作るのが困難なことから、チャネル部を基板に対して垂直に立て、フィン（ＦＩＮ）状のチャネル部の両面をゲート電極で挟む構造のダブルゲートを有する電界効果トランジスタが知られている（以下、ＦＩＮＦＥＴと呼ぶ）。
然しながら、ＦＩＮＦＥＴでは厚さ１０ｎｍ程度のフィン状のチャネル部が基板から垂直に突き出ているので、外部からの応力に対して脆弱であるという問題がある。
即ち、半導体集積装置において、ＦＩＮＦＥＴは絶縁膜およびパッケージ樹脂で被覆されるので、絶縁膜および樹脂の熱膨張、収縮に基づく熱応力により、特性が劣化し、あるいは機械的に破壊されてしまう恐れがある。
即ち、半導体集積装置において、ＦＩＮＦＥＴは絶縁膜およびパッケージ樹脂で被覆されるので、絶縁膜および樹脂の熱膨張、収縮に基づく熱応力により、特性が劣化し、あるいは機械的に破壊されてしまう恐れがある。
これに対して、半導体チップ内の能動素子が全く無い領域にチップ表面の段差がなるべく大きくなるようにダミーパターンを配置し、半導体チップに加わるパッケージ樹脂の応力を緩和する方法が知られている（例えば、特許文献１参照。）。
特許文献１に開示された半導体装置の製造方法では、半導体チップ内の能動素子が全く無い領域全域に、１層目Ａｌ（アルミニュウム）と２層目Ａｌが十字に交差した２層Ａｌのダミーパターンを繰り返し配置している。
即ち、熱衝撃により半導体チップとパッケージ樹脂の密着性が低下し熱膨張係数差に基づく熱応力が半導体チップに加わった場合、半導体チップの素子のない表面は平坦なため、パッケージ樹脂と半導体チップの界面で滑りを生じ、応力は周辺回路およびボンディングボールに集中して不良を引き起こす。
そのため、チップ表面の段差がなるべく大きくなるように形成したダミーパターンによりチップに加わるパッケージ樹脂の応力を分散させて緩和している。
即ち、熱衝撃により半導体チップとパッケージ樹脂の密着性が低下し熱膨張係数差に基づく熱応力が半導体チップに加わった場合、半導体チップの素子のない表面は平坦なため、パッケージ樹脂と半導体チップの界面で滑りを生じ、応力は周辺回路およびボンディングボールに集中して不良を引き起こす。
そのため、チップ表面の段差がなるべく大きくなるように形成したダミーパターンによりチップに加わるパッケージ樹脂の応力を分散させて緩和している。
然しながら、特許文献１に開示された半導体装置の製造方法では、チップ表面の段差がなるべく大きくなるように比較的サイズの大きなダミーパターンを半導体チップの外周部に配置しており、ＦＩＮＦＥＴの特に薄い脆弱なチャネル層、また微細化・集積化されたＦＩＮＦＥＴに近接した任意の場所に配置することができない問題がある。
特開平４−８２２３８号公報（２頁、図１）
本発明は、半導体基板に垂直なフィン状のチャネル部を有する電界効果トランジスタの信頼性を高めるのに最適な構造を有する半導体装置およびその製造方法を提供する。
上記目的を達成するために、本発明の一態様の半導体装置では、半導体基板上に形成された突起状の半導体層と、前記半導体層の少なくとも側面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように前記半導体層内に形成されたソース及びドレイン領域と、前記半導体基板上に形成され、前記半導体層の周りに配設された防御壁と、前記半導体層および前記防御壁上に形成された絶縁膜と、を具備することを特徴としている。
本発明の別態様の半導体装置では、半導体基板上に形成された複数の突起状の半導体層と、前記半導体層の各々の少なくとも側面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように前記半導体層内に形成されたソースおよびドレイン領域と、前記半導体基板上に形成され、前記複数の半導体層の周りに配設された第１防御壁と、前記複数の半導体層間の前記半導体基板上に形成された第２防御壁と、前記複数の半導体層、前記第１および第２防御壁上に形成された絶縁膜と、を具備することを特徴としている。
また、本発明の一態様の半導体装置の製造方法では、半導体基板上に積層された第１導電型の半導体層を選択的に除去して、突起状の半導体層と前記半導体層の周りに配設された防御壁とを同時に形成する工程と、前記半導体層の少なくとも側面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体層部に第２導電型の不純物層をそれぞれ導入しソースおよびドレイン領域を形成する工程と、前記半導体層および前記防御壁上に絶縁膜を形成する工程と、前記絶縁膜を介して前記ゲート電極、ソースおよびドレイン領域と電気的接続する配線層を形成する工程と、を具備することを特徴としている。
本発明によれば、半導体基板に垂直なフィン状のチャネル部を有する電界効果トランジスタの信頼性を高めるのに最適な構造を有する半導体装置およびその製造方法を提供することができる。
以下、本発明の実施例について図面を参照しながら説明する。
図１は本発明の実施例１に係る半導体装置の要部を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図、図２乃至図１０は半導体装置の製造工程を示す図で、半導体装置のＦＩＮＦＥＴを製造する工程を順に示す断面図である。
図１に示すように、本実施例の半導体装置１０は、支持体１１に絶縁層１２を介して第１導電型の半導体層１３が積層された半導体基板１４と、絶縁層１２上に半導体基板１４に対して垂直なフィン状のチャネル部１５、チャネル部１５の両端に隣接したソース部１６およびドレイン部１７を備えたＦＩＮＦＥＴ１８と、ＦＩＮＦＥＴ１８の周りに配設された方形状の防御壁１９とを有している。
更に、チャネル部１５の両側面にゲート絶縁膜２０を介して形成されたゲート電極２１と、ＦＩＮＦＥＴ１８と防御壁１９上に形成された絶縁膜２２と、絶縁膜２２を含む半導体基板１４を封止するパッケージ樹脂２３を有している。
半導体基板１４は、例えばシリコン基板表面より深い位置に酸素イオンを注入して高温で熱処理することにより、シリコン基板にシリコン酸化膜を介してシリコン層が積層されたＳＩＭＯＸ（Separation by implantation of Oxygen）基板である。
チャネル部１５、ソース部１６、ドレイン部１７、防御壁１９は、絶縁層１２上の半導体層１３を表面から絶縁層１２に到るまで掘り下げることにより形成されているので、防御壁１９の高さＬ０とチャネル部１５、ソース部１６、ドレイン部１７の高さＬ１とは互いに等しく、例えばほぼ半導体層１３の膜厚である１００乃至２００ｎｍ程度に設定されている。
防御壁１９の厚さは、例えば、チャネル部１５の厚さ１０乃至５０ｎｍ程度に対して、１乃至１０μｍ程度と、チャネル部１５に対して十分大きく設定されている。
従って、防御壁１９が周りに配設されたＦＩＮＦＥＴ１８では、例えば温度サイクル試験、ハンダディップ試験などの熱衝撃により、パッケージ樹脂（図示せず）との密着性が低下し、絶縁膜および樹脂の熱膨張、収縮に基づく熱応力が加わった場合に、防御壁１９が熱応力を受け止めるので、ＦＩＮＦＥＴ１８が受ける熱応力を十分に低減することが可能である。
ＦＩＮＦＥＴ１８と防御壁１９との距離は近いほど良いが、近すぎるとＦＩＮＦＥＴ１８と防御壁１９との間の結合容量が過大になりＦＩＮＦＥＴ１８の特性が劣化し、遠すぎると防御壁１９の効果が低減する等の恐れがある。
従って、ＦＩＮＦＥＴ１８と防御壁１９との距離は、例えば１００〜２００ｎｍ程度が適当であるが、ゲート電極２１、ソース部１６およびドレイン部１７のコンタクトパッドの配置などに合わせて適宜定めることができる。
次に、半導体装置１０の製造方法について、図２乃至図１０を用いて詳しく説明する。ここでは、ｐ型ＦＩＮＦＥＴとｎ型ＦＩＮＦＥＴを集積した場合の例である。
始に、図２に示すように、半導体基板１４の半導体層１３上に絶縁膜、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜３１を形成した後、フォトリソグラフィ法により、半導体層１３中のｎ型およびｐ型ウェル領域（図示せず）にｐ型およびｎ型ＦＩＮＦＥＴを形成するためのレジストパターン３２ａ、３２ｂと、ｐ型およびｎ型ＦＩＮＦＥＴＦの周りに配設される防御壁を形成するためのレジストパターン３３を形成する。
次に、図３に示すように、レジストパターン３２ａ、３２ｂ、３３をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法によりシリコン窒化膜３１をエッチングすることにより、レジストパターン３２ａ、３２ｂ、３３が転写されたシリコン窒化膜パターン３４ａ、３４ｂ、３５を形成する。
次に、図４に示すように、シリコン窒化膜パターン３４ａ、３４ｂ、３５をマスクとして、例えばＲＩＥ法により半導体層１３を絶縁層１２に到るまでエッチングすることにより、ｐ型およびｎ型ＦＩＮＦＥＴＦのチャネル部３６ａ、３６ｂ、図示されないソース部およびドレイン部、防御壁３７を同時に形成する。
次に、図５に示すように、ｐ型およびｎ型ＦＩＮＦＥＴＦのチャネル部３６ａ、３６ｂ、図示されないソース部およびドレイン部、防御壁３７の側壁を、例えば熱酸化して厚さ２ｎｍ程度のシリコン酸化膜３８を形成した後、チャネル部３６ａ、３６ｂ、図示されないソース部およびドレイン部、防御壁３７を含む半導体基板１４上に、例えばＣＶＤ法により厚さ１００乃至5００ｎｍ程度のポリシリコン膜３９を形成する。
チャネル部３６ａ、３６ｂの側壁のシリコン酸化膜３８がゲート絶縁膜、ポリシリコン膜３９がゲート電極となる。
チャネル部３６ａ、３６ｂの側壁のシリコン酸化膜３８がゲート絶縁膜、ポリシリコン膜３９がゲート電極となる。
次に、図６に示すように、フォトリソグラフィ法により、レジスト開口パターン（図示せず）を形成した後、レジストパターンをマスクとしてポリシリコン膜３９を、例えばＲＩＥ法によりエッチングしてゲート電極４０ａ、４０ｂを形成する。
次に、図７に示すように、チャネル部３６ａ、ゲート電極４０ａを含むｐ型ＦＩＮＦＥＴが形成される領域をレジスト膜４１で被覆した後、ｎ型ＦＩＮＦＥＴが形成される領域の図示されないソースおよびドレイン部にｎ型不純物、例えば砒素（Ａｓ）イオンを加速電圧１０乃至２０ＫｅＶ、ドーズ１Ｅ１３乃至１Ｅ１５ａｔｏｍｓ／ｃｍ２程度の範囲で注入して、図示されない不純物領域をそれぞれ形成する。
次に、同様にして、チャネル部３６ｂ、ゲート電極４０ｂを含むn型ＦＩＮＦＥＴが形成される領域をレジスト膜で被覆した後、ｐ型ＦＩＮＦＥＴが形成される領域の図示されないソースおよびドレイン部にｐ型不純物、例えば硼素（Ｂ）イオンを注入し、図示されない不純物領域をそれぞれ形成する。
次に、図８に示すように、ｐ型およびｎ型ＦＩＮＦＥＴ、防御壁３７を含む半導体基板１４上に絶縁膜４２、例えばＣＶＤ法によるシリコン酸化膜を形成した後、絶縁膜４２の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。
次に、図９に示すように、フォトリソグラフィ法により、コンタクトホールのレジスト開口パターン（図示せず）を形成した後、レジストパターンをマスクとして絶縁膜４２を、例えばＲＩＥ法によりエッチングし、ゲート電極４０ａ、４０ｂおよび図示されないソースおよびドレイン部の不純物領域にコンタクトホール４３をそれぞれ形成する。
次に、図１０に示すように、ビア４４を介してゲート電極４０ａ、４０ｂおよび図示されないソースおよびドレイン部の不純物領域を絶縁膜４２上に形成された配線４５にそれぞれ電気的接続する。
次に、配線４５全体を絶縁膜４６で被覆した後、ビア４７を介してボンディングパッド４８を形成し、ワイヤボンディングされる領域を除いてボンディングパッド４８をパッシベーション膜４９で被覆する。
次に、ワイヤボンディングによりボンディングパッド４８をパッケージの外部接続端子（図示せず）に電気的接続した後、絶縁膜４２、４６、パッシベーション膜４９を含む導体基板１４全体を樹脂５０で封止することにより半導体装置が完成する。
以上説明したように、本発明の実施例１によれば、半導体基板１４に対して垂直なフィン状のチャネル部を有するＦＩＮＦＥＴ１８の周りに配設され、ＦＩＮＦＥＴ１８と高さが等しく、且つ十分な厚さを有する防御壁１９を有している。
その結果、樹脂の応力に対して十分な機械的強度を有するＦＩＮＦＥＴが得られる。従って、微細化によりチップサイズが小さく集積度の高い半導体装置を提供することができる。
図１１は本発明の実施例２に係る半導体装置の要部を示す図で、図１１（ａ）はその平面図、図１１（ｂ）は図１１（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図、図１１（ｃ）は図１１（ａ）のＤ−Ｄ線に沿って切断し矢印方向に眺めた断面図である。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
本実施例が実施例１と異なる点は、防御壁をＦＩＮＦＥＴのチャネル部より高くしたことにある。
本実施例が実施例１と異なる点は、防御壁をＦＩＮＦＥＴのチャネル部より高くしたことにある。
即ち図１１に示すように、本実施例の半導体装置５０は、高さＬ２の防御壁５１と、Ｌ２より低い高さＬ１のチャネル部１５、ソース部１６、ドレイン部１７を備えたＦＩＮＦＥＴ１８を有している。
防御壁５１の高さＬ２をチャネル部１５の高さＬ１より高くしたので、パッケージ樹脂からの応力をより受けにくくすることが可能である。
防御壁５１の高さＬ２をチャネル部１５の高さＬ１より高くしたので、パッケージ樹脂からの応力をより受けにくくすることが可能である。
防御壁５１をＦＩＮＦＥＴ１８のチャネル部１５より高くするには、例えば予め厚い半導体層５２を有する半導体基板５３を用意し、図１２および図１３に示す工程により形成することができる。
始に、図１２（ａ）に示すように、半導体基板５３上にシリコン酸化膜（図示せず）を形成し、シリコン酸化膜上にフォトリソグラフィ法により半導体層５２に防御壁を形成するためのレジスト開口パターン（図示せず）を形成した後、このレジストパターンをマスクとしてシリコン酸化膜パターン６１を形成する。
次に、図１２（ｂ）に示すように、シリコン酸化膜パターン６１をマスクとして、例えばＲＩＥ法により半導体層５２を所定の深さまでエッチングして凹部６２を形成する。
次に、図１２（ｃ）に示すように、凹部６２を含む半導体基板５３上にシリコン窒化膜６３を堆積し、凹部６２をシリコン窒化膜６３で埋め込んだ後、例えばＣＭＰ法によりシリコン窒化膜６３の表面を平坦化する。
次に、図１２（ｂ）に示すように、シリコン酸化膜パターン６１をマスクとして、例えばＲＩＥ法により半導体層５２を所定の深さまでエッチングして凹部６２を形成する。
次に、図１２（ｃ）に示すように、凹部６２を含む半導体基板５３上にシリコン窒化膜６３を堆積し、凹部６２をシリコン窒化膜６３で埋め込んだ後、例えばＣＭＰ法によりシリコン窒化膜６３の表面を平坦化する。
次に、図１３（ａ）に示すように、防御壁およびチャネル部を形成するためのレジストパターン６４、６５を形成する。
次に、図１３（ｂ）に示すように、レジストパターン６４、６５をマスクとして、例えばＲＩＥ法によりレジストパターン６４、６５が転写されたシリコン窒化膜パターン６６、６７を形成する。
次に、図１３（ｃ）に示すように、シリコン窒化膜パターン６６、６７をマスクとして、例えばＲＩＥ法により凹部６２の導体層５２を絶縁層１２に至るまでエッチングすることにより、高さＬ２の防御壁５１とＬ２より低い高さＬ１のチャネル部１５を同時に形成することができる。
次に、図１３（ｂ）に示すように、レジストパターン６４、６５をマスクとして、例えばＲＩＥ法によりレジストパターン６４、６５が転写されたシリコン窒化膜パターン６６、６７を形成する。
次に、図１３（ｃ）に示すように、シリコン窒化膜パターン６６、６７をマスクとして、例えばＲＩＥ法により凹部６２の導体層５２を絶縁層１２に至るまでエッチングすることにより、高さＬ２の防御壁５１とＬ２より低い高さＬ１のチャネル部１５を同時に形成することができる。
次に、図５乃至図１０に示した工程に従って、チャネル部１５より高い防御壁５１を有する半導体装置５０が得られる。
防御壁５１の高さＬ２はチャネル部１５の高さＬ１に対して高いほど有効であるが、１倍以上、２倍以下程度が適当である。
防御壁５１の高さＬ２はチャネル部１５の高さＬ１に対して高いほど有効であるが、１倍以上、２倍以下程度が適当である。
以上説明したように、本発明の実施例２によれば、チャネル部１５より防御壁５１を高くしたので、更に高い機械的強度を有するＦＩＮＦＥＴが得られる利点がある。
ここでは、半導体層１３より厚い半導体層５２を有する半導体基板５３を用いて、チャネル部１５に対して防御壁５１を高くした場合について説明したが、半導体層１３を有する半導体基板１４を用いて、防御壁１９の高さＬ０に対してチャネル部１５の高さＬ１を低くしても構わない。
図１４は本発明の実施例３に係る半導体装置の要部を示す図で、図１４（ａ）はその平面図、図１４（ｂ）は図１４（ａ）のＥ−Ｅ線に沿って切断し矢印方向に眺めた断面図である。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
本実施例が実施例１と異なる点は、複数のＦＩＮＦＥＴの周りに配設された防御壁の内側にＦＩＮＦＥＴと離間して対向した防御壁を更に形成したことにある。
本実施例が実施例１と異なる点は、複数のＦＩＮＦＥＴの周りに配設された防御壁の内側にＦＩＮＦＥＴと離間して対向した防御壁を更に形成したことにある。
即ち図１４に示すように、本実施例の半導体装置７０は、複数のＦＩＮＦＥＴ７１の周りに配設された第１防御壁７２の内側に、ＦＩＮＦＥＴ７１と離間して対向し、チャネル方向と平行な複数の第２防御壁７３を有している。
これにより、絶縁膜および樹脂の熱膨張、収縮に基づく応力を内側の防御壁で更に低減することが可能である。
以上説明したように、本発明の実施例３によれば、複数のＦＩＮＦＥＴ７１の周りに配設された第１防御壁７１の内側にＦＩＮＦＥＴ７１と離間して対向した第２防御壁を７２形成したので、第１防御壁７１内の絶縁膜７４からの応力に対しても十分な機械的強度を有するＦＩＮＦＥＴが得られる利点がある。
ここでは、チャネル方向と平行に第２防御壁７３を配置した場合について説明したが、第２防御壁７３の配置場所、配置個数、あるいはサイズは、ＦＩＮＦＥＴ７１の信頼性が損なわれない範囲内で適宜定めることができる。
図１５は本発明の実施例４に係る半導体装置の要部を示す図で、図１５（ａ）はその平面図、図１５（ｂ）は図１５（ａ）のＦ−Ｆ線に沿って切断し矢印方向に眺めた断面図、図１６乃至図２０は半導体装置の製造工程を示す図で、半導体装置の防御壁を製造する工程を順に示す断面図である。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。本実施例が実施例１と異なる点は、防御壁をハニカム構造としたことにある。
即ち図１５に示すように、本実施例の半導体装置８０は、ＦＩＮＦＥＴ１８の周りに配設された防御壁８１の横断面が碁盤目状のハニカム構造を有している。
ハニカム構造の壁の厚さや繰り返しピッチは、ＦＩＮＦＥＴ１８の信頼性が損なわれない範囲内で適宜定めることができる。
ハニカム構造の壁の厚さや繰り返しピッチは、ＦＩＮＦＥＴ１８の信頼性が損なわれない範囲内で適宜定めることができる。
次に、ハニカム構造の防御壁８１を形成する方法について、図１６乃至図２０を用いて説明する。
始に、図１６（ａ）に示すように、シリコン窒化膜３１を形成した半導体基板１４上に、マスク材、例えばシリコンゲルマ（ＳｉＧｅ）層（図示せず）を形成した後、フォトリソグラフ法により市松状にレジスト開口パターン（図示せず）を形成した後、レジストパターンをマスクとして、シリコンゲルマ層を適当なドライエッチング法によりエッチングし、図１６（ｂ）に示すような市松状のダミーパターン８２を形成する。
次に、図１７に示すように、ダミーパターン８２を含む半導体基板１４上にＰＳＧ（Phosphor Silicate Glass）膜８３を形成する。
次に、図１８（ａ）に示すように、例えばＲＩＥ法によりＰＳＧ膜８３を異法性エッチングし、ダミーパターン８２の側面に図１８（ｂ）に示すような市松状のＰＳＧ膜８３のサイドウォール８４を形成する。
次に、図１９（ａ）に示すように、例えばＲＩＥ法によりシリコンゲルマ層のダミーパターン８２をエッチングすると、サイドウォール８４の内側のシリコンゲルマ層が抜けて図１９（ｂ）に示すような碁盤目状のハニカム構造のサイドウォール８４が残存する。
次に、図２０に示すように、碁盤目状のハニカム構造のサイドウォール８４をマスクとして、シリコン窒化膜３１をエッチングし、更に半導体層１３を絶縁膜１２至るまでエッチングすることにより、図１５に示す碁盤目状のハニカム構造の防御壁８１を形成することが可能である。
次にサイドウォール８４を除去した後、図５乃至図１０に示した工程に従って、碁盤目状のハニカム構造の防御壁８１を有する半導体装置５０が得られる。
以上説明したように、本発明の実施例４によれば、サイドウォール法により防御壁８１の横断面を碁盤目状のハニカム構造としたので、壁の厚さが薄くても十分な機械的強度を有する防御壁８１が得られるとともに、周知のようにサイドウォール法により薄いチャネル部を形成するＦＩＮＦＥＴの防御壁として適している。
ここでは、タミーパターン８２としてシリコンゲルマ層を用いた場合について説明したが、ダミーパターンとして使えるものであれば良く、例えばポリシリコンでも構わない。また、サイドウォール８４としてＰＳＧ膜８３を用いた場合について説明したが、シリコンゲルマ層とのエッチング選択比が取れるものであれば良く、例えばＴＥＯＳ（Tetraethyl Ortho Silicate）膜でも構わない。
また、図１１に示すＦＩＮＦＥＴ１８より高い防御壁５１を碁盤目状のハニカム構造としてもよく、更に、図１４に示す第１防御壁７２あるいは第１防御壁７２の内側を仕切るように配置された第２防御壁７３も碁盤目状のハニカム構造としても構わない。
上述した実施例において、ＦＩＮＦＥＴの周りに配設された防御壁は途切れることなく連続している場合について説明したが、本発明はこれに限定されるものではなく、所望のＦＩＮＦＥＴの機械的強度が得られる範囲内であれば一部途切れていても構わない。
間隙を有する防御壁であれば、間隙を通して信号線路、例えば光導波路などを配設することも可能である。
間隙を有する防御壁であれば、間隙を通して信号線路、例えば光導波路などを配設することも可能である。
また、半導体基板１４としてＳＩＭＯＸ基板を使用する場合について説明したが、本発明はこれに限定されるものではなく、シリコン酸化膜を介して２枚のシリコン基板を張り合わせ、一方のシリコン基板を研磨により薄層化して得られる張り合わせ基板等のＳＯＩ（Silicon on Insulator）基板を用いても構わない。
更に、半導体基板１４としてシリコン基板上にシリコン基板と反対導電型の分離層およびシリコン基板と同じ導電型のウェル層が形成された、所謂ｐｎ分離基板を用いても構わない。
ｐｎ分離基板においてもウェル層の表面から分離層に至るまで掘り下げることにより、ＳＯＩ基板等と同様にＦＩＮＦＥＴおよび防御壁を形成することができる。
ｐｎ分離基板においてもウェル層の表面から分離層に至るまで掘り下げることにより、ＳＯＩ基板等と同様にＦＩＮＦＥＴおよび防御壁を形成することができる。
１０、５０、７０、８０ 半導体装置
１１ 支持体
１２ 絶縁層
１３、５２ 半導体層
１４、５３ 半導体基板
１５、３６、３６ａ チャネル部
１６ ソース部
１７ ドレイン部
１８、７１ ＦＩＮＦＥＴ
１９、３７、５１、８１ 防御壁
２０ ゲート絶縁膜
２１、４０ａ、４０ｂ ゲート電極
２２、４２、４６、７４ 絶縁膜
２３ 樹脂パッケージ
３１、６３ シリコン窒化膜
３２ａ、３２ｂ、３３、６４、６５ レジストパターン
３４ａ、３４ｂ、３５、６６、６７ シリコン窒化膜パターン
３８シリコン酸化膜
３９ ポリシリコン膜
４１ レジスト膜
４３ コンタクトホール
４４、４７ ビア
４５ 配線
４８ ボンディングパッド
４９ パッシベーション膜
５０ 樹脂
６１ シリコン酸化膜パターン
６２ 凹部
７２ 第１防御壁
７３ 第２防御壁
８２ ダミーパターン
８３ ＰＳＧ膜
８４ サイドウォール
１１ 支持体
１２ 絶縁層
１３、５２ 半導体層
１４、５３ 半導体基板
１５、３６、３６ａ チャネル部
１６ ソース部
１７ ドレイン部
１８、７１ ＦＩＮＦＥＴ
１９、３７、５１、８１ 防御壁
２０ ゲート絶縁膜
２１、４０ａ、４０ｂ ゲート電極
２２、４２、４６、７４ 絶縁膜
２３ 樹脂パッケージ
３１、６３ シリコン窒化膜
３２ａ、３２ｂ、３３、６４、６５ レジストパターン
３４ａ、３４ｂ、３５、６６、６７ シリコン窒化膜パターン
３８シリコン酸化膜
３９ ポリシリコン膜
４１ レジスト膜
４３ コンタクトホール
４４、４７ ビア
４５ 配線
４８ ボンディングパッド
４９ パッシベーション膜
５０ 樹脂
６１ シリコン酸化膜パターン
６２ 凹部
７２ 第１防御壁
７３ 第２防御壁
８２ ダミーパターン
８３ ＰＳＧ膜
８４ サイドウォール
Claims (5)
- 半導体基板上に形成された突起状の半導体層と、
前記半導体層の少なくとも側面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟むように前記半導体層内に形成されたソース及びドレイン領域と、
前記半導体基板上に形成され、前記半導体層の周りに配設された防御壁と、
前記半導体層および前記防御壁上に形成された絶縁膜と、
を具備することを特徴とする半導体装置。 - 半導体基板上に形成された複数の突起状の半導体層と、
前記半導体層の各々の少なくとも側面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように前記半導体層内に形成されたソースおよびドレイン領域と、
前記半導体基板上に形成され、前記複数の半導体層の周りに配設された第１防御壁と、
前記複数の半導体層間の前記半導体基板上に形成された第２防御壁と、
前記複数の半導体層、前記第１および第２防御壁上に形成された絶縁膜と、
を具備することを特徴とする半導体装置。 - 前記防御壁の高さが前記半導体層の高さ以上であることを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記防御壁は、ハニカム構造の横断面を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
- 半導体基板上に積層された第１導電型の半導体層を選択的に除去して、突起状の半導体層と前記半導体層の周りに配設された防御壁とを同時に形成する工程と、
前記半導体層の少なくとも側面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体層部に第２導電型の不純物層をそれぞれ導入しソースおよびドレイン領域を形成する工程と、
前記半導体層および前記防御壁上に絶縁膜を形成する工程と、
前記絶縁膜を介して前記ゲート電極、ソースおよびドレイン領域と電気的接続する配線層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005051364A JP2006237376A (ja) | 2005-02-25 | 2005-02-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005051364A JP2006237376A (ja) | 2005-02-25 | 2005-02-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006237376A true JP2006237376A (ja) | 2006-09-07 |
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ID=37044684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005051364A Pending JP2006237376A (ja) | 2005-02-25 | 2005-02-25 | 半導体装置およびその製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP2006237376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2009682A1 (fr) * | 2007-06-26 | 2008-12-31 | STMicroelectronics (Crolles 2) SAS | Transistor à effet de champ de type finfet isolé du substrat |
-
2005
- 2005-02-25 JP JP2005051364A patent/JP2006237376A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2009682A1 (fr) * | 2007-06-26 | 2008-12-31 | STMicroelectronics (Crolles 2) SAS | Transistor à effet de champ de type finfet isolé du substrat |
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