JPH02262375A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置特にＭＯ８型電界効果トランジス
タに関する。

（従来の技術） 半導体集積回路の高集積化につれ、それを構成するＭＯ
ＳＦＥＴの素子寸法は微細化される傾向にある。これに
伴い、ソース・ドレイン中あるいはゲート中の不純物の
拡散を十分おさえる丸め、プロセスの低温化が重要とな
っている。ＭＯＳＦＥＴの製造工程における高温工程の
１つである後酸化工程は、ゲート絶縁膜の信頼性向上の
点で重要であるが、ゲート絶縁膜形成後に行われるため
、ゲート電極材料の選択に対して、制約を課している。

すなわち、１つには、ゲート電極にボロンをドープした
ポリシリコンを用いた場合、後酸化時の温度が高いこと
から、ゲート電極中のボロンが酸化膜中から基板へと拡
散して、基板表面濃度の増加會特性の不安定化・しきい
値のばらつきなどによる歩留まシの低下などの問題を引
き起こしていた。

また、１つには、抵抗が小さいことから配線遅延を低下
できるという利点をもつタングステン（５）やモリブデ
ン（Ｍｏ）などの高融点金属を、ゲート電極に用いた場
合、高温・酸化性雰囲気にさらされることで、高融点金
属が酸化されてしまうため後酸化工程をもちいることが
できなかった。

しかしながら、いずれの場合にも、後酸化工程を行わな
いと、ゲート電極のソースΦドレイン側端部での電界集
中がおこシ、ゲート酸化膜の絶縁破壊が起とシやすい等
の信頼性上の問題が生じていた。

（発明が解決しようとする課題） 前述したように微細な寸法のＭＯＳＦＥＴにおいて、酸
化膜の耐圧信頼性の観点から、後酸化工程を行うことが
必要であるが、ゲート電極にボロンをドープしたポリシ
リコンを用いた場合、後酸化中におけるボロンの基板へ
の拡散による特性変動・歩留まり低下が生じていた。ま
た、ゲート電極に高融点金属を用いた場合、後酸化中に
高融点金属が酸化されてしまい、ＭＯＳＦＥＴが実現で
きないという問題を有していた。本発明の目的は、この
様な従来技術の課題を解消して、酸化膜の耐圧低下の問
題がなく、ボロンドープのポリシリコンをゲート電極に
もつ特性変動のないＭＯＳＦＥＴあるいは高融点金属を
ゲート電極にもつＭＯＳＦＥＴに適合した半導体装置を
提供することにある。

〔発明の構成〕

（課題を解決するための手段） 上記の従来の課題を解決するために、本発明は、半導体
基板上にゲート絶縁膜及びゲート電極を備えたゲート領
域と、このゲート領域の両側にソース・ドレイン領域が
形成された構造を有する電界効果トランジスタにおいて
、前記ゲート領域力、半導体基板を台形状に堀シこんだ
構造の底部及び溝側面部にあり、かつゲート電極の端部
が溝側面部のゲート酸化膜上にあることを特徴とする。

（作用） 本発明による電界効果トランジスタでは、ゲート酸化前
の段階で、半導体基板の一部をあらかじめ溝形に堀シこ
み、溝の側面部に傾斜をつけておく。このとき、例えば
基板の面方位（１００）であれは、傾斜状の溝の側面部
は（１００）以外の面方位となる。（１００）面は、他
の面方位と比較して、酸化速度が低いことが知られてい
るので、ゲート酸化をおこなった後では、溝側面部の酸
化膜厚は溝底部の酸化膜厚よりも自動的に厚くなる。こ
れは、（１００）面の基板面方位に限られることではな
く、使用する酸化条件下で、溝側面部が底部よりも酸化
速度が速いような全ての面方位の組み合わせにおいて、
用いることができる。ゲート酸化の後、ゲート電極を形
成するさいゲート電極のソースおよびドレイン側端部が
底部よシも酸化膜厚の厚い溝側面部上にくるように配置
すれば、後酸化工程を行うことなく、ゲート電極端部で
の電界集中ならびにそれに起因する絶縁破壊を抑えるこ
とができる。この結果、ボロンドープ・ポリシリコンを
ゲート電極とするＭＯＳＦＥＴでは、後酸化工程が削減
できるとともにボロンの基板への突き抜けを抑え、特性
変動を低下させることができる。また、高融点金属をゲ
ート電極とするＭＯＳＦＥＴでは、金属が酸化されるよ
うな高温・酸化性雰囲気での熱工程がなくなるため、別
途新たな工程を付加することなく、素子が実現できる。

（実施例） 第１図は本発明の一実施例であるｐチャネルＭＯ８ＦＥ
Ｔの断面図である。図中の１はｎ形シリョン基板で、チ
ャネル部分となる基板表面には溝が堀られておシ、かつ
溝側面には傾斜がつけられている。２はフィールド酸化
膜、３はチャネルストッパ層であシ、フィールド酸化膜
２に囲まれるようにソース領域４、ドレイン領域５、溝
底部ゲート酸化膜６、溝側面部ゲート酸化膜７、基板上
面部ゲート酸化膜８と、前記溝底部ゲート酸化膜６と溝
側面部ゲート酸化膜７上に設けられたゲート電極からな
るＭＯＳＦＥＴが形成されている。ここで７の酸化膜厚
は６，８の酸化膜厚よりも厚くなっている。又１０はゲ
ート保護絶縁膜、１１はソース電極、１２はドレイン電
極、１３は眉間絶縁膜、１４は配線電極である。

次に、本発明の一実施例でおる上記構造の半導体装置の
製造方法について、第２図の工程断面図を参照して説明
する。まず、第２図（ａ）に示す様に半導体基板１にフ
ィールド酸化膜、チャネルストッパ層を形成後、前記基
板１のチャネルとなる部分に側面が所定の傾斜を持つ溝
１ａを形成する。

溝１ａはレジストを用いて溝以外の部分をおおっておき
反応性ガスによるリアクティブ・イオン拳エツチングあ
るいはＫＯＨなどのエツチング溶液を用いたウェット−
エツチングによ多形成することができる。このとき、側
面部の面方位が底部の面方位よシ、酸化速度が速くなる
ようエツチング条件を設定すればよい。

例えば基板１の面方位が（１００）面であれば、前記傾
斜を形成する側面の面方位は酸化速度１ｇ１ｏｏ）面よ
シ速い（１００）面取外の面となるので前記溝の側面に
形成される酸化膜は底面に形成される酸化膜よシも厚く
なる。

さらに、前記リアクティブ・イオン・エツチングによシ
溝に傾斜をもたせる具体的条件について、第３図の特性
図を用いて詳細に説明する。ここでは基板を平行平板型
反応性イオンエツチング装置内に導入し、エツチングガ
スとしてＣｔ、とＣｌＨ４の混合ガスを用い、圧力Ｑ、
　ｌ　Ｔｏｒｒ、基板温度２０℃±５℃、入力パワーＩ
Ｗ／ｉの条件でエツチングを行った。前記Ｃｔ、とＣｘ
Ｈ＋の混合ガスの混合比を変化させたところその混合比
が大であるなど溝の傾斜角（θ）は第３図に示す如く小
となる。

このようにエツチングガスの混合比等のエツチング条件
を変えることによって溝側面の面方位を底部の面方位よ
シ酸化速度が速くなるように設定することが可能である
。

尚、前記エツチングに先立ち、基板表面に絶縁膜を形成
し、さらにその上に溝の形成予定領域に開口を有するレ
ジストパターンを形成した後、前記レジストパターンを
マスクとして前記絶縁膜を反応性イオンエツチングでエ
ツチングし前記リアクティブ・イオン拳エツチングによ
る基板のエツチングマスクとなる絶縁膜パターンを形成
するようにすればよい。

次に、第２図（ｂ）に示す様にゲート酸化を行う。

この時、７の溝側面部ゲート酸化膜の膜厚は、６の溝底
部のゲート酸化膜の膜厚あるいは８の基板上面部のゲー
ト酸化膜の膜厚よシも自動的に厚くなる。

次に、第２図（Ｃ）　Ｋ示す様に酸化膜６，７．８上に
ゲート電極材料である例えばボロンがドープされたポリ
シリコン膜１５を形成するようにする。

この後、第２図（ｄ）に示す様に、チャネル部の段差が
十分埋まるようにレジスト膜１６を塗布する。

更に、第２図（ｅ）に示す様に、平坦部のゲート電極材
料のポリシリコン膜１５が露出するまでレジストパター
ン・バックする。このとき、ゲート部分は溝が堀られて
いるため、レジストの一部１６ａが溝内に残シ、次の工
程でのゲート電極除去の際のマスクとなる。

次に、第２図（ｆ）に示す様に第２図（ｅ）の工程で残
ったレジス）１６ａをマスクにして、ポリシリコン膜１
５をリアクティブ・イオン・エツチングによシエッチン
グし、ゲート電極９を形成する。

以上の第２図（Ｃ）乃至（ｆ）の工程において適切なレ
ジス、ト膜厚φゲート電極材料膜厚・エツチング条件を
選択することによシ、溝の位置に対してゲート電極の位
置は自己整合的に決定され、溝側面部にゲート電極の端
部を配置させることができる。

あるいは第２図（Ｃ）乃至（ｆ）の工程を用いず、マス
ク合わせを用いてゲート電極材料を加工し、溝側面部に
ゲート電極端部がくるようにしてもよい。

この後は、レジストを除去し通常のＭＯＳＦＥＴの製造
工程に従って、ゲート電極をマスクにしてイオン注入を
おこないソース・ドレインを形成しその後、眉間絶縁膜
１３の形成およびソース・ドレインおよびゲート電極と
接続する配線を形成して第１図に示したｐチャネルＭＯ
８ＦＥＴを得ることができる。

この実施例によれば、後酸化工程を行なうことなく高信
頼性のゲート酸化膜が得られるのでゲート電極端部での
電界集中およびそれに起因する絶縁破壊が抑制できる。

従ってポリシリコン膜中のボロンが基板へ突き抜けずＭ
ＯＳＦＥＴの特性変動を低下することができる。また、
ゲート電極材料が高融点金属である場合、前記金属が酸
化される高温−酸化性雰囲気での熱工程がなくなシ、金
属を酸化させないようにする工程を行なう必要がなく素
子の製造工程が簡略化できるという利点がある。

〔発明の効果〕

本発明によれば、工程が簡略化された亮信頼性の半導体
装置を提供することが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例であるｐチャネルＭＯ８ＦＥ
Ｔの断面図、第２図は上記半導体装置の製造工程を示す
断面図、第３図はエツチングの条件を示す特性図である
。 １・・・ｎ形シリコン基板、２・・・フィールド酸化膜
、３・・・チャネルストッパ層、４・・・ソース領域、
５・・・ドレイン領域、６・・・溝底部ゲート酸化膜、
７・・・溝側面部ゲート酸化膜、８・・・基板上面部ゲ
ート酸化膜厚、９・・・ゲート電極、１０・・・ゲート
保護絶縁鳳１１・・・ソース電極、１２・・・ドレイン
電極、１３・・・層間絶縁膜、１４・・・配線電極、１
５・・・ゲート電極材料堆積膜、１６・・・レジスト。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に積層されたゲート絶縁膜及びゲー
   ト電極を備えたゲート領域と、このゲート領域の両側に
   ソース、ドレイン領域が形成された構造を有する半導体
   装置であって、前記ゲート領域は前記半導体基板に形成
   される側面が斜面で構成された溝の内部にあって、前記
   溝底部の絶縁膜は側面のそれよりも厚く形成され、かつ
   ゲート電極の端部が前記溝側面のゲート酸化膜上になる
   ように形成されてなることを特徴とする半導体装置。
2. （２）前記ゲート電極はボロンがドープされたポリシリ
   コンあるいは高融点金属である請求項１記載の半導体装
   置。