JP2503209B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2503209B2 JP2503209B2 JP61009514A JP951486A JP2503209B2 JP 2503209 B2 JP2503209 B2 JP 2503209B2 JP 61009514 A JP61009514 A JP 61009514A JP 951486 A JP951486 A JP 951486A JP 2503209 B2 JP2503209 B2 JP 2503209B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- manufacturing
- oxide film
- film thickness
- oxidation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000000034 method Methods 0.000 title description 14
- 230000003647 oxidation Effects 0.000 claims description 17
- 238000007254 oxidation reaction Methods 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 239000013078 crystal Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 8
- 238000002474 experimental method Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000010453 quartz Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 235000012489 doughnuts Nutrition 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 〔概要〕 SOIにMOSFETを形成する半導体装置の製造方法であっ
て、ゲート酸化を1100℃以上の温度の下で、かつHC1酸
化法により行うことにより、膜厚が一定のゲート酸化膜
の形成を可能とする。
て、ゲート酸化を1100℃以上の温度の下で、かつHC1酸
化法により行うことにより、膜厚が一定のゲート酸化膜
の形成を可能とする。
本発明はSOI−MOSFETを形成する半導体装置の製造方
法に関するものであり、更に詳しく言えばSOI−MOSFET
のゲート酸化膜を形成する方法に関するものである。
法に関するものであり、更に詳しく言えばSOI−MOSFET
のゲート酸化膜を形成する方法に関するものである。
絶縁膜上の多結晶シリコン層または非結晶質シリコン
層をレーザによって溶解し、これを再結晶化することに
よって形成する単結晶シリコン層にFETを作成する半導
体装置の製造方法は、３次元ICの製造方法とともに、超
高速かつ超高密度VLSIを作成するための中心的技術であ
る。
層をレーザによって溶解し、これを再結晶化することに
よって形成する単結晶シリコン層にFETを作成する半導
体装置の製造方法は、３次元ICの製造方法とともに、超
高速かつ超高密度VLSIを作成するための中心的技術であ
る。
上述のように、多結晶シリコン層または非晶質シリコ
ン層を再結晶化するためにはレーザ光を照射してこれを
溶融させる。しかしレーザ光のスポット径は一般にウエ
ハ径よりも小さいから、ウエハ全体としては一様には溶
融されない。このためシリコン層にはビームの軌跡に沿
って両側から結晶粒界（グレイン・バウンダリー）が生
じる。
ン層を再結晶化するためにはレーザ光を照射してこれを
溶融させる。しかしレーザ光のスポット径は一般にウエ
ハ径よりも小さいから、ウエハ全体としては一様には溶
融されない。このためシリコン層にはビームの軌跡に沿
って両側から結晶粒界（グレイン・バウンダリー）が生
じる。
ところでこの結晶粒界を除くものとして、例えばレー
ザスポットをドーナツビームやツインビームなど特殊な
形状にするものや、あるいは傍熱法や周辺反射防止膜法
などサンプルを特殊な構造とするものが知られている。
ザスポットをドーナツビームやツインビームなど特殊な
形状にするものや、あるいは傍熱法や周辺反射防止膜法
などサンプルを特殊な構造とするものが知られている。
しかしこれらはいずれも部分的な領域（200μｍ×100
μｍ程度）に限られており、この領域外では依然として
結晶粒界が残存している。
μｍ程度）に限られており、この領域外では依然として
結晶粒界が残存している。
いずれにしても結晶粒界の残存はSOIの面方位が場所
によって異なることを示している。
によって異なることを示している。
すなわち、周知のように面方位の異なるシリコン層の
酸化レートは異なっているから（例えば（100）と（11
1）、このシリコン層にゲート酸化膜を形成するとき各M
OSFETのゲート酸化膜厚は必ずしも同じでない。ところ
でMOSFETの閾値電圧Vthは Vth＝２φFP＋XOX/∈OX×QB φFP;フェルミ準位 xOX;ゲート酸化膜厚 ∈OX;ゲート酸化膜の誘電率 QB;バルクの空乏層内の全チャージ で与えられるから、膜厚のバラツキはVthのバラツキの
大きな原因となる。
酸化レートは異なっているから（例えば（100）と（11
1）、このシリコン層にゲート酸化膜を形成するとき各M
OSFETのゲート酸化膜厚は必ずしも同じでない。ところ
でMOSFETの閾値電圧Vthは Vth＝２φFP＋XOX/∈OX×QB φFP;フェルミ準位 xOX;ゲート酸化膜厚 ∈OX;ゲート酸化膜の誘電率 QB;バルクの空乏層内の全チャージ で与えられるから、膜厚のバラツキはVthのバラツキの
大きな原因となる。
本発明はかかる従来例の問題点に鑑みて創作されたも
のであり、結晶粒界の存在いかんにかかわらず、膜厚の
一定のゲート酸化膜を形成することを可能とする半導体
装置の製造方法の提供を目的とする。
のであり、結晶粒界の存在いかんにかかわらず、膜厚の
一定のゲート酸化膜を形成することを可能とする半導体
装置の製造方法の提供を目的とする。
本発明は、結晶軸の異なるグレーンよりなるシリコン
再結晶膜を基板とするSOI−MOSFETを形成する半導体装
置の製造方法において、前記SOI−MOSFETのゲート酸化
は、HC1を含むガスを用い、1100℃以上の温度下で、前
記結晶軸の異なるシリコン膜を酸化して行うものである
ことを特徴とする。
再結晶膜を基板とするSOI−MOSFETを形成する半導体装
置の製造方法において、前記SOI−MOSFETのゲート酸化
は、HC1を含むガスを用い、1100℃以上の温度下で、前
記結晶軸の異なるシリコン膜を酸化して行うものである
ことを特徴とする。
本発明により、面方位の異なるシリコン層のゲート酸
化膜もほぼ同じ膜厚となるので、結晶粒界の存在するSO
Iにゲート酸化を行う場合にも全体として膜厚が一定の
ゲート酸化膜を得ることが可能となる。
化膜もほぼ同じ膜厚となるので、結晶粒界の存在するSO
Iにゲート酸化を行う場合にも全体として膜厚が一定の
ゲート酸化膜を得ることが可能となる。
次に図を参照しながら本発明の実施例について説明す
る。第１図は本発明の実施例に係る半導体装置の製造方
法を説明する断面図であり、１は石英管である。２は載
置台３に載置されたウエハであり、４は石英管１内を所
定の温度に設定するためのヒータである。また5,6はそ
れぞれ石英管１内に導入されるHC1ガスおよびO2ガスで
あり、７は石英管１から排出される排気ガスである。
る。第１図は本発明の実施例に係る半導体装置の製造方
法を説明する断面図であり、１は石英管である。２は載
置台３に載置されたウエハであり、４は石英管１内を所
定の温度に設定するためのヒータである。また5,6はそ
れぞれ石英管１内に導入されるHC1ガスおよびO2ガスで
あり、７は石英管１から排出される排気ガスである。
本願の発明者は実施例の作用効果を確認するために次
の２つの実験を行った。以下これについて説明する。
の２つの実験を行った。以下これについて説明する。
（第１の実験） 面方位（100）と（111）のシリコンウエハを用いて90
0℃でウェット酸化を行った。この時（100）面での酸化
膜厚が500Åとなる時間で（100）と（111）と同時に酸
化した。その結果（111）面のウエハに形成される酸化
膜の膜厚は（100）面に形成される酸化膜に比べてほぼ4
5％の割合で厚く形成されるものであった。
0℃でウェット酸化を行った。この時（100）面での酸化
膜厚が500Åとなる時間で（100）と（111）と同時に酸
化した。その結果（111）面のウエハに形成される酸化
膜の膜厚は（100）面に形成される酸化膜に比べてほぼ4
5％の割合で厚く形成されるものであった。
次に第１図に示す本発明の実施例に係る製造方法によ
り、酸化温度を変えて面方位（100）と（111）のシリコ
ンウエハについて酸化を行った。この場合も、酸化時間
は各温度に対して（100）面での酸化膜厚が500Åとなる
ように選定した。第２図はその実験結果を示す図で、横
軸は酸化温度を表わしており、縦軸は（100）面の酸化
膜厚で規格化された（111）面の酸化膜と（100）面の酸
化膜の膜厚の差を表わしている。
り、酸化温度を変えて面方位（100）と（111）のシリコ
ンウエハについて酸化を行った。この場合も、酸化時間
は各温度に対して（100）面での酸化膜厚が500Åとなる
ように選定した。第２図はその実験結果を示す図で、横
軸は酸化温度を表わしており、縦軸は（100）面の酸化
膜厚で規格化された（111）面の酸化膜と（100）面の酸
化膜の膜厚の差を表わしている。
この実験から示されるように、まず前述の900℃でウ
エット酸化法による場合には45％の膜厚差があったのに
比較して、HC1酸化法による場合34％程度の膜厚差に減
少していることがわかる。
エット酸化法による場合には45％の膜厚差があったのに
比較して、HC1酸化法による場合34％程度の膜厚差に減
少していることがわかる。
さらに酸化温度を上げていくと徐々に膜厚差が減り、
1150℃では５％にまで膜厚差が減ってくる。
1150℃では５％にまで膜厚差が減ってくる。
このように本発明の実施例に係る半導体装置の製造方
法によれば、シリコン層の面方位が異っている場合に
も、ほぼ一様な膜厚の酸化膜を形成することが可能とな
る。
法によれば、シリコン層の面方位が異っている場合に
も、ほぼ一様な膜厚の酸化膜を形成することが可能とな
る。
（第２の実験） 次に実際にSOI−MOSFETを作成し、FETの閾値電圧Vth
のウエハ上のバラツキを調べる。
のウエハ上のバラツキを調べる。
実験ではSOI−MOSFETを次のようにして作成した。ま
ずシリコン基板上の1.0μｍのシリコン酸化膜を形成し
た後に、0.4μｍの多結晶シリコン層をCVD法により堆積
した。次に12WのArレーザで多結晶シリコン層を溶融し
て再結晶化を行うと、平均グレインサイズ30μｍ×20μ
ｍの単結晶シリコン層を得た。
ずシリコン基板上の1.0μｍのシリコン酸化膜を形成し
た後に、0.4μｍの多結晶シリコン層をCVD法により堆積
した。次に12WのArレーザで多結晶シリコン層を溶融し
て再結晶化を行うと、平均グレインサイズ30μｍ×20μ
ｍの単結晶シリコン層を得た。
次に通常のMOSFETの作成手順に従う製造工程を経てシ
リコンゲートMOSFETを作成した。ゲート酸化膜の形成は
第１図に示す製造方法により、酸化温度1100℃の下で行
った。
リコンゲートMOSFETを作成した。ゲート酸化膜の形成は
第１図に示す製造方法により、酸化温度1100℃の下で行
った。
いまVthのバラツキを、σ／▲▼と表わす。
σ;Vthの標準偏差 ▲▼;Vthの平均値 この結果、従来のゲート酸化法（900℃ウェット酸
化）によれば30％のバラツキを示したのに対し、本発明
の実施例のゲート酸化法（1100℃,HC1酸化）によれば３
％のバラツキに抑えることができた。
化）によれば30％のバラツキを示したのに対し、本発明
の実施例のゲート酸化法（1100℃,HC1酸化）によれば３
％のバラツキに抑えることができた。
このように本発明の実施例に係る半導体装置の製造方
法によれば、面方位の異なるシリコン層にもほぼ同一の
膜厚のゲート酸化膜を形成することができるから、SOI
−MOSFETのVthのバラツキを大幅に抑えることが可能と
なる。
法によれば、面方位の異なるシリコン層にもほぼ同一の
膜厚のゲート酸化膜を形成することができるから、SOI
−MOSFETのVthのバラツキを大幅に抑えることが可能と
なる。
なお実施例ではVthのバラツキが抑えられることにつ
いて言及したが、容量を形成する場合には容量のバラツ
キが抑えられることは明らかである。
いて言及したが、容量を形成する場合には容量のバラツ
キが抑えられることは明らかである。
以上説明したように、本発明によれば面方位の異なる
シリコン層についてもほぼ同一の膜厚の酸化膜を形成す
ることができるので、結晶粒界の存在するSOIにおいて
もVthのバラツキの少ないMOSFETを作成することが可能
となる。
シリコン層についてもほぼ同一の膜厚の酸化膜を形成す
ることができるので、結晶粒界の存在するSOIにおいて
もVthのバラツキの少ないMOSFETを作成することが可能
となる。
第１図は本発明の実施例に係る半導体装置の製造方法を
説明する断面図であり、第２図は第１図に示す製造方法
によって作成された面方位の異なるシリコン層上に形成
した酸化膜の相対的な膜厚差と酸化温度との関係を示す
図である。 １……石英管 ２……ウエハ ３……載置台 ４……ヒータ ５……HC1ガス ６……O2ガス ７……排気ガス
説明する断面図であり、第２図は第１図に示す製造方法
によって作成された面方位の異なるシリコン層上に形成
した酸化膜の相対的な膜厚差と酸化温度との関係を示す
図である。 １……石英管 ２……ウエハ ３……載置台 ４……ヒータ ５……HC1ガス ６……O2ガス ７……排気ガス
Claims (1)
- 【請求項１】少なくとも（111）面と（100）面とを含
む、結晶軸方向の異なるグレーンよりなるシリコン再結
晶膜を基板とするSOI−MOSFETを形成する半導体装置の
製造方法において、 前記SOI−MOSFETのゲート酸化は、HC1を含むガスを用
い、1100℃以上の温度下で、前記結晶軸方向の異なるシ
リコン膜を酸化して行うものであることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61009514A JP2503209B2 (ja) | 1986-01-20 | 1986-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61009514A JP2503209B2 (ja) | 1986-01-20 | 1986-01-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62166567A JPS62166567A (ja) | 1987-07-23 |
| JP2503209B2 true JP2503209B2 (ja) | 1996-06-05 |
Family
ID=11722363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61009514A Expired - Lifetime JP2503209B2 (ja) | 1986-01-20 | 1986-01-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503209B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2559405Y2 (ja) * | 1991-12-26 | 1998-01-19 | 株式会社アドバンス | 超小型電気温熱治療器 |
| JPH0878533A (ja) * | 1994-08-31 | 1996-03-22 | Nec Corp | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023175A (ja) * | 1973-06-29 | 1975-03-12 | ||
| JPS51112180A (en) * | 1975-03-28 | 1976-10-04 | Fujitsu Ltd | Method for formation of the silcon oxide coated film |
| JPS55162224A (en) * | 1979-06-06 | 1980-12-17 | Toshiba Corp | Preparation of semiconductor device |
-
1986
- 1986-01-20 JP JP61009514A patent/JP2503209B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023175A (ja) * | 1973-06-29 | 1975-03-12 | ||
| JPS51112180A (en) * | 1975-03-28 | 1976-10-04 | Fujitsu Ltd | Method for formation of the silcon oxide coated film |
| JPS55162224A (en) * | 1979-06-06 | 1980-12-17 | Toshiba Corp | Preparation of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62166567A (ja) | 1987-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0656882B2 (ja) | スタックドｍｏｓデバイスの製造方法 | |
| US4494300A (en) | Process for forming transistors using silicon ribbons as substrates | |
| JPS58176929A (ja) | 半導体装置の製造方法 | |
| US6265250B1 (en) | Method for forming SOI film by laser annealing | |
| JP2503209B2 (ja) | 半導体装置の製造方法 | |
| JP2502789B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0450746B2 (ja) | ||
| JPS6212152A (ja) | 半導体装置の製造方法 | |
| JPH0355829A (ja) | 半導体装置の製造方法 | |
| JPH02864B2 (ja) | ||
| JPS5797647A (en) | Forming of electrode wiring in semiconductor device | |
| JPS6148976A (ja) | 薄膜トランジスタ | |
| JPS57155764A (en) | Manufacture of semiconductor device | |
| JPH0379035A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPH0294624A (ja) | 半導体装置 | |
| JPH02260456A (ja) | 半導体装置の製造方法 | |
| JPH02170522A (ja) | 半導体装置の製造方法 | |
| JPH02208942A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0336312B2 (ja) | ||
| JPS6146964B2 (ja) | ||
| JPS56138947A (en) | Manufacture of ic memory | |
| JPS61123125A (ja) | 半導体装置の製造方法 | |
| JPH02194561A (ja) | 薄膜半導体装置とその製造方法 | |
| JPS6236855A (ja) | 半導体装置の製造方法 | |
| JPS6350014A (ja) | 半導体装置の製造方法 |