JP2011134882A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板に素子分離絶縁膜を形成することにより、第1の半導体素子領域と第2の半導体素子領域とを画定する工程と、前記第2の半導体素子領域と前記第2の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第1の半導体素子領域と前記第1の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、前記マスクを用いて、前記第1の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、前記素子分離絶縁膜をエッチングする工程の後、前記マスクを用いて前記第1の半導体素子領域に対して異方性エッチングを行う工程と、前記マスクを除去する工程と、前記マスクを除去した後に熱酸化により第1の半導体素子領域と第2の半導体素子領域とにゲート酸化膜を形成する工程と、を有することを特徴とする半導体装置の製造方法により上記課題を解決する。
【選択図】 図4
Description
、一方の酸化膜をエッチングにより薄くする方法が考えられる。しかしながら、ウエットエッチングにより酸化膜を均一に0.01〜0.03nm程度薄くすることは極めて困難であり、また、ドライエッチングの場合では、絶縁膜にトラップが形成されてしまうため、形成されるMOSトランジスタに影響を与えてしまう。
第1の実施の形態について説明する。本実施の形態は、SRAM領域とLogic領域とを有する半導体装置の製造方法であり、図1〜図7に基づき説明する。尚、図1〜図4においては、左側がSRAM領域の形成される第1の半導体素子領域であり、右側がLogic領域の形成される第2の半導体素子領域である。
次に、第2の実施の形態について説明する。本実施の形態は、第1の実施の形態とは異なるSRAM領域とLogic領域とを有する半導体装置の製造方法である。本実施の形態について、図8〜図14に基づき説明する。尚、図8〜図11においては、左側がSRAM領域の形成される第1の半導体素子領域であり、右側がLogic領域の形成される第2の半導体素子領域である。
(付記1)
半導体基板に素子分離絶縁膜を形成することにより、第1の半導体素子領域と第2の半導体素子領域とを画定する工程と、
前記第2の半導体素子領域と前記第2の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第1の半導体素子領域と前記第1の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、
前記マスクを用いて、前記第1の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、
前記素子分離絶縁膜をエッチングする工程の後、前記マスクを用いて前記第1の半導体素子領域に対して異方性エッチングを行う工程と、
前記マスクを除去する工程と、
前記マスクを除去した後に熱酸化により第1の半導体素子領域と第2の半導体素子領域とにゲート酸化膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記2)
前記異方性エッチングは、ウエットエッチングであることを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記ウエットエッチングは、HMDSまたはKOHにより行うものであることを特徴とする付記2に記載の半導体装置の製造方法。
(付記4)
半導体基板に素子分離絶縁膜を形成することにより、第1の半導体素子領域と第2の半導体素子領域とを画定する工程と、
前記第2の半導体素子領域と前記第2の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第1の半導体素子領域と前記第1の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、
前記マスクを用いて、前記第1の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、
前記素子分離絶縁膜をエッチングする工程の後、水素雰囲気、不活性ガス雰囲気において熱処理を行う工程と、
前記熱処理の後に前記マスクを除去する工程と、
前記マスクを除去した後に熱酸化によりゲート酸化膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記5)
前記熱処理の温度は、850℃〜1250℃であることを特徴とする付記4に記載の半導体装置の製造方法。
(付記6)
前記半導体基板の基板面は、[100]、[010]、[001]、[110]、[101]、[011]面のいずれかであることを特徴とする付記1から5のいずれかに記載の半導体装置の製造方法。
(付記7)
前記エッチングまたは前記熱処理が行われた後の半導体基板の前記第1の半導体素子領域における表面には、[311]または[111]面が形成されることを特徴とする付記1から6のいずれかに記載の半導体装置の製造方法。
(付記8)
半導体基板に素子分離絶縁膜を形成することにより、第1の幅を有する第1の半導体素子領域と前記第1の幅よりも狭い第2の半導体素子領域とを画定する工程と、
前記素子分離絶縁膜を形成した後に、前記第1の半導体素子領域に第1のゲート酸化膜を形成し、前記第2の半導体素子領域に第2のゲート酸化膜を形成する工程と、
前記第1のゲート酸化膜及び前記第2のゲート酸化膜を形成した後、不活性ガス雰囲気中において、第1温度で第1の熱処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。
(付記9)
前記第1のゲート酸化膜及び前記第2のゲート酸化膜は、前記第1温度よりも低い第2温度で第2の熱処理により形成されることを特徴とする付記8に記載の半導体装置の製造方法。
(付記10)
前記第1温度は、850℃〜1050℃であることを特徴とする付記8または9に記載の半導体装置の製造方法。
(付記11)
前記第1のゲート酸化膜の膜厚は、前記第2のゲート酸化膜の膜厚よりも、0.01〜0.03nm厚く形成されていることを特徴とする付記1から10に記載の半導体装置の製造方法。
11a Si領域(SRAM領域における)
11b Si領域(Logic領域における)
12 SiN膜
12a SiNマスク
13 レジストパターン
14 溝
15 ライナー
16 酸化膜
16a 埋め込み酸化膜
17 フォトレジスト
18a ゲート酸化膜
18b ゲート酸化膜
19 ポリシリコン
19a ゲート電極
19b ゲート電極
20 レジストパターン
21a 酸化膜
21b 酸化膜
22a ゲートシリサイド電極
22b ゲートシリサイド電極
23a ソース電極
23b ソース電極
24a ドレイン電極
24b ドレイン電極
25 層間絶縁膜
26a コンタクトホール
26b コンタクトホール
27a 接続電極
27b 接続電極
Claims (7)
- 半導体基板に素子分離絶縁膜を形成することにより、第1の半導体素子領域と第2の半導体素子領域とを画定する工程と、
前記第2の半導体素子領域と前記第2の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第1の半導体素子領域と前記第1の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、
前記マスクを用いて、前記第1の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、
前記素子分離絶縁膜をエッチングする工程の後、前記マスクを用いて前記第1の半導体素子領域に対して異方性エッチングを行う工程と、
前記マスクを除去する工程と、
前記マスクを除去した後に熱酸化により第1の半導体素子領域と第2の半導体素子領域とにゲート酸化膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記異方性エッチングは、ウエットエッチングであることを特徴とする請求項1に記載の半導体装置の製造方法。
- 半導体基板に素子分離絶縁膜を形成することにより、第1の半導体素子領域と第2の半導体素子領域とを画定する工程と、
前記第2の半導体素子領域と前記第2の半導体素子領域を囲う前記素子分離絶縁膜を覆い、前記第1の半導体素子領域と前記第1の半導体素子領域を囲う前記素子分離絶縁膜を露出させるマスクを形成する工程と、
前記マスクを用いて、前記第1の半導体素子領域を囲う前記素子分離絶縁膜をエッチングする工程と、
前記素子分離絶縁膜をエッチングする工程の後、水素雰囲気、不活性ガス雰囲気において熱処理を行う工程と、
前記熱処理の後に前記マスクを除去する工程と、
前記マスクを除去した後に熱酸化によりゲート酸化膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記半導体基板の基板面は、[100]、[010]、[001]、[110]、[101]、[011]面のいずれかであることを特徴とする請求項1から3のいずれかに記載の半導体装置の製造方法。
- 半導体基板に素子分離絶縁膜を形成することにより、第1の幅を有する第1の半導体素子領域と前記第1の幅よりも狭い第2の半導体素子領域とを画定する工程と、
前記素子分離絶縁膜を形成した後に、前記第1の半導体素子領域に第1のゲート酸化膜を形成し、前記第2の半導体素子領域に第2のゲート酸化膜を形成する工程と、
前記第1のゲート酸化膜及び前記第2のゲート酸化膜を形成した後、不活性ガス雰囲気中において、第1温度で第1の熱処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1のゲート酸化膜及び前記第2のゲート酸化膜は、前記第1温度よりも低い第2温度で第2の熱処理により形成されることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記第1のゲート酸化膜の膜厚は、前記第2のゲート酸化膜の膜厚よりも、0.01〜0.03nm厚く形成されていることを特徴とする請求項1から6に記載の半導体装置の製造方法。
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JPH0878533A (ja) * | 1994-08-31 | 1996-03-22 | Nec Corp | 半導体装置及びその製造方法 |
JP2008078356A (ja) * | 2006-09-21 | 2008-04-03 | Elpida Memory Inc | 半導体装置およびその製造方法 |
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