JPS58166759A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58166759A JPS58166759A JP57050592A JP5059282A JPS58166759A JP S58166759 A JPS58166759 A JP S58166759A JP 57050592 A JP57050592 A JP 57050592A JP 5059282 A JP5059282 A JP 5059282A JP S58166759 A JPS58166759 A JP S58166759A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
近年電界効果個トランジスタに於て素子の高性能化のた
め高電圧・高電流を特徴とする高電力化と、高速・高電
流利得を特徴とする高周波化に努力が払われている。本
尭明は高周波化を計る上で制御性の良いＭＯ８形電界効
釆トランジスタを含む半導体装置を提供するものである
。ＭＯ８Ｉｌ電界効果トランジスタの高周波化のための
有能指数（）’ｉｇｕｒｅ ｏｆ ｍｅｒｉｔ ） Ｆ
は素子特性及び素子構造パラメータで表わすと、 である。ここでｐｍ＋素子の相互フンダクタンス、Ｃｆ
：入力容量、声：キャリア移動度、ｖＧ＋正味のゲート
電圧、ｖｄ： キャリアのドリフト速度、Ｌ：実効チャ
ネル長である。これらの指数から高周波化のための鉄性
は、第１にチャネル長の低減であり、次にキャリア移動
度の向上とバイアス電圧の上昇、従ってキャリアのドリ
フト速度に依存する。
め高電圧・高電流を特徴とする高電力化と、高速・高電
流利得を特徴とする高周波化に努力が払われている。本
尭明は高周波化を計る上で制御性の良いＭＯ８形電界効
釆トランジスタを含む半導体装置を提供するものである
。ＭＯ８Ｉｌ電界効果トランジスタの高周波化のための
有能指数（）’ｉｇｕｒｅ ｏｆ ｍｅｒｉｔ ） Ｆ
は素子特性及び素子構造パラメータで表わすと、 である。ここでｐｍ＋素子の相互フンダクタンス、Ｃｆ
：入力容量、声：キャリア移動度、ｖＧ＋正味のゲート
電圧、ｖｄ： キャリアのドリフト速度、Ｌ：実効チャ
ネル長である。これらの指数から高周波化のための鉄性
は、第１にチャネル長の低減であり、次にキャリア移動
度の向上とバイアス電圧の上昇、従ってキャリアのドリ
フト速度に依存する。
これらの要請から現状ではチャネル長は１μ以下のサブ
ミクロンのサイズが要求されており、このサイズの微小
化に伴って種々の製造上の制御性の問題が生じている。
ミクロンのサイズが要求されており、このサイズの微小
化に伴って種々の製造上の制御性の問題が生じている。
すなわち、チャネル長はもちろんのことしきい値電圧が
ばらついたり、ドレイン耐圧が減少するといった問題が
ある。本発明はかかる間層に鑑み、制御性が良く且つ高
周波特性の優れたＭＯ８電界効果トランジスタを含む半
導体装置の製造方法を提供するものである。
ばらついたり、ドレイン耐圧が減少するといった問題が
ある。本発明はかかる間層に鑑み、制御性が良く且つ高
周波特性の優れたＭＯ８電界効果トランジスタを含む半
導体装置の製造方法を提供するものである。
以下、本発明の実施例を図面によって詳細に説明する。
まず、第１図（ａ）に示すように、表面が４Ｈ）Ｏ））
面のＰ型シリコン基板１内にイオン注入、熱拡散、或は
ｄｏｐｅｄ −ＣＶＤ法等によりＮ型拡散領域２を形成
し、その後絶縁膜３を形成する。次に写真蝕刻技術によ
りフォト・レジスト４をパターニングし、絶縁膜５をエ
ツチングしてスリット幅がＬの窓を設ける。次にＫＯＨ
溶波費用いてＳｔ の異方性エツチングを行う。この
際温度が８０’Ｃの場合、ＫＯＨＩＩ度は３０％以上必
要である。濃度が低いとヒロックスやエッチビットが発
生するがらである。ＳＬ の異方性エツチング液とし
ては前記ＫＯＨ水溶液の外にＫＯＨ−ＩＰＡ （イソプ
ロピルアルコール）溶液１、ヒドラジン水溶液等がある
が、種々の条件について検討した結果前記条件に於て５
５％ＫＯＨ溶液が最も良い結果を示した。引き続いて熱
酸化或はＣｖＤ等によりゲート酸化＄６及び６′を形成
して第１図（ｂ）の逆台形状を平ｆテの溝構造を得る。
面のＰ型シリコン基板１内にイオン注入、熱拡散、或は
ｄｏｐｅｄ −ＣＶＤ法等によりＮ型拡散領域２を形成
し、その後絶縁膜３を形成する。次に写真蝕刻技術によ
りフォト・レジスト４をパターニングし、絶縁膜５をエ
ツチングしてスリット幅がＬの窓を設ける。次にＫＯＨ
溶波費用いてＳｔ の異方性エツチングを行う。この
際温度が８０’Ｃの場合、ＫＯＨＩＩ度は３０％以上必
要である。濃度が低いとヒロックスやエッチビットが発
生するがらである。ＳＬ の異方性エツチング液とし
ては前記ＫＯＨ水溶液の外にＫＯＨ−ＩＰＡ （イソプ
ロピルアルコール）溶液１、ヒドラジン水溶液等がある
が、種々の条件について検討した結果前記条件に於て５
５％ＫＯＨ溶液が最も良い結果を示した。引き続いて熱
酸化或はＣｖＤ等によりゲート酸化＄６及び６′を形成
して第１図（ｂ）の逆台形状を平ｆテの溝構造を得る。
次に第１図（Ｃ）の如（Ｐｏ１ｙ−８ｉ。
或は高融点金ａ塾の電極材料を全面に形成し、通常の写
真蝕刻技術により選択的にレジスト４を残してパターン
を形成する。次に本発明に於て重要な工程であるか、入
射角な０だけ傾けたイオンエツチングにより電極材料を
選択的にエツチングしてゲート電極７を形成する。引き
続いて、逆台形状溝の一方の傾斜部にイオン注入或は熱
拡散することによりＮ［ソース拡散領域５を形成する。
真蝕刻技術により選択的にレジスト４を残してパターン
を形成する。次に本発明に於て重要な工程であるか、入
射角な０だけ傾けたイオンエツチングにより電極材料を
選択的にエツチングしてゲート電極７を形成する。引き
続いて、逆台形状溝の一方の傾斜部にイオン注入或は熱
拡散することによりＮ［ソース拡散領域５を形成する。
レジストを除失した後、第１図（ｄ）の如く、８１０を
或はＰ、 Ｓ、 Ｑ （Ｐｂｏｓｐｈｏ−８ｉ１ｉｃａ
ｔｅ−Ｇｌａｓｓ） （Ｄ層間絶縁膜５を形成し、ソー
ス及びドレイン拡散領域２′及びｉのコンタクト・スル
ーホールを開孔した後、Ａｔ等の配線１を極１０，１１
を形成して所望のＭＯ８型電界効果トランジスタを
完成する。上記説明のＭＯ８型電界効果トランジスタに
於て、第１図（Ｃ）のＥ型ＭＯ８領域８、及びＤ型ＭＯ
８領＃に９はツレぞれエンハンスメント型（以下Ｅ型と
いう）及びデプレッシ電ン’Ｖ （以下Ｄ［という）Ｍ
Ｏ８トなるように、これらのＶＴ コントルールを適
切に行うことが本発明の重要なポイントである。これら
の条件については次式が成立するように逆台形溝の幾何
学的寸法を考慮して決定される。すなわち、ドレイン電
流の使用範囲に於てその最大値をＩＤ、ｗａｘ とした
時の条件式は次の通りである。
或はＰ、 Ｓ、 Ｑ （Ｐｂｏｓｐｈｏ−８ｉ１ｉｃａ
ｔｅ−Ｇｌａｓｓ） （Ｄ層間絶縁膜５を形成し、ソー
ス及びドレイン拡散領域２′及びｉのコンタクト・スル
ーホールを開孔した後、Ａｔ等の配線１を極１０，１１
を形成して所望のＭＯ８型電界効果トランジスタを
完成する。上記説明のＭＯ８型電界効果トランジスタに
於て、第１図（Ｃ）のＥ型ＭＯ８領域８、及びＤ型ＭＯ
８領＃に９はツレぞれエンハンスメント型（以下Ｅ型と
いう）及びデプレッシ電ン’Ｖ （以下Ｄ［という）Ｍ
Ｏ８トなるように、これらのＶＴ コントルールを適
切に行うことが本発明の重要なポイントである。これら
の条件については次式が成立するように逆台形溝の幾何
学的寸法を考慮して決定される。すなわち、ドレイン電
流の使用範囲に於てその最大値をＩＤ、ｗａｘ とした
時の条件式は次の通りである。
ＩＤ、ｍ１ｘ（３（ｖ’ｒ、 −ＶＴ、 ）” −（１
）ここに、ＶＴｌＨＥ型ＭＯ８のターン・オン電圧ＶＴ
、；Ｄ型ＭＯ８のターン・オン電圧μ！ ；Ｄ型ＭＯＢ
の移動度 ４ ；Ｄ型ＭＯ８のチャネル長 Ｃｏｘ、、； Ｄ［ＭＯＳのゲート皺化膜容量Ｗ ；
Ｅ−Ｄ型ＭＯ８のチャネル幅 である。上記（１１式から、ＩＤ の範囲を大きくとる
ためにはβ、が大きく、（ｖ’ｒ、 −ｖ’ｒ、）の値
を大きくする必要か生ずる。β、は第１図（Ｃ）の領域
９の幾何学的寸法と表面移動度によって決まる。一方タ
ーン・オン電圧ＶＴ、 、 ＶＴ！は、基板の不純物濃
度、ゲート酸化膜厚、８４−８４０！系のＱｓａの関数
である。第１図（Ｃ）の領域８．９の面方位はそれぞれ
（１００）１ 、 （１１１７）面である。これは前記
条件に好都合である。第１に８ｉ−８ｉＯ１系のＱｓｓ
の面方位依存性のためＶＴ、 ：＞ ＶＴ、であるこ
と、次に前述したゲート酸化膜を熱酸化によって形成し
た場合、ゲート酸化腋厚に面方位依存性を生じる。例え
ば１１ｉ１図（Ｃ）に於て領域８のＥｉｌ［ＭＯＳと領
域９のＤ橿ＭＯＩＳの面方位はそれでれ（１ｏｏｆ）劃
１１１））であり、Ｅ型ＭＯ８の膜厚が５０ＯＡのとき
、Ｄ型ＭＯ８領域の膜厚は４５ＯＡ程度である。これら
の膜厚の違いは前記条件ＶＴ、 ＞ ＶＴ、に対して有
利に作用する。
）ここに、ＶＴｌＨＥ型ＭＯ８のターン・オン電圧ＶＴ
、；Ｄ型ＭＯ８のターン・オン電圧μ！ ；Ｄ型ＭＯＢ
の移動度 ４ ；Ｄ型ＭＯ８のチャネル長 Ｃｏｘ、、； Ｄ［ＭＯＳのゲート皺化膜容量Ｗ ；
Ｅ−Ｄ型ＭＯ８のチャネル幅 である。上記（１１式から、ＩＤ の範囲を大きくとる
ためにはβ、が大きく、（ｖ’ｒ、 −ｖ’ｒ、）の値
を大きくする必要か生ずる。β、は第１図（Ｃ）の領域
９の幾何学的寸法と表面移動度によって決まる。一方タ
ーン・オン電圧ＶＴ、 、 ＶＴ！は、基板の不純物濃
度、ゲート酸化膜厚、８４−８４０！系のＱｓａの関数
である。第１図（Ｃ）の領域８．９の面方位はそれぞれ
（１００）１ 、 （１１１７）面である。これは前記
条件に好都合である。第１に８ｉ−８ｉＯ１系のＱｓｓ
の面方位依存性のためＶＴ、 ：＞ ＶＴ、であるこ
と、次に前述したゲート酸化膜を熱酸化によって形成し
た場合、ゲート酸化腋厚に面方位依存性を生じる。例え
ば１１ｉ１図（Ｃ）に於て領域８のＥｉｌ［ＭＯＳと領
域９のＤ橿ＭＯＩＳの面方位はそれでれ（１ｏｏｆ）劃
１１１））であり、Ｅ型ＭＯ８の膜厚が５０ＯＡのとき
、Ｄ型ＭＯ８領域の膜厚は４５ＯＡ程度である。これら
の膜厚の違いは前記条件ＶＴ、 ＞ ＶＴ、に対して有
利に作用する。
さらにこれらの条件以上のＩＤの範囲が必要なときは、
第１に基板の不純物濃度を考慮する。すなゎち、第２図
（ａ）、 （ｂ）、 （Ｃ）に示した如く、第１図
の基板１よりも高濃度である領域１′を有する基板を用
いる。基板濃度が高いためＶＴｌは増大する。
第１に基板の不純物濃度を考慮する。すなゎち、第２図
（ａ）、 （ｂ）、 （Ｃ）に示した如く、第１図
の基板１よりも高濃度である領域１′を有する基板を用
いる。基板濃度が高いためＶＴｌは増大する。
第２にはイオン注入によってＶＴ、を下げる方法がある
。これはゲート酸化膜形成後、ゲート亀Ｉｋ７の形成前
にＤ型ＭＯ８領域、すなわち第２図（Ｃ）の領域９の５
ｉ −８ｉ ０ を界面近傍に１０１０〜１０”ｔｓ
ｍ”オーダーのＮ型不純物をイオン注入することによっ
て可能である。但しこのイオン注入は第１図（Ｃ）のゲ
ート電極形成とは逆方向に第２図（ｂ）の如くθ′に傾
けた角度で斜めイオン注入によって行う。
。これはゲート酸化膜形成後、ゲート亀Ｉｋ７の形成前
にＤ型ＭＯ８領域、すなわち第２図（Ｃ）の領域９の５
ｉ −８ｉ ０ を界面近傍に１０１０〜１０”ｔｓ
ｍ”オーダーのＮ型不純物をイオン注入することによっ
て可能である。但しこのイオン注入は第１図（Ｃ）のゲ
ート電極形成とは逆方向に第２図（ｂ）の如くθ′に傾
けた角度で斜めイオン注入によって行う。
以上の如く条件式（１）、（２）が成立するように形成
すること、言い換えると、＾或は（ＶＴｌ−ＶＴ、 ）
の値を大きくすることによって使用するＩＤの範囲を拡
げる事を特徴としたＭＯ８型電界効果トランジスタの製
造方法の一例を示した。次に条件式（１）、 （２）の
所以について述べる。−例として第１図（ｄ）の如く形
成したｇＤ−ＭＯ８型電界効果トランジスタの等価回路
図と動作領域図とを第３図（ａ） 、 （ｔ））に示す
。第３図（１）中Ｍ点はＢｆｉＭＯ８部とＤＪＭＯ８部
との実効的な接点を示し、この電位をＶＭ とする。こ
れらの動作領域図に於てＥ型、Ｄｉｌ１ＭＯ８のそれぞ
れの動作条件は領域Ｉ、ＩはＩ！ｌ［Ｍ０８部がカット
・オフであるために電流は流れない。領域Ｖ、Ｍに於て
は、１５１ＭＯ８部とＤ型Ｍ０８部の電流駆動能力が同
程度となり、双方が電流制限環となるが、領域１．Ｎに
於てはＤ［Ｍ２Ｓ部の電流駆動能力が８５１Ｍ０８部の
駆動能力より大きいため全体としてはＥ型ＭＯ８部のみ
によって電流が決定される。Ｅ型Ｍ０８部は飽和状態で
あるので、この時の電流を線形近似で示すと、 ＤＩＩＭＯ８部はＩでは非飽和、■では飽和状態となる
が、ＶＧの範囲は第３図（ｂ）から Ｖ’ｒ、＜ ＶＧ ＜ ＶＴｔ ＋ ｒ （ＶＴｔ
ＶＴｔ ） （４）ナオ、Ｘ Ｉ
Ｗ 中、ＶＧＣ・−＝ＶＴ１ ＋Ｆ（ＶＴ、 ＶＴ、
） ｔ ”Ｃ＝（Ｊ）（ＶＴｌ−ＶＴ、）、 ｆ（Ｖ
Ｇ）＝ＶＧ−ＶＴ、−このＶＧの値から（３）式の電流
ＩＤ の範囲は０ちにβ２ 一βｌ 従って、ＥＤ−ＭＯ８型トランジスタに於てなるように
素子パラメータを設定すると、ドレイン電流−ゲート電
圧特性は１５Ｍ０８部のみによって決まる。すなわち、
第１図（Ｃ）に於て、逆台形溝の底部のトランジスタに
よって決められる。
すること、言い換えると、＾或は（ＶＴｌ−ＶＴ、 ）
の値を大きくすることによって使用するＩＤの範囲を拡
げる事を特徴としたＭＯ８型電界効果トランジスタの製
造方法の一例を示した。次に条件式（１）、 （２）の
所以について述べる。−例として第１図（ｄ）の如く形
成したｇＤ−ＭＯ８型電界効果トランジスタの等価回路
図と動作領域図とを第３図（ａ） 、 （ｔ））に示す
。第３図（１）中Ｍ点はＢｆｉＭＯ８部とＤＪＭＯ８部
との実効的な接点を示し、この電位をＶＭ とする。こ
れらの動作領域図に於てＥ型、Ｄｉｌ１ＭＯ８のそれぞ
れの動作条件は領域Ｉ、ＩはＩ！ｌ［Ｍ０８部がカット
・オフであるために電流は流れない。領域Ｖ、Ｍに於て
は、１５１ＭＯ８部とＤ型Ｍ０８部の電流駆動能力が同
程度となり、双方が電流制限環となるが、領域１．Ｎに
於てはＤ［Ｍ２Ｓ部の電流駆動能力が８５１Ｍ０８部の
駆動能力より大きいため全体としてはＥ型ＭＯ８部のみ
によって電流が決定される。Ｅ型Ｍ０８部は飽和状態で
あるので、この時の電流を線形近似で示すと、 ＤＩＩＭＯ８部はＩでは非飽和、■では飽和状態となる
が、ＶＧの範囲は第３図（ｂ）から Ｖ’ｒ、＜ ＶＧ ＜ ＶＴｔ ＋ ｒ （ＶＴｔ
ＶＴｔ ） （４）ナオ、Ｘ Ｉ
Ｗ 中、ＶＧＣ・−＝ＶＴ１ ＋Ｆ（ＶＴ、 ＶＴ、
） ｔ ”Ｃ＝（Ｊ）（ＶＴｌ−ＶＴ、）、 ｆ（Ｖ
Ｇ）＝ＶＧ−ＶＴ、−このＶＧの値から（３）式の電流
ＩＤ の範囲は０ちにβ２ 一βｌ 従って、ＥＤ−ＭＯ８型トランジスタに於てなるように
素子パラメータを設定すると、ドレイン電流−ゲート電
圧特性は１５Ｍ０８部のみによって決まる。すなわち、
第１図（Ｃ）に於て、逆台形溝の底部のトランジスタに
よって決められる。
この底部は（１ｏｏｉ＋面であり、斜面部の（１１１１
１）…１と比較すると、ＭＯＳを形成した場合、Ｑｓｓ
が小さく表面移動度が大きい。これらは前述した高周波
化には有利である。又チャネル長の微小化に於ては第１
図（Ｃ）に示した如くＥ型ＭＯ８部のチャネル長ｔ１の
決定はＬと深さｔｓ 或はＤ型Ｍ０８部のチャネル長ｔ
！及び拡散深さＸｊによって次式の如くなされる。
１）…１と比較すると、ＭＯＳを形成した場合、Ｑｓｓ
が小さく表面移動度が大きい。これらは前述した高周波
化には有利である。又チャネル長の微小化に於ては第１
図（Ｃ）に示した如くＥ型ＭＯ８部のチャネル長ｔ１の
決定はＬと深さｔｓ 或はＤ型Ｍ０８部のチャネル長ｔ
！及び拡散深さＸｊによって次式の如くなされる。
Ｌ ＝４ ＋２ ｔ ｓ／ｌ ａｎｇ＋ ＝ｚ＋＋ ２
（ｋ Ｃ０８ｔｐ ＋Ｘｊ／ｌ ａｎｇ＋） （７）
（ψ＝５５’） 例として１．＝１７μ、ム＝１０μ、Ｘｊ＝（１２μと
すると、Ｌ＝２．１μとなり、チャネル長α７μの形成
を、マスクのスリット幅か３倍の２．１μで形成できる
。従って、チャネル長のバラツキは深さｔｓ のコント
ウールを適当にすることにより約１／ｓに減少すること
が可能になる。これらは、実際の製作上大きなメリット
である。尚前記実施例に於゛て深さｔｓは約１μである
。以上のように前記条件によれば電流はＥ型Ｍ０８＠の
みによって決められる。この事は逆にＤｉｌ１ＭＯ８部
ではドレイン・ソース間の一部を拒っているので、１１
１Ｍ０８部だけの場合と比較すると、高耐圧化をも計る
ことが可能である。さらに前述したゲート酸化に於て面
方位依存性によりゲート酸化膜厚が、Ｄ［ＭＯＳの方が
より大きいため高耐圧化には極めて有利であり、しかも
このとき電流に制限をもたらさない。従って、高周波特
性をＥ型Ｍ０８部の微小チャネル長によって高性能化せ
しめ、同時に高耐圧を保持できる。次に前記ゲート電極
形成に於て入射角をθだけ傾けてイオン・エツチングを
行ったが、このθの値は第１図（Ｃ）の幾何学的寸法に
よって次式で表オ〕される。
（ｋ Ｃ０８ｔｐ ＋Ｘｊ／ｌ ａｎｇ＋） （７）
（ψ＝５５’） 例として１．＝１７μ、ム＝１０μ、Ｘｊ＝（１２μと
すると、Ｌ＝２．１μとなり、チャネル長α７μの形成
を、マスクのスリット幅か３倍の２．１μで形成できる
。従って、チャネル長のバラツキは深さｔｓ のコント
ウールを適当にすることにより約１／ｓに減少すること
が可能になる。これらは、実際の製作上大きなメリット
である。尚前記実施例に於゛て深さｔｓは約１μである
。以上のように前記条件によれば電流はＥ型Ｍ０８＠の
みによって決められる。この事は逆にＤｉｌ１ＭＯ８部
ではドレイン・ソース間の一部を拒っているので、１１
１Ｍ０８部だけの場合と比較すると、高耐圧化をも計る
ことが可能である。さらに前述したゲート酸化に於て面
方位依存性によりゲート酸化膜厚が、Ｄ［ＭＯＳの方が
より大きいため高耐圧化には極めて有利であり、しかも
このとき電流に制限をもたらさない。従って、高周波特
性をＥ型Ｍ０８部の微小チャネル長によって高性能化せ
しめ、同時に高耐圧を保持できる。次に前記ゲート電極
形成に於て入射角をθだけ傾けてイオン・エツチングを
行ったが、このθの値は第１図（Ｃ）の幾何学的寸法に
よって次式で表オ〕される。
θ＝ ａｒｃ ｔａｎ（ｔ＋０”’ ） −（Ｂ）ｔｓ
＋ｔｕ 前記実施例に於て酸化膜厚α３μ、ゲート電極１５μ、
レジスト膜厚α７μとしたとき、ｔ、：１μ、ｔ、＝１
７μであるから、入射角θは５１５°となる。同様にＤ
ｇＭＯ８部のＶＴ コントロールの斜めイオン注入の
入射角θ１は４７．３０である。本発明に於て、前述し
たように（１００７１面に逆台形状の溝を形成し、この
溝の底部にＥ型ＭＯ８を、斜面部の一方にＤ型ＭＯ８を
形成することを第１の特徴とするが、さらにゲート電極
形成に於て入射角をθだけ傾けたイオン・エツチング技
術により逆台形状溝の斜面部の残りの一方を自己整合的
にエツチング除去してゲート電極を形成した事が本発明
の第２の特徴である。従来、前記の如く逆台形状の溝に
ＭＯＳ）ランジスタを形成した場合、前記斜面部のゲー
ト電極はパターニングの容易さから除去しないのが一般
的である。本発明は逆台形状の溝の底部のトランジスタ
のみの特性によって高周波特性を決定づける必要性から
、該斜面部はソース拡散領域５にする必要か生ずる。ソ
ース拡散領域の形成法としてゲート電極、形成前に入射
角を−θ１だけ傾けたＮ［不純物のイオン注入によって
可能であるが、このソース拡散領域上部に絶縁膜を介し
てゲート電極が存在すると、この部分の絶縁膜容量は寄
生人力容重となり前述した高周波特性の有能指数（Ｆｉ
ｇｕｒｅ ｏｆ ｍｅｒｉｔ）Ｆを減少することになる
。しかるに本発明によればゲート電極形成時にイオン・
エツチング技術によって該斜面部のゲート電極を自己整
合的に除去する。しかも、残されたゲート電極をマスク
として前記ゲート電極を除去された軸側部に、ソース拡
散領域を自己整合的に容易に形成でき、これによって寄
生入力容量を皆無とすることもでき、したがって高周波
特性の性能向−ヒを計ることが可・能である。以上述べ
た如く、本矢明に於て逆台形状に溝を形成したＥＤ−Ｍ
Ｏ８Ｉ！ｌ電Ｗｅ来トランジスタに於てチャネル長、或
は、電気的特性の制御性を向上させ、且つ素子性能の高
周波化を達成せしめるための構造及び製造方法を示した
。本発明はｎ−チャネル型を例に示した力５それぞれの
不純物の型を逆転することによりＰ−チャネル源でも、
又上記構造を含む半導体装置σ１すべてに適用すること
ができる。
＋ｔｕ 前記実施例に於て酸化膜厚α３μ、ゲート電極１５μ、
レジスト膜厚α７μとしたとき、ｔ、：１μ、ｔ、＝１
７μであるから、入射角θは５１５°となる。同様にＤ
ｇＭＯ８部のＶＴ コントロールの斜めイオン注入の
入射角θ１は４７．３０である。本発明に於て、前述し
たように（１００７１面に逆台形状の溝を形成し、この
溝の底部にＥ型ＭＯ８を、斜面部の一方にＤ型ＭＯ８を
形成することを第１の特徴とするが、さらにゲート電極
形成に於て入射角をθだけ傾けたイオン・エツチング技
術により逆台形状溝の斜面部の残りの一方を自己整合的
にエツチング除去してゲート電極を形成した事が本発明
の第２の特徴である。従来、前記の如く逆台形状の溝に
ＭＯＳ）ランジスタを形成した場合、前記斜面部のゲー
ト電極はパターニングの容易さから除去しないのが一般
的である。本発明は逆台形状の溝の底部のトランジスタ
のみの特性によって高周波特性を決定づける必要性から
、該斜面部はソース拡散領域５にする必要か生ずる。ソ
ース拡散領域の形成法としてゲート電極、形成前に入射
角を−θ１だけ傾けたＮ［不純物のイオン注入によって
可能であるが、このソース拡散領域上部に絶縁膜を介し
てゲート電極が存在すると、この部分の絶縁膜容量は寄
生人力容重となり前述した高周波特性の有能指数（Ｆｉ
ｇｕｒｅ ｏｆ ｍｅｒｉｔ）Ｆを減少することになる
。しかるに本発明によればゲート電極形成時にイオン・
エツチング技術によって該斜面部のゲート電極を自己整
合的に除去する。しかも、残されたゲート電極をマスク
として前記ゲート電極を除去された軸側部に、ソース拡
散領域を自己整合的に容易に形成でき、これによって寄
生入力容量を皆無とすることもでき、したがって高周波
特性の性能向−ヒを計ることが可・能である。以上述べ
た如く、本矢明に於て逆台形状に溝を形成したＥＤ−Ｍ
Ｏ８Ｉ！ｌ電Ｗｅ来トランジスタに於てチャネル長、或
は、電気的特性の制御性を向上させ、且つ素子性能の高
周波化を達成せしめるための構造及び製造方法を示した
。本発明はｎ−チャネル型を例に示した力５それぞれの
不純物の型を逆転することによりＰ−チャネル源でも、
又上記構造を含む半導体装置σ１すべてに適用すること
ができる。
第１図（ａ）〜（ｄ）、第２図（鳳）〜（Ｃ）はそれぞ
れ本発明の実施例の製造工程を順に示す断面図、第５図
（ａ）は本発明によるトランジスタの等価回路図、第５
図（ｂ）は本発明の動作領域図である。 １．１′・・・Ｐｉｌｌシリコン基板 ２．２／、 ２
／／・・・Ｎ型拡散領域６、・、８ｉ０．、Ｐ２Ｏ等の
絶縁膜 ４・・フォト・レジスト膜 ５・・・Ｎ型ソース餉域６
．６’、６“・・・８ｉ０．等の絶縁膜７・・・ゲート
電極 ８・・・Ｅ型ＭＯ８領域９・・・Ｄ型ＭＯ
８領域 （Ｇ） 第２図
れ本発明の実施例の製造工程を順に示す断面図、第５図
（ａ）は本発明によるトランジスタの等価回路図、第５
図（ｂ）は本発明の動作領域図である。 １．１′・・・Ｐｉｌｌシリコン基板 ２．２／、 ２
／／・・・Ｎ型拡散領域６、・、８ｉ０．、Ｐ２Ｏ等の
絶縁膜 ４・・フォト・レジスト膜 ５・・・Ｎ型ソース餉域６
．６’、６“・・・８ｉ０．等の絶縁膜７・・・ゲート
電極 ８・・・Ｅ型ＭＯ８領域９・・・Ｄ型ＭＯ
８領域 （Ｇ） 第２図
Claims (1)
- （五）表面が（１ｏｏ″Ｊ）面である一導電溜のシリコ
ン基板に適当な開孔部を予め設けた後、異方性エツチン
グにより該基板に、逆台形状−仁葵ヨ：寥の溝を設け、
該溝にゲート酸化膜を形成して、全面にゲート電極材料
、絶縁膜、レジスト膜を順に形成した後、ゲート電極の
所望の位置にパターンを形成し、引き絖きゲート電極材
料を、入射角を傾けたイオン・エツチングにより逆台形
状溝の傾斜部の一方の領域から選択的にエツチング除去
し、残されたゲート電極をマスクとして前記ゲート電極
を除去した傾斜部に基板とは逆導電蓋のソース拡散領域
を形威し、前記逆台形状溝の底部にエンハンスメント蓋
のＭＯ８部を、残りの傾斜部にデブレッシｌン蓋のＭＯ
８％を設け、前記デプレッシロン型ＭＯ８部に連貌して
基板とは逆導電梨のドレイン拡散領域を設けることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050592A JPS58166759A (ja) | 1982-03-29 | 1982-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050592A JPS58166759A (ja) | 1982-03-29 | 1982-03-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58166759A true JPS58166759A (ja) | 1983-10-01 |
Family
ID=12863233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050592A Pending JPS58166759A (ja) | 1982-03-29 | 1982-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166759A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993003502A1 (en) * | 1991-07-26 | 1993-02-18 | Nippondenso Co., Ltd. | Method of producing vertical mosfet |
| US5811336A (en) * | 1994-08-31 | 1998-09-22 | Nec Corporation | Method of forming MOS transistors having gate insulators of different thicknesses |
| US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
-
1982
- 1982-03-29 JP JP57050592A patent/JPS58166759A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993003502A1 (en) * | 1991-07-26 | 1993-02-18 | Nippondenso Co., Ltd. | Method of producing vertical mosfet |
| US5460985A (en) * | 1991-07-26 | 1995-10-24 | Ipics Corporation | Production method of a verticle type MOSFET |
| US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| US5811336A (en) * | 1994-08-31 | 1998-09-22 | Nec Corporation | Method of forming MOS transistors having gate insulators of different thicknesses |
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