JPH0312969A

JPH0312969A - 半導体装置

Info

Publication number: JPH0312969A
Application number: JP1149174A
Authority: JP
Inventors: Hisamitsu Suzuki; 久満鈴木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-12
Filing date: 1989-06-12
Publication date: 1991-01-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は多入力論理回路に適したＭＯ３型電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）を有する半導体装置に関する
。

〔従来の技術〕

従来、ＭＯＳＦＥＴのゲート電極は、第１０図及び第１
１図にそれぞれ平面図、ｆ３−Ｂ線断面図を示すように
、半導体基板ＩＡを素子分離絶縁膜２人を用いて素子領
域を画成し、この素子領域の上にゲート絶縁膜５Ａを介
してゲート電極６Ａを形成している。また、素子領域に
は不純物を導入してソース・ドレイン領域３Ａを形成し
ている。

このＭＯＳ　Ｆ　ＥＴを用いて第６図の回路図に示ずよ
うなＣ−ＭＯ３構造の２人力のナントゲートを形成する
と、第１２図のようになる。このパターンレイアラ］・
では、第６図に示す回路の破線Ｉ、１゜Ｌ２の部分のバ
クーンレイアウトを行う際に、ソース・ドレイン領域３
Ａを共有する構成が取られる。なお、１２Ａは第２アル
ミニウム配線である。

〔発明が解決しようとする課題〕

上述した構成では、第１２図に示すように、ソース・ド
レイン領域３Ａの面積が大きくなり、これに伴って素子
占有面積が大きくなるという問題がある。また、ソース
・ドレイン領域間の配線による結線が必要であり、配線
が分岐し複雑になり配線面積も大きくなる。このため配
線容量及び寄主容量が増加し、多入力論理回路の動作速
度の低下の原因となっている。

更に、共有したソース・ドレイン領域にコンタクトを取
る必要性からソース・トレイン領域の面積が大きくなり
、微細化を妨げている。

なお、このような問題は、入力端子数が増えればこれに
伴って更に顕著なものとなる。

本発明はこれらの問題を解消した半導体装置を提供する
ことを目的とする。

〔課題を解決するための手段〕

本発明の半導体装置は、半導体基板に埋設した素子分離
絶縁膜で素子領域を画成するとともに、この素子領域内
にチャネル領域を挟んで対向するソース・ドレイン領域
を形成し、このチャネル領域を横断してソース・ドレイ
ン領域に至る領域に１つ以−トの直方体の溝穴を前記ソ
ース・ドレイン領域よりも深く開設し、この溝穴の内面
にゲート絶縁膜を形成するとともに、ゲート絶縁膜内に
導電材を充填してゲート電極を形成している。

〔作用〕

この構成では、ケート電極が半導体基板に対して垂直で
あるため、素子領域に複数個のゲートを有することが可
能であり、素子面積を小さくすることができる。また、
ソース・ドレイン領域を効率よく共有できるため、最低
限の配線でパターンレイアウトすることができる。

〔実施例］次に、本発明を図面を参照して説明する。

第１図は本発明の第１実施例のＭＯＳＦＥＴの平面図、
第２図は第１図のＡ−Ａ線に沿う断面図、第３図はその
立体構成の模式的な斜視図である。

これらの図において、半導体基板１に形成した素子分離
領域は絶縁膜２により素子領域を堀のように囲っている
。そして、この素子領域は、略中央部、換言すればチャ
ネル領域４で分離した状態でそれぞれに不純物を導入し
、ソース・ドレイン領域３を形成している。また、前記
素子領域の中央位置には、前記チャネル領域４及びソー
ス・ドレイン領域にわたって方形の溝穴をソース・ドレ
イン領域３よりも深く形成し、この溝穴の表面にゲート
絶縁膜５を薄く形成している。そして、このゲート絶縁
膜５で囲まれた溝穴内に例えば多結晶シリコンを充填し
、ゲート電極６を形成している。この結果、ゲート電極
６は素子領域内において直方体の柱状に構成され、その
側壁二面はチャネル領域４に接し、他の対向側壁二面ば
ソース・ドレイン領域３に接している。

なお、ソース・ドレイン領域３とゲート電極６の接合深
さは、ゲート電極６の素子領域内に埋め込まれた深さよ
りも浅い。また、ソース・ドレイン領域３の各接続用の
アルミニウム配線７が設けられており、これらはソース
・ドレイン領域３の表面を覆い、コンタクト８によって
接合している。

第４図（ａ）乃至（ｅ）は上述したＭＯＳＦＥＴの製造
方法を工程順に示す断面図である。

先ず、同図（ａ）のように、Ｐ型の半導体基板１に素子
分離領域をトレンチ（溝）によって形成し、絶縁膜２例
えばＣＶＤ法により形成した酸化膜２を埋設して素子領
域を画成している。

次いで、同図（ｂ）のように、素子領域のチャネル領域
４を挟む領域にそれぞれイオン注入によりＮ型不純物、
例えば砒素を導入してソース・ドレイン領域３を形成し
た後、略中央位置にドライエツチングによりゲート電極
を埋め込む溝穴９をソース・ドレイン領域３よりも深く
形成している。

次いで、同図（Ｃ）のように、溝穴９の内面に薄くゲー
ト絶縁膜５を形成し、かつこの溝穴９内に多結晶シリコ
ン等の導電材を充填してゲート電極６を形成する。

次に、同図（ｄ）のように、全面に層間絶縁膜１０を形
成し、かつソース・ドレイン領域３の所要箇所にコンタ
クト開口を改正する。そして、全面にアルミニウム膜を
被着し、かつこれを所要パターンにエツチングしてアル
ミニウム配線７を形成する。このアルミニウム配線７は
コンタクト開口をコンタクト８としてソース・ドレイン
領域３に電気接続される。

なお、実際にはこの後に、同図（ｅ）のように、前記ア
ルミニウム配線７上に更に第２層間絶縁膜１１を形成し
、コンタクトを開口した後に第２アルミニウム膜を被着
し、所要パターンに形成することでゲート電極６の引出
用第２アルミニウｌ、配線１２を形成している。

第５図は」二連したＭＯ３Ｆｌ’Ｅ’、Ｔを用いて実際
に所要の回路を構成した例を示しており、ここでは２つ
のゲートを有するＭＯＳＦＥＴのパターンレイアウトを
示している。第６回にその回路図を示す。なお、第１図
乃至第３図と同一・又は対応する部分には同一符号を付
しである。

この構成において、破線ＬＬ、Ｌ２はそれぞれ第６図の
回路の破線Ｌｌ、Ｔ、２の各部に対応する。

ここで、破線Ｌ１における２つのゲートは絶縁膜２によ
り互いに分離されている。また破線Ｌ２における２つの
ソース・ドレイン領域３とアルミニウム配線７とのコン
タクト８では、それぞれのコンタクトの下のソース・ド
レイン領域３は絶縁膜により互いに分離されている。

この構成では、第６図に示した２人力論理回路を形成す
る際に、素子領域内に２つのゲート電極を有すること、
及びソース・ドレイン領域を完全に共有することが可能
であり、第１２図に示した従来の構造よりも一層の微細
化を図ることができる。また、ＭＯＳのソース・ドレイ
ン領域間を配線により結線する必要が無く、配線の単純
化及び配線面積の縮小が可能となる。更に、共有したソ
ース・トレイン領域にコンタクトを取る必要が無く、共
有ソース・トレイン領域の面積の微細化を図ることがで
きる。また、同時にソース・ドレイン領域の面積の微細
化によりソース・ドレイン領域にコンタクＩ・ホールを
数多く必要としない。

この結果、この実施例では、従来に比較して約３０％の
占有面積で２人力ナンドゲートをパターンレイアウトす
ることができる。

第７図は本発明の第２実施例のパターンレイアウト図で
あり、第８図に示す３人力ナンドゲート回路のレイアウ
トである。ここで、第７図の破線Ｌ３．Ｌ４はそれぞれ
第８図の破線Ｌ３．Ｌ４の部分をレイアウトシている。

この実施例では、ソース・ドレイン領域を一直線上にレ
イアウトすることにより、鎖線Ｌ４の面積は、全面積の
約２５％の大きさでパターンレイアウトでき、第１実施
例の約５０％に比較して、更に改善することができる。

この結果、第２実施例では第１実施例に比較して全体と
して約８０％の縮小化が可能となる。

なお、この実施例は第９図に示すパターンレイアウトと
して構成してもよい。この構成は第５図の実施例を変形
した例である。

この結果、本発明では従来に比較して約４５％の占有面
積で３人力以上のナントゲートを形成することができる
。

〔発明の効果〕

以上説明したように本発明は、ゲート電極が半導体基板
に対して垂直となっているため、素子領域に複数個のゲ
ートを有することが可能であり、素子面積を小さくする
ことができる。また、ソース・ドレイン領域を効率よく
共有できるため、最低限の配線でパターンレイアウトす
ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のＭＯＳＦＥＴの平面図、第
２図は第１図のＡ−Ａ線に沿う断面図、第３図は第１図
のＭＯＳＦＥＴを模式的に示す斜視図、第４図（ａ）乃
至（ｅ）は第１図のＭＯＳＦＥＴの製造方法を工程順に
示す断面図、第５図は２人力ナンドゲート回路のパター
ンレイアウト図、第６図は第５図の回路図、第７図は本
発明の第２実施例における３人力ナンドゲート回路のパ
ターンレイアウト図、第８図は第７図の回路図、第９図
は第２実施例の変形例のパターンレイアウト図、第１０
図は従来のＭＯＳＦＥＴの平面図、第１１図は第１０図
の１３−Ｂ線に沿う断面図、第１２図は従来の２人力ナ
ンドゲート回路のパターンレイアウト図である。１、ＩＡ・・・半導体基板、２，２Ａ・・・素子分離絶
縁膜、３，３Ａ・・・ソース・ドレイン領域、４・・・
チャネル領域、５，５Ａ・・・ゲート絶縁膜、６，６Ａ
・・・ゲート電極、７，７Ａ・・・アルミニウム配線、
８．８Ａ・・・コンタクト、９・・・溝穴、１０・・・
層間絶縁膜、１１・・・第２層間絶縁膜、１２．１２′
・・・第Ｏ２アルミニウム配線。１〉城

Claims

【特許請求の範囲】

１、半導体基板に埋設した素子分離絶縁膜で素子領域を
画成するとともに、この素子領域内にチャネル領域を挟
んで対向するソース・ドレイン領域を形成し、このチャ
ネル領域を横断してソース・ドレイン領域に至る領域に
１つ以上の直方体の溝穴を前記ソース・ドレイン領域よ
りも深く開設し、この溝穴の内面にゲート絶縁膜を形成
するとともに、このゲート絶縁膜内に導電材を充填して
ゲート電極を形成したことを特徴とする半導体装置。