KR20060075364A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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KR20060075364A
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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 절연막 스페이서를 형성하기 위한 전면 식각 공정 시 하부의 버퍼 산화막을 식각 정지막으로 사용하여 버퍼 산화막과 게이트 라인 사이에 형성된 실링 질화막이 노출되는 것을 방지하고, 후속으로 SAC(Self Align Contact) 공정으로 접합부 상에 콘택홀을 형성함으로써, 실링 질화막의 식각에 의해 게이트 라인 상부나 하부 가장자리에서 보이드가 형성되는 것을 방지하여 공정의 신뢰성을 향상시킬 수 있다.
절연막 스페이서, SAC, 실링 질화막, 보이드

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1a 및 도 1b는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 게이트 라인
203 : 저농도 불순물 영역 103, 204 : 실링 질화막
104, 205 : 버퍼 산화막 206 : 질화막
105, 206a : 절연막 스페이서 207 : 고농도 불순물 영역
208 : SAC 질화막 209 : 층간 절연막
210 : 콘택 플러그
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 절연막 스페이서 식각 시 하부층의 질화막이 식각되어 보이드가 발생되는 것을 방지하기 위한 플래시 메모리 소자의 제조 방법에 관한 것이다.
난드 플래시 메모리 소자의 제조 공정에서는 반도체 기판 상에 비트라인과 연결되는 드레인 셀렉트 트랜지스터, 공통 소오스와 연결되는 소오스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스터 사이에 직렬로 접속된 다수의 메모리 셀을 형성하고 셀렉트 트랜지스터와 메모리 셀들의 게이트 라인 측벽에 절연막 스페이서를 형성한다.
도 1a 및 도 1b는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(101) 상에 게이트 라인(102)이 형성된 후에는, 전체 구조 상에 실링 질화막(103), 버퍼 산화막(104) 및 질화막을 순차적으로 형성한 후, 전면 식각 공정으로 질화막을 식각하여 질화막으로 이루어진 절연막 스페이서(105)를 형성한다. 이때, 질화막이 반도체 기판 상부에 잔류되는 것을 방지하기 위하여, 질화막 식각 시 반도체 기판(101)의 표면이 노출되도록 전면 식각 공정을 과도하게 진행한다. 이로 인해, 실링 질화막(103)이 게이트 라인(102)의 상부와 하부 가장자리에서 노출된다.
도 1b를 참조하면, 공통 소오스 영역이나 드레인 영역 쪽에 게이트 라인 측벽에 형성된 절연막 스페이서(도 1a의 105)는 SAC(Self Align Contact) 공정으로 콘택 플러그를 형성하기 위한 후속 공정 시 공정 마진을 확보하기 위하여 다시 제거된다. 이때, 절연막 스페이서(도 1a의 105)는 게이트(102) 라인의 상부 모서리나 게이트 라인(102)의 하부 가장자리에서 실링 질화막(103)이 노출(106a 및 106b)된 상태에서 제거되기 때문에, 실링 질화막(103)의 노출된 부분(106a 및 106b)이 함께 식각된다. 즉, 실링 질화막(103)의 언더 컷이 발생된다.
이렇게 실링 질화막(103)이 식각된 부분(106a 및 106b)에는 층간 절연막을 형성하는 후속 공정에서 보이드(void)가 형성되며, 이 부분에 식각 찌꺼기 등이 잔류하여 불량을 유발할 수 있다.
이에 대하여, 본 발명이 제시하는 플래시 메모리 소자의 제조 방법은 절연막 스페이서를 형성하기 위한 전면 식각 공정 시 하부의 버퍼 산화막을 식각 정지막으로 사용하여 버퍼 산화막과 게이트 라인 사이에 형성된 실링 질화막이 노출되는 것을 방지하고, 후속으로 SAC(Self Align Contact) 공정으로 접합부 상에 콘택홀을 형성함으로써, 실링 질화막의 식각에 의해 게이트 라인 상부나 하부 가장자리에서 보이드가 형성되는 것을 방지하여 공정의 신뢰성을 향상시킬 수 있다.
본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 게이트 라인을 형성하는 단계와, 게이트 라인을 포함한 전체 구조 상에 실링 질화막, 버퍼 산화막 및 질화막을 순차적으로 형성하는 단계와, 버퍼 산화막을 식각 정지막으로 사용하여 실링 질화막이 노출되는 것을 방지하면서 상기 질화막을 식각하여 절연막 스페이서를 형성하는 단계와, 절연막 스페이서 및 게이트 라인을 이온주입 마스크로 사용하는 이온주입 공정으로 절연막 스페이서 가장자리의 반도체 기판에 접합 영역을 형성하는 단계와, 절연막 스페이서를 제거하는 단계, 및 전체 구조 상에 SAC 공정을 위한 질화막을 형성하고 층간 절연막을 형성한 후 콘택 플러그를 형성하는 단계를 포함한다.
상기에서, 버퍼 산화막을 형성하기 전에, 게이트 라인을 이온주입 마스크로 사용하여 이온주입 공정으로 반도체 기판에 저농도 불순물 영역을 형성하는 단계를 더 포함할 수 있다.
절연막 스페이서는 인산을 이용한 습식 식각 공정으로 제거할 수 있다.
버퍼 산화막은 절연막 스페이서 형성 후 후 50Å 내지 150Å의 두께만큼 잔류되는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 통상의 공정으로 반도체 기판(201) 상에 게이트 라인(202)을 형성한다. 게이트 라인(202)은 메모리 셀의 게이트 라인 또는 셀렉트 트랜지스터의 게이트 라인이 될 수 있으며, 셀렉트 트랜지스터의 게이트 라인이 형성된 경우를 예로써 설명하기로 한다.
셀렉트 트랜지스터의 게이트 라인(202)은 메모리 셀의 게이트 라인과 동일하게 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트, 금속층, 하드 마스크의 적층 구조로 형성될 수 있다. 이 경우, 후속 공정에서 셀렉트 트랜지스터의 플로팅 게이트와 콘트롤 게이트를 전기적으로 연결시키기 위한 추가 공정이 진행된다. 이러한 공정은 이미 널리 공지된 기술이므로 자세한 설명은 생략하기로 한다. 한편, 셀렉트 트랜지스터 영역에는 유전체막을 형성하지 않고, 플로팅 게이트와 콘트롤 게이트를 전기적으로 직접 연결시킬 수도 있다. 이 또한 이미 널리 공지된 기술이 므로 자세한 설명은 생략하기로 한다.
게이트 라인(202)이 형성된 후에는, 이온주입 공정으로 게이트 라인(202) 사이의 반도체 기판(201)에 저농도 불순물 영역(203)을 형성한다.
계속해서, 게이트 라인(202)을 포함한 전체 구조 상에 실링 질화막(204), 버퍼 산화막(205) 및 질화막(206)을 순차적으로 형성한다. 여기서, 실링 질화막(204)은 50Å 내지 100Å의 두께로 형성하고, 버퍼 산화막(205)은 150Å 내지 300Å의 두께로 형성하며, 질화막(206)은 500Å내지 800Å의 두께로 형성할 수 있다. 한편, 버퍼 산화막(205)은 LP-TEOS로 형성하는 것이 바람직하다.
도 2b를 참조하면, 전면 식각 공정으로 질화막(도 2a의 206)을 식각하여 절연막 스페이서(206a)를 형성한다. 이때, 버퍼 산화막(205)을 식각 정지막으로 사용하여, 질화막(206)의 식각이 버퍼 산화막(205)에도 종료되도록 한다. 즉, 버퍼 산화막(205)을 50Å 내지 150Å의 두께만큼 잔류시킨다. 이는, 식각 공정 시간이나 식각 가스의 유량비를 조절하면 가능하다. 버퍼 산화막(205)을 잔류시키면, 버퍼 산화막(205) 하부의 실링 질화막(204)이 노출되는 것을 방지할 수 있다.
이어서, 절연막 스페이서(206a)와 게이트 라인(202)을 이온주입 마스크로 사용하여 이온주입 공정으로 반도체 기판(201)에 고농도 불순물 영역(207)을 형성한다. 이로써, LDD 구조를 갖는 소오스/드레인이 형성된다. 여기서, 소오스 셀렉트 라인 사이에 형성된 접합 영역은 접지 단자와 연결되는 공통 소오스가 되고, 드레인 셀렉트 라인 사이에 형성된 접합 영역은 비트라인과 연결되는 드레인이 된다.
도 2c를 참조하면, 절연막 스페이서(도 2b의 206a)를 제거한다. 이는, 게이 트 라인(202) 사이에 콘택 플러그를 형성하는 공정의 공정 마진을 확보함과 동시에, 제거되는 절연막 스페이서(도 2b의 206a)의 두께만큼 게이트 라인(202)의 간격을 좁혀 집적도를 향상시킬 수 있기 때문이다.
이때, 절연막 스페이서(도 2b의 206a)는 인산(H3PO4)으로 제거할 수 있으며, 고농도 불순물 영역(207) 상에 잔류하는 버퍼 산화막(205)이 완전히 제거되지 않도록 5분 내지 25분 동안 실시하는 것이 바람직하다.
한편, 버퍼 산화막(205)이 잔류되어 실링 질화막(204)이 노출되지 않은 상태에서 절연막 스페이서(도 2b의 206a)를 제거하기 때문에, 실링 질화막(204)은 식각되지 않다. 또한, 게이트 라인(202) 하부의 가장자리에서 실링 질화막(204)이 식각되어 보이드가 형성되는 것도 방지할 수 있다. 뿐만 아니라, 반도체 기판(201)도 노출되지 않으므로, 반도체 기판(201)의 표면에 식각 손상이 발생되는 것을 방지할 수 있다.
한편, 버퍼 산화막(205)은 그대로 잔류시켜 후속의 SAC 공정에서 사용할 수 있다. 하지만, 우수한 막질의 버퍼 산화막이 요구되는 경우, 버퍼 산화막(205)을 제거하고 SAC 공정을 위한 버퍼 산화막을 다시 할 수도 있다.
도 2d를 참조하면, 버퍼 산화막(205)을 포함한 전체 구조 상에 SAC 공정을 위한 SAC 질화막(208)을 형성한다. 이어서, 전체 구조 상에 층간 절연막(209)을 형성한 후 식각 공정으로 접합 영역(203 및 207) 상에 콘택홀을 형성한다. 이후, 콘택홀에 콘택 플러그(210)를 형성한다.
상술한 바와 같이, 본 발명은 절연막 스페이서를 형성하기 위한 전면 식각 공정 시 하부의 버퍼 산화막을 식각 정지막으로 사용하여 버퍼 산화막과 게이트 라인 사이에 형성된 실링 질화막이 노출되는 것을 방지하고, 후속으로 SAC(Self Align Contact) 공정으로 접합부 상에 콘택홀을 형성함으로써, 실링 질화막의 식각에 의해 게이트 라인 상부나 하부 가장자리에서 보이드가 형성되는 것을 방지하여 공정의 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 반도체 기판 상에 게이트 라인을 형성하는 단계;
    상기 게이트 라인을 포함한 전체 구조 상에 실링 질화막, 버퍼 산화막 및 질화막을 순차적으로 형성하는 단계;
    상기 버퍼 산화막을 식각 정지막으로 사용하여 상기 실링 질화막이 노출되는 것을 방지하면서 상기 질화막을 식각하여 절연막 스페이서를 형성하는 단계;
    상기 절연막 스페이서 및 상기 게이트 라인을 이온주입 마스크로 사용하는 이온주입 공정으로 상기 절연막 스페이서 가장자리의 상기 반도체 기판에 접합 영역을 형성하는 단계;
    상기 절연막 스페이서를 제거하는 단계; 및
    전체 구조 상에 SAC 공정을 위한 질화막을 형성하고 층간 절연막을 형성한 후 콘택 플러그를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 버퍼 산화막을 형성하기 전에,
    상기 게이트 라인을 이온주입 마스크로 사용하여 이온주입 공정으로 상기 반도체 기판에 저농도 불순물 영역을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 절연막 스페이서는 인산을 이용한 습식 식각 공정으로 제거되는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 버퍼 산화막은 상기 절연막 스페이서 형성 후 후 50Å 내지 150Å의 두께만큼 잔류되는 플래시 메모리 소자의 제조 방법.
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