CN113437066B - 半导体结构及其制作方法 - Google Patents

Abstract

本发明公开了一种半导体结构，包括一衬底。一第一接触结构设置在该衬底上，该第一接触结构包括一T形剖面形状，并且包括与该衬底接触的一第一部分以及位于该第一部分上的一第二部分。两第一栅极结构设置在该衬底上并且位于该第一接触结构的两侧，其中该第一接触结构的一顶面与该两第一栅极结构的顶面齐平。

Description

半导体结构及其制作方法

技术领域

本发明涉及一种半导体结构及其制作方法。更具体地，本发明涉及一种包括存储器区域以及外围区域的动态随机存取存储器(DRAM)及其制作方法。

背景技术

动态随机存取存储器(DRAM)是一种易失性存储器。DRAM装置通常包括一个由存储器单元阵列组成的存储器区域，和一个由用于控制存储器单元的操作及/或修复存储器区域的异常区块的外围电路的组成的外围区域。外围区域中的控制电路可以通过穿越存储器区域的复数条字线(word lines)和复数条位线(bit lines)对存储器区域中的每个存储器单元进行寻址，并与每个存储器单元电连接，以执行数据的读、写或擦除。在先进的半导体制造中，通过采用埋入字线或埋入位线的架构，可以大幅缩小DRAM元件的芯片尺寸，通过这种架构，存储器单元的有源区域可以以密集的间距排列，以获得更高的单元密度。

DRAM通常包括用于控制存储器单元的操作及/或修复存储器区域的异常区块的外围电路的外围区域(peripheral region)。在DRAM的制造过程中，存储器单元和外围电路的电路元件是通过相同的制造工艺同时形成的。因此，提供与存储器单元的制造工艺相容的外围电路元件非常重要。

发明内容

本发明目的之一在于提供一种半导体结构及其制作方法，其中该半导体结构包括一存储器区域以及一外围区域，且该外围区域包括一共用接触结构(shared contact)，该共用接触结构与该存储器区域的存储节点接触(storage node contact)是通过相同制造工艺同时形成。该共用接触结构可用来同时电连接两栅极结构及两者之间的共用源/漏端，例如可应用在外围电路的熔丝电路(fuse circuit)中，用于修复存储器区域中的异常区块。藉此，可便于同步制作外围电路与存储器单元，因此具有较简化的制造工艺。

本发明一实施例提供了一种半导体结构，包括一衬底。一第一接触结构设置在该衬底上，该第一接触结构包括一T形剖面形状，并且包括与该衬底接触的一第一部分以及位于该第一部分上的一第二部分。两第一栅极结构设置在该衬底上并且位于该第一接触结构的两侧，其中该第一接触结构的一顶面与该两第一栅极结构的顶面齐平。

本发明另一实施例提供了一种半导体结构，包括一衬底，以及一第一接触结构设置在该衬底上并且包括一T形剖面形状。两第一栅极结构设置在该衬底上并且位于该第一接触结构的两侧，其中该两第一栅极结构分别包括一电极部分以及位于该电极部上的一硬掩模部分。一外间隙壁设置在该两第一栅极结构的相对于该第一接触结构的外侧，其中该第一接触结构直接接触该两第一栅极结构的该电极部分。

本发明又另一实施例供了一种半导体结构的制作方法，步骤包括于一衬底上形成两第一栅极结构，于该两第一栅极结构的侧壁上形成间隙壁，于该衬底上形成一电介质层覆盖该两第一栅极结构和该间隙壁，以及进行一接触洞蚀刻工艺，蚀刻该电介质层以及部分位于该两第一栅极结构之间的该间隙壁，而于该两第一栅极结构之间形成一第一接触洞暴露出部分该衬底，其中该第一接触洞包括一T形剖面形状。

附图说明

所附图式提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图式与描述，用来说明一些实施例的原理。须注意的是所有图式均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1为根据本发明一实施例的半导体结构的顶视图。

图2至图9为根据本发明一实施例的半导体结构的制作方法步骤剖面示意图。

图10为根据本发明另一实施例的半导体结构的剖面示意图。

其中，附图标记说明如下：

100半导体结构

10衬底

10A外围区域

10B存储器区域

AA第一元件区域

BB第二元件区域

CC存储器区域

G1第一栅极结构

G2第二栅极结构

BL位线

14隔离结构

161掺杂区

162掺杂区

22下栅极部分

24上栅极部分

26硬掩模部分

32间隙壁

34第一电介质层

36第二电介质层

38图案化掩模层

38a掩模开口

42第一接触洞

42a第一部分

42b第二部分

44第二接触洞

46存储节点接触洞

47半导体材料

52导电层

C1第一接触结构

C2第二接触结构

SNC存储节点接触

CP焊盘部分

SNCP焊盘部分

54钝化层

62层间电介质层

E1接触洞蚀刻工艺

E2凹陷工艺

S1内间隙壁

S2外间隙壁

W1第一宽度

W2第二宽度

具体实施方式

为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本揭露的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

图1是根据本发明的一实施例的半导体结构100的示意性顶视图。如图1所示，半导体结构100包括一衬底10，衬底10定义有一外围区域10A和一存储器区域10B。图1所示的外围区域10A和存储器区域10B的形状和排列仅为便于说明的示例，并不用于限制本发明。

外围区域10A可以包括外围电路，用于控制存储器区域10B的存储器单元(memorycell)的操作和信号的输入/输出。举例来说，外围电路可包括驱动器、缓冲器、放大器和解码器，但不限于此。外围区域10A还可以包括用于修复存储器区域10B的异常区块的外围电路，如熔丝电路(fuse circuits)。存储器区域10B可以包括存储器单元阵列，例如动态随机存取存储器(DRAM)的存储器单元阵列。外围区域10A的外围电路的电路元件和存储器区域10B的存储器单元是通过相同的制造工艺整合制作在衬底10上。

图2至图9为根据本发明一实施例的半导体结构100的制作方法步骤剖面示意图。图2至图9所示的半导体结构100具有衬底10，以及如图1所示定义在衬底10上的外围区域10A以及存储器区域10B。图2至图9的左侧部分是半导体结构100的外围区域的第一元件区域AA的剖面图。图2至图9的中间部分是半导体结构100的外围区域的第二元件区域BB的剖面图。图2至图9的右侧部分是半导体结构100的存储器区域CC的剖面图。

请参考图2。半导体结构100的制作方法首先包括提供一衬底10。复数个隔离结构14(例如浅沟隔离结构)形成在衬底10中以于衬底10的中定义出多个有源区，例如在外围区域中定义出各电路元件的有源区(图未示)以及于存储器区域中定义出各存储器单元的有源区(图未示)。另外，衬底10的存储器区域中还可设有复数条埋藏式字线(buried wordlines，图未示)切过各存储器单元的有源区(图未示)。

接着，可通过相同的半导体工艺例如沉积、光刻、蚀刻等工艺同时于第一元件区域AA的衬底10上形成两第一栅极结构G1、于第二元件区域BB的衬底10上形成一第二栅极结构G2，以及于存储器区域CC的衬底10形成多条位线(bit line) BL。举例来说，可以全面性的在衬底10上依序形成一半导体材料层(未示出)、一导电材料层(未示出)以及一硬掩模材料层(未示出)，然后进行图案化工艺(例如光刻-蚀刻工艺)蚀刻移除部分硬掩模材料层以图案化硬掩模材料层，接着利用图案化后的硬掩模材料层作为蚀刻掩模对其下方的导电材料层和半导体材料层进行蚀刻工艺以图案化导电材料层和半导体材料层，藉此可在衬底10上同时制作出第一栅极结构G1、第二栅极结构G2以及位线BL。

如图2所示，第一栅极结构G1、第二栅极结构G2和位线BL分别包括下栅极部分22、位于下栅极部分22上的上栅极部分24，以及位于上栅极部分24上的硬掩模部分26。根据本发明一实施例，下栅极部分22的材料可以包括半导体材料，例如多晶硅，上栅极部分24的材料可以导电材料，例如可包括铝（Al）、钨（W）、铜（Cu）、钛（Ti）、钛铝合金（TiAl），或其他低电阻率的金属材料。硬掩模部分26的材料可以包括氮化硅（SiN）、氧氮化硅（SiON）、碳氮化硅（SiCN）或其他合适的电介质材料。衬底10与第一栅极结构G1的下栅极部分22之间以及衬底10与第二栅极结构G2的下栅极部分22之间可分别设有一栅极电介质层(未显示)。

请参考图3。接着，在第一栅极结构G1、第二栅极结构G2和位线BL的侧壁上形成间隙壁32，然后在第一栅极结构G1之间的衬底10中以及第二栅极结构G2两侧的衬底10中分别形成掺杂区161和掺杂区162。应理解，图3所示的掺杂区161和掺杂区162的形状和形成的区域仅为举例，不作为对本发明的限制。接着，在衬底10上形成第一电介质层34，然后对第一电介质层34进行一平坦化工艺以去除部分第一电介质层34直到暴露出第一栅极结构G1、第二栅极结构G2和位线BL的顶面。然后，全面性形成第二电介质层36覆盖住第一电介质层34以及第一栅极结构G1、第二栅极结构G2和位线BL的暴露顶面。根据本发明一实施例，第一电介质层34和第二电介质层36的材料可以包括氧化硅(SiO2)、氮化硅(SiN)、氧氮化硅(SiON)、碳氮化硅(SiCN)，或其他合适的电介质材料。根据本发明一实施例，第一电介质层34和第二电介质层36包括不同的电介质材料，例如第一电介质层34可以包括氧化硅（SiO2），第二电介质层36可以包括氮化硅（SiN），但不限于此。

根据本发明一实施例，间隙壁32可通过以下步骤形成。首先在衬底10上沉积至少一层间隙壁材料层(图未示)共型的覆盖衬底10以及第一栅极结构G1、第二栅极结构G2和位线BL的顶面和侧壁，然后对间隙壁材料层进行蚀刻工艺(例如干蚀刻工艺)以各向异性(anisotropically)的去除间隙壁材料层多余的部分，并使部分剩余的间隙壁材料层覆盖在第一栅极结构G1、第二栅极结构G2和位线BL的侧壁上，成为间隙壁32。间隙壁32的材料可以包括氮化硅(SiN)、氧化硅(SiON)、碳氮化硅(SiCN)或其他电介质材料，并且可以具有单层结构或多层结构。在接下来的说明中，设置在两第一栅极结构G1的内侧（也就是形成在第一栅极结构G1之间，位于两第一栅极结构G1相邻的侧壁上）的间隙壁32也被称为内间隙壁S1。设置在两第一栅极结构G1的外侧（也就是形成在第一栅极结构G1相对于内间隙壁S1的侧壁上)的间隙壁32也被称为外间隙壁S2。

请参考图4。接着，在第二电介质层36上形成一图案化掩模层38。图案化掩模层38包括多个掩模开口38a暴露出第二电介质层36的部分表面。

请参考图5。接着，利用图案化掩模层38为蚀刻掩模进行一接触洞蚀刻工艺E1(例如干蚀刻工艺)以蚀刻并去除第二电介质层36和第一电介质层34自掩模开口38a暴露出来部分，藉此同时形成位于第一元件区域AA的第一接触洞42、位于第二元件区域BB的第二接触洞44，以及位于存储器区域CC的存储节点接触洞46。详细来说，如图5所示，第一接触洞42位在两第一栅极结构G1之间，穿过第二电介质层36和第一电介质层34并且暴露出衬底10的部分掺杂区161。第二接触洞44位在第二栅极结构G2的两侧，穿过第二电介质层36和第一电介质层34并且暴露出第二栅极结构G2两侧的衬底10的部分掺杂区162。存储节点接触洞46位在位线BL之间，穿过第二电介质层36和第一电介质层34并且暴露出位线BL之间的部分衬底10(存储器单元的有源区域)。

根据本发明一实施例，第一栅极结构G1的硬掩模部分26可以在接触洞蚀刻工艺E1中被部分移除，因此第一接触洞42可具有一T形的剖面形状。如图5左侧部分所示，第一接触洞42可包括具有第一宽度W1的第一部分42a以及位在第一部分42a上方并具有第二宽度W2的第二部分42b，其中第一宽度W1小于第二宽度W2。第一部分42a暴露出两第一栅极结构G1之间的衬底10。第二部分42b则暴露出两第一栅极结构G1的上栅极部分24的顶面以及硬掩模部分26的侧壁。

根据本发明一实施例，在接触洞蚀刻工艺E1期间，位于两第一栅极结构G1之间的内间隙壁S1可以被部分蚀刻移除，因此第一栅极结构G1的下栅极部分22的侧壁和上栅极部分24的侧壁可自第一接触洞42的第一部分42a暴露出来。

请参考图6。接着去除图案化掩模层38并且选择性的于存储器区域CC的存储节点接触洞46底部形成半导体材料47，然后形成导电层52全面性的覆盖第二电介质层36并且完全填满第一接触洞42、第二接触洞44和存储节点接触洞46。根据本发明一实施例，导电层52的材料可包括金属，例如钨(W)。

请参考图7。接着，于导电层52上形成另一个图案化掩模层(未示出)，然后使用该图案化掩模层(未示出)作为蚀刻掩模进行一凹陷工艺E2，以蚀刻并图案化导电层52和第二电介质层36，藉此同时形成位在第一接触洞42中的第一接触结构C1，位在第二接触洞44中并且包括位在第二接触洞44上的焊盘部分CP的第二接触结构C2，以及位在存储节点接触洞46并且包括位在存储节点接触洞46上的焊盘部分SNCP的存储节点接触SNC。值得注意的是，通过上述凹陷工艺E2获得的第一接触结构C1、第二接触结构C2和存储节点接触SNC分别具有一体成型的结构。

根据本发明一实施例，如图7所示，第一接触结构C1的导电层52的顶面与硬掩模部分26的顶面、外间隙壁S2的顶面以及第一电介质层34的顶面大致上齐平。

请参考图8。接着，形成钝化层54覆盖第一接触结构C1、第二接触结构C2和存储节点接触SNC，然后进行蚀刻工艺(例如干蚀刻工艺)以去除部分钝化层54直到暴露出第一接触结构C1的顶面、第二接触结构C2的焊盘部分CP的顶面以及存储节点接触SNC的焊盘部分SNCP的顶面，并使一部分剩余的钝化层54成为沿着焊盘部分CP的侧壁和焊盘部分CP下的第二电介质层36的侧壁覆盖的间隙壁，另一部分剩余的钝化层54完全填充焊盘部分SNCP之间的空隙。根据一个实施方案，钝化层54的材料可包括氮化硅(SiN)。

请参考图9。接着，全面性的形成层间电介质层62覆盖第一接触结构C1、第二接触结构C2以及存储节点接触SNC并填满第二接触结构C2的焊盘部分CP之间的空隙。层间电介质层62的材料可以包括氧化硅（SiO2）、氮化硅（SiN）、氧氮化硅（SiON）、碳氮化硅（SiCN）或其他电介质材料。接着，可对层间电介质层62进行平坦化，然后在层间电介质层62中形成多个互连结构（图未示），用来与第一接触结构C1、第二接触结构C2的焊盘部分CP以及存储节点接触SNC的焊盘部分SNCP电性连接。

请继续参考图9。本发明提供的半导体结构100可包括衬底10，衬底10可定义有外围区域10A和存储器区域10B。第一接触结构C1设置在衬底10的第一元件区域AA上。第一接触结构C1具有一体成型的结构以及T形的剖面形状，其包括直接接触衬底10的第一部分C1b以及位在第一部分C1b上的第二部分C1a。第二部分C1a的宽度W4大于第一部分C1b的宽度W3。

两个第一栅极结构G1设置在衬底10上并且位于第一接触结构C1的两侧。第一栅极结构G1分别包括位于衬底10上的下栅极部分22，位于下栅极部分22上的上栅极部分24，以及位于上栅极部分24上的硬掩模部分26。下栅极部分22和上栅极部分24可被统称为第一栅极结构G1的电极部分。如图9所示，第一接触结构C1的顶面（即第一接触结构C1的第二部分C1a的顶面）与第一栅极结构G1的顶面（即第一栅极结构G1的硬掩模部分26的顶面）大致上齐平。

第一接触结构C1的第一部分C1b直接接触第一栅极结构G1的下栅极部分22的侧壁和上栅极部分24的侧壁。第一接触结构C1的第二部分C1a则直接接触第一栅极结构G1的上栅极部分24的顶面和硬掩模部分26的侧壁。第一接触结构C1可用做共用接触结构(sharedcontact)，同时电连接两侧的第一栅极结构G1以及第一栅极结构G1之间的衬底10。根据本发明一实施例，第一接触结构C1可用来同时电连接两第一栅极结构G1以及两第一栅极结构G1之间的共用源/漏区(掺杂区161)，可减少外围电路占用的布局面积，达到缩小外围区域面积的效果。根据本发明一实施例，第一接触结构C1可应用在外围电路的熔丝电路(fusecircuit)中，用于修复存储器区域中的异常区块。

根据本发明一实施例，半导体结构100还可包括两内间隙壁S1设置在衬底10上并夹设在第一接触结构C1的第一部分C1b与两侧的第一栅极结构G1和衬底10之间。内间隙壁S1的顶面低于第一栅极结构G1的上栅极部分24的顶面，也就是说内间隙壁S1的顶面低于第一栅极结构G1的电极部分的顶面。

根据本发明一实施例，半导体结构100还可包括两外间隙壁S2设置在衬底10上，并且分别位在两第一栅极结构G1相对于内间隙壁S1的侧壁上。外间隙壁S2完全覆盖住第一栅极结构G1的下栅极部分22和上栅极部分24相对于内间隙壁S1的侧壁，并且覆盖住至少部分第一栅极结构G1的硬掩模部分26相对于第一接触结构C1的侧壁。

根据本发明一实施例，半导体结构100还可包括第二栅极结构G2设置在衬底10第二元件区域BB上，以及两第二接触结构C2设置在衬底10上并位于第二栅极结构G2的两侧。第二接触结构C2分别可包括直接接触衬底10并被第一电介质层34所包围的下部，以及位在下部上方并且被第二电介质层36包围的上部。第二接触结构C2的焊盘部分CP可横向延伸并覆盖住包围第二接触结构C2上部的第二电介质层36的顶面。

根据本发明一实施例，半导体结构100还可包括多条位线BL设置在衬底10的存储器区域CC上，以及多个存储节点接触SNC设置在衬底10上并且位在位线BL之间。存储节点接触SNC分别可包括直接接触衬底10并且被第一电介质层34包围的下部，以及位在下部上方并且被第二电介质层36包围的上部。存储节点接触SNC的焊盘部分SNCP可横向延伸并覆盖住包围存储节点接触SNC的上部的第二电介质层36的顶面。

根据本发明一实施例，第二接触结构C2的焊盘部分CP的顶面和存储节点接触SNC的焊盘部分SNCP的顶面大致上互相齐平，并且均高于第一接触结构C1的顶面(第二部分42b的顶面)。

请参考图10，为根据本发明另一实施例的半导体结构100的剖面示意图。为了简化说明，图10所示的半导体结构100和图7所示的半导体结构100相同的部件以相同的符号标记。图10所示半导体结构100与图7所示半导体结构100的主要差异在于，图10的半导体结构100在进行接触洞蚀刻工艺E1时，内间隙壁S1可以被完全被移除，因此第一接触结构C1的第一部分C1b可直接接触第一栅极结构G1的最底部的侧壁，利如直结接触下栅极部分22的最底部的侧壁。

综合以上，本发明提供的半导体结构及其制作方法，其包括不同形式的外围电路的接触结构，即第一接触结构C1和第二接触结构，可分别应用在外围电路的不同电路元件中，例如作为同时电连接两栅极结构之间的共用源/漏端的共用接触结构，或作为仅连接晶体管一源/漏端的接触结构。本发明提供的外围电路的接触结构与存储器单元的存储节点接触相同制造工艺同时制作，可达到简化制造工艺的功效。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体结构，其特征在于，所述半导体结构包括：存储器区域以及外围区域，所述半导体结构包括:

一衬底；

两第一栅极结构和一第二栅极结构设置在所述外围区域的该衬底上；

一第一接触结构设置在该衬底上，并且位于所述两第一栅极结构之间，该第一接触结构包括一T形剖面形状，并且包括与该衬底接触的一第一部分以及位于该第一部分上的一第二部分；以及

两第二接触结构设置在所述第二栅极结构的两侧，其中，所述两第二接触结构的一顶面高于该第一接触结构的一顶面；

所述外围区域包括：外围电路，所述存储器区域包括：存储器单元；所述第一接触结构应用于所述外围电路中，所述外围电路被配置为控制所述存储器单元的操作和信号的输入/输出。

2.如权利要求1所述的半导体结构，其特征在于，该第一接触结构的该第一部分与该两第一栅极结构的最底部直接接触。

3.如权利要求1所述的半导体结构，其特征在于，该两第一栅极结构分别包括:

一下栅极部分；

一上栅极部分位于该下栅极部分上；以及

一硬掩模部分位于该上栅极部分上，其中该第一接触结构的该第一部分直接接触该下栅极部分的一侧壁以及该上栅极部分的一侧壁。

4.如权利要求3所述的半导体结构，其特征在于，该第一接触结构的该第一部分与该下栅极部分的最底部直接接触。

5.如权利要求3所述的半导体结构，其特征在于，该第一接触结构的该第二部分直接接触该两第一栅极结构的该上栅极部分的顶面。

6.如权利要求3所述的半导体结构，其特征在于，另包括:

两内间隙壁设置在该衬底上并且分别夹设在该第一接触结构的该第一部分与该两第一栅极结构之间，其中该两内间隙壁的顶面低于该两第一栅极结构的该上栅极部分的顶面。

7.如权利要求3所述的半导体结构，其特征在于，另包括:

两外间隙壁，分别设置在该两第一栅极结构相对于两内间隙壁的一侧，其中该两第一栅极结构的该下栅极部分和该上栅极部分被该两外间隙壁的其中一者完全覆盖，且该两第一栅极结构的该硬掩模部分分别被该两外间隙壁的其中一者至少部分覆盖。

8.如权利要求1所述的半导体结构，其特征在于，该第一接触结构具有一体成型的结构。

9.一种半导体结构，其特征在于，所述半导体结构包括：存储器区域以及外围区域，所述半导体结构包括：

一衬底；

两第一栅极结构和一第二栅极结构设置在所述外围区域的该衬底上；

一第一接触结构设置在该衬底上，并且位于所述两第一栅极结构之间，并且包括一T形剖面形状；

该两第一栅极结构分别包括一电极部分以及位于该电极部上的一硬掩模部分；以及

一外间隙壁设置在该两第一栅极结构的相对于该第一接触结构的外侧，其中该第一接触结构直接接触该两第一栅极结构的该电极部分；

两第二接触结构设置在所述第二栅极结构的两侧，其中，所述两第二接触结构的一顶面高于该第一接触结构的一顶面；

所述外围区域包括：外围电路，所述存储器区域包括：存储器单元；所述第一接触结构应用于所述外围电路中，所述外围电路被配置为控制所述存储器单元的操作和信号的输入/输出。

10.如权利要求9所述的半导体结构，其特征在于，该第一接触结构直接接触该两第一栅极结构的该电极部分的顶面，且该第一接触结构的一顶面与该两第一栅极结构的该硬掩模部分的顶面齐平。

11.如权利要求9所述的半导体结构，其特征在于，另包括一内间隙壁设置在该两第一栅极结构邻近该第一接触结构的内侧，其中该内间隙壁的一顶面低于该两第一栅极结构的该电极部分的顶面。

12.一种半导体结构的制作方法，其特征在于，所述半导体结构包括：存储器区域以及外围区域，所述制作方法包括:

在所述外围区域，于一衬底上形成两第一栅极结构和一第二栅极结构；

于该两第一栅极结构的侧壁上形成间隙壁；

于该衬底上形成一电介质层覆盖该两第一栅极结构、该间隙壁和第二栅极结构；

进行一接触洞蚀刻工艺，蚀刻该电介质层以及部分位于该两第一栅极结构之间的该间隙壁，而于该两第一栅极结构之间形成一第一接触洞、该第二栅极结构两侧的该电介质层中形成两第二接触洞以暴露出部分该衬底，其中该第一接触洞包括一T形剖面形状；

所述外围区域包括：外围电路，所述存储器区域包括：存储器单元；第一接触结构应用于所述外围电路中，所述外围电路被配置为控制所述存储器单元的操作和信号的输入/输出。

13.如权利要求12所述的半导体结构的制作方法，其特征在于，该两第一栅极结构分别包括:

一下栅极部分；

一上栅极部分位于该下栅极部分上；以及

一硬掩模部分位于该上栅极部分上，其中该硬掩模部分于该接触洞蚀刻工艺期间被部分移除而暴露出该上栅极部分的一顶面。

14. 如权利要求13所述的半导体结构的制作方法，其特征在于，该第一接触洞包括:

一第一部分，暴露出该衬底、该两第一栅极结构的该下栅极部分的侧壁以及该上栅极部分的侧壁；以及

一第二部分，暴露出该两第一栅极结构的该硬掩模部分的顶面和侧壁以及位于该硬掩模部分上的该电介质层的侧壁。

15.如权利要求12所述的半导体结构的制作方法，其特征在于，该两第一栅极结构之间的该间隙壁于该接触洞蚀刻工艺期间被完全移除。

16.如权利要求12所述的半导体结构的制作方法，其特征在于，该两第一栅极结构之间的该间隙壁于该接触洞蚀刻工艺期间被部分移除。

17. 如权利要求12所述的半导体结构的制作方法，其特征在于，另包括:

形成一导电层于该电介质层上并填入该第一接触洞；以及

进行一凹陷工艺以蚀刻移除部分该导电层及该电介质层直到暴露出该两第一栅极结构的顶面，而于该第一接触洞中形成一第一接触结构。

18.如权利要求17所述的半导体结构的制作方法，其特征在于，该间隙壁位于该两第一栅极结构之间的一剩余部分夹设在该第一接触结构与该两第一栅极结构和该衬底之间。

19.如权利要求17所述的半导体结构的制作方法，其特征在于，该第一接触结构包括一T形剖面形状，并且包括与该衬底接触的一第一部分以及位于该第一部分上的一第二部分，其中该第一接触结构的该第一部分与该两第一栅极结构的最底部直接接触。

20. 如权利要求17所述的半导体结构的制作方法，其特征在于，另包括:

进行该接触洞蚀刻工艺以于该第二栅极结构两侧的该电介质层中形成两第二接触洞；以及

以该导电层填充该两第二接触洞。