JP2001135738A - 非揮発性メモリ素子のメモリセルの製造方法 - Google Patents
非揮発性メモリ素子のメモリセルの製造方法Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Abstract
(57)【要約】
【課題】 単位メモリセルの大きさを減少させ得る
非揮発性メモリ素子のメモリセルの製造方法を提供する
ことである。 【解決手段】 半導体基板５００上にフローティングゲ
ート絶縁膜５０３及びフローティングゲート電極用導電
膜を順次形成する段階と、前記膜５０３、及び半導体基
板５００の一定厚さを部分的に順次食刻してトレンチを
形成する段階と、前記トレンチが全て埋もれるように、
結果物上に分離膜形成用絶縁膜を形成する段階と、前記
フローティングゲート電極用導電膜５０３が露出される
まで、前記分離膜形成用絶縁膜をエッチバックすること
で、前記フローティングゲート電極用導電膜と同一の高
さを有する素子分離膜５０８を形成する段階を含む。
非揮発性メモリ素子のメモリセルの製造方法を提供する
ことである。 【解決手段】 半導体基板５００上にフローティングゲ
ート絶縁膜５０３及びフローティングゲート電極用導電
膜を順次形成する段階と、前記膜５０３、及び半導体基
板５００の一定厚さを部分的に順次食刻してトレンチを
形成する段階と、前記トレンチが全て埋もれるように、
結果物上に分離膜形成用絶縁膜を形成する段階と、前記
フローティングゲート電極用導電膜５０３が露出される
まで、前記分離膜形成用絶縁膜をエッチバックすること
で、前記フローティングゲート電極用導電膜と同一の高
さを有する素子分離膜５０８を形成する段階を含む。
Description
【０００１】
【発明の属する技術分野】本発明はＥＥＰＲＯＭ又はフ
ラッシュメモリ素子のような非揮発性メモリ素子に関す
るもので、特に単位メモリセルの大きさを減少させ得る
メモリセルの製造方法に関する。
ラッシュメモリ素子のような非揮発性メモリ素子に関す
るもので、特に単位メモリセルの大きさを減少させ得る
メモリセルの製造方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭ又はフラッシュメモリのよ
うな非揮発性メモリ素子は、近年、デジタルセルラーホ
ン、デジタルセットトップボックス、デジタルカメラ、
パーソナルコンピュータ、モデム、ファクシミリ、デジ
タルカムコーダー、ＤＶＤプレーヤーなど、日常的なす
べての家庭用製品に使用されている。
うな非揮発性メモリ素子は、近年、デジタルセルラーホ
ン、デジタルセットトップボックス、デジタルカメラ、
パーソナルコンピュータ、モデム、ファクシミリ、デジ
タルカムコーダー、ＤＶＤプレーヤーなど、日常的なす
べての家庭用製品に使用されている。
【０００３】また、前述した家庭用製品の小型化及び高
機能化を達成するため、前記ＥＥＰＲＯＭ又はフラッシ
ュメモリの高集積化に対する研究も活発に進行されてい
る。
機能化を達成するため、前記ＥＥＰＲＯＭ又はフラッシ
ュメモリの高集積化に対する研究も活発に進行されてい
る。
【０００４】このようなＥＥＰＲＯＭ又はフラッシュメ
モリのメモリセルは、周知のように、ＮＯＲ型とＮＡＮ
Ｄ型が知られている。
モリのメモリセルは、周知のように、ＮＯＲ型とＮＡＮ
Ｄ型が知られている。
【０００５】ＮＯＲ型メモリセルは、図１に示すよう
に、ビット線ＢＬが各メモリセルのドレン電極Ｄに連結
され、ワード線ＷＬが各メモリセルのゲート電極Ｇ、つ
まりコントロールゲートｃｇに連結され、ソース電極ラ
インＳＬが各メモリセルのソース電極Ｓに連結された構
造である。図面符号ｆｇはフローティングゲート電極を
示す。
に、ビット線ＢＬが各メモリセルのドレン電極Ｄに連結
され、ワード線ＷＬが各メモリセルのゲート電極Ｇ、つ
まりコントロールゲートｃｇに連結され、ソース電極ラ
インＳＬが各メモリセルのソース電極Ｓに連結された構
造である。図面符号ｆｇはフローティングゲート電極を
示す。
【０００６】
【発明が解決しようとする課題】しかし、このようなＮ
ＯＲ型メモリセルは動作速度の速い利点があるが、各単
位セルにコンタクトが存在するため、集積度の向上が難
しい欠点がある。言い換えれば、ＮＯＲ型メモリセル
は、ビット線ＢＬが各メモリセルのドレン電極Ｄに連結
され、ソース電極ラインＳＬが各メモリセルのソース電
極Ｓに連結される構造であるため、各メモリセル内に
は、コンタクトのための一定面積を備えなければならな
く、よって集積度の向上が難しい。
ＯＲ型メモリセルは動作速度の速い利点があるが、各単
位セルにコンタクトが存在するため、集積度の向上が難
しい欠点がある。言い換えれば、ＮＯＲ型メモリセル
は、ビット線ＢＬが各メモリセルのドレン電極Ｄに連結
され、ソース電極ラインＳＬが各メモリセルのソース電
極Ｓに連結される構造であるため、各メモリセル内に
は、コンタクトのための一定面積を備えなければならな
く、よって集積度の向上が難しい。
【０００７】ＮＡＮＤ型メモリセルは、図２に示すよう
に、第１ビット線ＢＬ１に８個のメモリセルと２個の選
択トランジスタＴＲ１、ＴＲ２が連結され、第２ビット
線ＢＬ２にも８個のメモリセルと２個の選択トランジス
タＴＲ３、ＴＲ４が連結され、第１ビット線ＢＬ１と第
２ビット線ＢＬ２の反対側、つまり各選択トランジスタ
ＴＲ２、ＴＲ４のソース電極Ｓにソース電極ラインＳＬ
が連結され、その結果、１６個のメモリセルが１単位を
なす構造である。
に、第１ビット線ＢＬ１に８個のメモリセルと２個の選
択トランジスタＴＲ１、ＴＲ２が連結され、第２ビット
線ＢＬ２にも８個のメモリセルと２個の選択トランジス
タＴＲ３、ＴＲ４が連結され、第１ビット線ＢＬ１と第
２ビット線ＢＬ２の反対側、つまり各選択トランジスタ
ＴＲ２、ＴＲ４のソース電極Ｓにソース電極ラインＳＬ
が連結され、その結果、１６個のメモリセルが１単位を
なす構造である。
【０００８】このようなＮＡＮＤ型メモリセルは、すべ
てのメモリセル内にそれぞれコンタクトが存在しないこ
とにより、集積度の向上が容易である利点がある。言い
換えれば、ＮＡＮＤ型メモリセルは、ビット線ＢＬ１、
ＢＬ２が第１メモリセルのドレン電極Ｄに連結され、残
りのトランジスタが直列に連結され、ソース電極ライン
ＳＬが最終メモリセルのソース電極Ｓに連結される。こ
れにより、メモリセル間の連結のための面積が最小化さ
れ、よって集積度の向上が容易である。しかし、ＮＡＮ
Ｄ型メモリセルは、１６個のメモリセル当たり４個の選
択トランジスタを更に必要とするため、動作速度が遅い
欠点がある。
てのメモリセル内にそれぞれコンタクトが存在しないこ
とにより、集積度の向上が容易である利点がある。言い
換えれば、ＮＡＮＤ型メモリセルは、ビット線ＢＬ１、
ＢＬ２が第１メモリセルのドレン電極Ｄに連結され、残
りのトランジスタが直列に連結され、ソース電極ライン
ＳＬが最終メモリセルのソース電極Ｓに連結される。こ
れにより、メモリセル間の連結のための面積が最小化さ
れ、よって集積度の向上が容易である。しかし、ＮＡＮ
Ｄ型メモリセルは、１６個のメモリセル当たり４個の選
択トランジスタを更に必要とするため、動作速度が遅い
欠点がある。
【０００９】一方、前述したＮＯＲ型及びＮＡＮＤ型メ
モリセルにおける単位メモリセルは、素子分離膜、フロ
ーティングゲート電極、コントロールゲート電極、ソー
ス／ドレン電極、ソース電極ライン及びビットラインか
ら構成される。この際に、単位メモリセルの最小大きさ
は、理論的に各構成要素を最小大きさに構成することに
より得られる。
モリセルにおける単位メモリセルは、素子分離膜、フロ
ーティングゲート電極、コントロールゲート電極、ソー
ス／ドレン電極、ソース電極ライン及びビットラインか
ら構成される。この際に、単位メモリセルの最小大きさ
は、理論的に各構成要素を最小大きさに構成することに
より得られる。
【００１０】ところで、それぞれのメモリセルに孤立し
て形成されるフローティングゲート電極は、その形成中
に発生するマスクの誤整列及び臨界寸法の変化などに対
応し得るように、素子分離膜と一定領域が重畳するよう
に設計されている。すなわち、図３（ａ）に示すよう
に、素子分離膜とフローティングゲート電極の形成時に
使用される素子分離マスク３０２とフローティングゲー
ト電極マスク３０４は、それらの各縁部の一定領域が相
互重畳するように設計されている。
て形成されるフローティングゲート電極は、その形成中
に発生するマスクの誤整列及び臨界寸法の変化などに対
応し得るように、素子分離膜と一定領域が重畳するよう
に設計されている。すなわち、図３（ａ）に示すよう
に、素子分離膜とフローティングゲート電極の形成時に
使用される素子分離マスク３０２とフローティングゲー
ト電極マスク３０４は、それらの各縁部の一定領域が相
互重畳するように設計されている。
【００１１】参考として、図３（ｂ）は従来のフローテ
ィングゲート電極マスク３０４とコントロールゲート電
極マスク３０６を示す平面図である。
ィングゲート電極マスク３０４とコントロールゲート電
極マスク３０６を示す平面図である。
【００１２】従って、０．１８μｍ技術を用いてメモリ
セルを製造すると仮定する場合、一側方向への理論上最
小大きさは、素子分離膜の大きさである０．１８μｍと
フローティングゲート電極の大きさである０．１８μｍ
とを合わせた０．３６μｍとなるが、従来方法によりメ
モリセルを製造する場合の一側方向への実際上の大きさ
は、理論上の最小大きさである０．３６μｍにマスクの
誤整列と臨界寸法の変化を考慮して、両者にそれぞれお
よそ０．０６μｍずつを加えた０．４８μｍとなる。そ
の結果、従来の方法でメモリセルを製造する場合、実際
メモリセルの大きさは、理論上メモリセル大きさよりお
よそ３３％くらい大きくなる。
セルを製造すると仮定する場合、一側方向への理論上最
小大きさは、素子分離膜の大きさである０．１８μｍと
フローティングゲート電極の大きさである０．１８μｍ
とを合わせた０．３６μｍとなるが、従来方法によりメ
モリセルを製造する場合の一側方向への実際上の大きさ
は、理論上の最小大きさである０．３６μｍにマスクの
誤整列と臨界寸法の変化を考慮して、両者にそれぞれお
よそ０．０６μｍずつを加えた０．４８μｍとなる。そ
の結果、従来の方法でメモリセルを製造する場合、実際
メモリセルの大きさは、理論上メモリセル大きさよりお
よそ３３％くらい大きくなる。
【００１３】従って、従来の方法によりＮＯＲ型及びＮ
ＡＮＤ型メモリセルを製造する場合は、フローティング
ゲート電極と素子分離膜間の重畳領域だけの単位メモリ
セルの大きさが増加するため、結局、ＮＯＲ型及びＮＡ
ＮＤ型メモリセルの集積度の向上が難しくなる。
ＡＮＤ型メモリセルを製造する場合は、フローティング
ゲート電極と素子分離膜間の重畳領域だけの単位メモリ
セルの大きさが増加するため、結局、ＮＯＲ型及びＮＡ
ＮＤ型メモリセルの集積度の向上が難しくなる。
【００１４】従って、本発明の目的は、単位メモリセル
の大きさを減少させ得る非揮発性メモリ素子のメモリセ
ルの製造方法を提供することである。
の大きさを減少させ得る非揮発性メモリ素子のメモリセ
ルの製造方法を提供することである。
【００１５】
【課題を解決するための手段】前記目的を達成するため
の本発明の非揮発性メモリ素子のメモリセルの製造方法
は、請求項１に記載されているように、半導体基板上に
フローティングゲート絶縁膜及びフローティングゲート
電極用導電膜を順次形成する段階と、前記膜（フローテ
ィングゲート絶縁膜及びフローティングゲート電極用導
電膜）及び半導体基板の一定厚さを部分的に順次食刻し
てトレンチを形成する段階と、前記トレンチが全て埋も
れるように、結果物（トレンチ形成まで完了したもの）
上に分離膜形成用絶縁膜を形成する段階と、前記フロー
ティングゲート電極用導電膜が露出されるまで、前記分
離膜形成用絶縁膜をエッチバックしすることで、前記フ
ローティングゲート電極用導電膜と同一の高さを有する
素子分離膜を形成する段階と、前記フローティングゲー
ト電極用導電膜及び素子分離膜上にコントロールゲート
絶縁膜とコントロールゲート電極用導電膜を順次形成す
る段階と、前記コントロールゲート電極用導電膜、コン
トロールゲート絶縁膜、フローティングゲート電極用導
電膜及びフローティングゲート絶縁膜を食刻して積層構
造を有するフローティングゲート電極及びコントロール
ゲート電極を形成する段階とを含む。
の本発明の非揮発性メモリ素子のメモリセルの製造方法
は、請求項１に記載されているように、半導体基板上に
フローティングゲート絶縁膜及びフローティングゲート
電極用導電膜を順次形成する段階と、前記膜（フローテ
ィングゲート絶縁膜及びフローティングゲート電極用導
電膜）及び半導体基板の一定厚さを部分的に順次食刻し
てトレンチを形成する段階と、前記トレンチが全て埋も
れるように、結果物（トレンチ形成まで完了したもの）
上に分離膜形成用絶縁膜を形成する段階と、前記フロー
ティングゲート電極用導電膜が露出されるまで、前記分
離膜形成用絶縁膜をエッチバックしすることで、前記フ
ローティングゲート電極用導電膜と同一の高さを有する
素子分離膜を形成する段階と、前記フローティングゲー
ト電極用導電膜及び素子分離膜上にコントロールゲート
絶縁膜とコントロールゲート電極用導電膜を順次形成す
る段階と、前記コントロールゲート電極用導電膜、コン
トロールゲート絶縁膜、フローティングゲート電極用導
電膜及びフローティングゲート絶縁膜を食刻して積層構
造を有するフローティングゲート電極及びコントロール
ゲート電極を形成する段階とを含む。
【００１６】この製造方法では、フローティングゲート
電極が素子分離膜に自己整列方式で形成されるため、前
記フローティングゲート電極と素子分離膜間の重畳が不
要である。従って、前記フローティングゲート電極と素
子分離膜は理論上最小大きさに形成可能であり、よっ
て、単位メモリセルの大きさを減らすことができ、ＮＯ
Ｒ型又はＮＡＮＤ型メモリセルの高集積化を実現するこ
とができる。
電極が素子分離膜に自己整列方式で形成されるため、前
記フローティングゲート電極と素子分離膜間の重畳が不
要である。従って、前記フローティングゲート電極と素
子分離膜は理論上最小大きさに形成可能であり、よっ
て、単位メモリセルの大きさを減らすことができ、ＮＯ
Ｒ型又はＮＡＮＤ型メモリセルの高集積化を実現するこ
とができる。
【００１７】また、前記目的を達成するための本発明の
他の非揮発性メモリ素子のメモリセルの製造方法は、請
求項２に記載されている様に、半導体基板上に食刻防止
膜を形成する段階と、前記食刻防止膜と半導体基板の一
定厚さを部分的に食刻してトレンチを形成する段階と、
前記トレンチが全て埋もれるように、結果物（トレンチ
の形成まで完了したもの）上に分離膜形成用絶縁膜を形
成する段階と、前記食刻防止膜が露出されるまで前記分
離膜形成用絶縁膜をエッチバックすることで、前記食刻
防止膜と同一の高さを有する素子分離膜を形成する段階
と、前記食刻防止膜を除去する段階と、露出された半導
体基板領域上にフローティングゲート絶縁膜を形成し、
前記素子分離膜間の領域が全て埋もれるように、前記フ
ローティングゲート絶縁膜上にフローティングゲート電
極用導電膜を形成する段階と、前記素子分離膜が露出さ
れるまで、前記フローティングゲート電極用導電膜をエ
ッチバックする段階と、前記エッチバックされたフロー
ティングゲート電極用導電膜と素子分離膜上にコントロ
ールゲート絶縁膜とコントロールゲート電極用導電膜を
順次形成する段階と、前記コントロールゲート電極用導
電膜、コントロールゲート絶縁膜、フローティングゲー
ト電極用導電膜及びフローティングゲート絶縁膜を食刻
して積層構造を有するフローティングゲート電極及びコ
ントロールゲート電極を形成する段階とを含む。
他の非揮発性メモリ素子のメモリセルの製造方法は、請
求項２に記載されている様に、半導体基板上に食刻防止
膜を形成する段階と、前記食刻防止膜と半導体基板の一
定厚さを部分的に食刻してトレンチを形成する段階と、
前記トレンチが全て埋もれるように、結果物（トレンチ
の形成まで完了したもの）上に分離膜形成用絶縁膜を形
成する段階と、前記食刻防止膜が露出されるまで前記分
離膜形成用絶縁膜をエッチバックすることで、前記食刻
防止膜と同一の高さを有する素子分離膜を形成する段階
と、前記食刻防止膜を除去する段階と、露出された半導
体基板領域上にフローティングゲート絶縁膜を形成し、
前記素子分離膜間の領域が全て埋もれるように、前記フ
ローティングゲート絶縁膜上にフローティングゲート電
極用導電膜を形成する段階と、前記素子分離膜が露出さ
れるまで、前記フローティングゲート電極用導電膜をエ
ッチバックする段階と、前記エッチバックされたフロー
ティングゲート電極用導電膜と素子分離膜上にコントロ
ールゲート絶縁膜とコントロールゲート電極用導電膜を
順次形成する段階と、前記コントロールゲート電極用導
電膜、コントロールゲート絶縁膜、フローティングゲー
ト電極用導電膜及びフローティングゲート絶縁膜を食刻
して積層構造を有するフローティングゲート電極及びコ
ントロールゲート電極を形成する段階とを含む。
【００１８】この製造方法にあっても、フローティング
ゲート電極が、同様に、素子分離膜に自己整列方式で形
成されるため、素子分離膜との重畳が不要であり、よっ
て、単位メモリセルの大きさを減らすことができ、ＮＯ
Ｒ型又はＮＡＮＤ型メモリセルの高集積化を実現し得
る。
ゲート電極が、同様に、素子分離膜に自己整列方式で形
成されるため、素子分離膜との重畳が不要であり、よっ
て、単位メモリセルの大きさを減らすことができ、ＮＯ
Ｒ型又はＮＡＮＤ型メモリセルの高集積化を実現し得
る。
【００１９】
【発明の実施の形態】本発明の目的及び利点はつぎの詳
細な説明及び添付図面からより明らかになるであろう。
細な説明及び添付図面からより明らかになるであろう。
【００２０】図４（ａ）は本発明による素子分離マスク
４０２とフローティングゲート電極マスク４０４を示す
平面図である。図４（ａ）に示すように、本発明による
素子分離マスク４０２とフローティングゲート電極マス
ク４０４は、図３（ａ）に示す従来のものとは異なり、
縁部の領域が重畳しない。このことは、フローティング
ゲート電極が素子分離膜を用いて自己整列方式で形成さ
れるためである。
４０２とフローティングゲート電極マスク４０４を示す
平面図である。図４（ａ）に示すように、本発明による
素子分離マスク４０２とフローティングゲート電極マス
ク４０４は、図３（ａ）に示す従来のものとは異なり、
縁部の領域が重畳しない。このことは、フローティング
ゲート電極が素子分離膜を用いて自己整列方式で形成さ
れるためである。
【００２１】従って、前記素子分離膜及びフローティン
グゲート電極は、重畳領域の省略により、理論上最小大
きさに形成可能であり、この結果、メモリセルの大きさ
の減少が達成される。
グゲート電極は、重畳領域の省略により、理論上最小大
きさに形成可能であり、この結果、メモリセルの大きさ
の減少が達成される。
【００２２】参考として、図４（ｂ）は本発明によるフ
ローティングゲート電極マスク４０４とコントロールゲ
ート電極マスク４０６を示す平面図である。
ローティングゲート電極マスク４０４とコントロールゲ
ート電極マスク４０６を示す平面図である。
【００２３】以下、本発明の好ましい実施の形態による
メモリセルの製造方法を添付図面に基づいて説明する。
メモリセルの製造方法を添付図面に基づいて説明する。
【００２４】図５ないし図１０は、本発明の一実施の形
態によるメモリセルの製造方法を説明するための、図４
（ａ）のＸ−Ｘ′線（図上左側：以降の図において同
じ）とＹ−Ｙ′線（図上右側：以降の図において同じ）
について示す断面図である。また、これらの図に示す段
階は順次実施される。
態によるメモリセルの製造方法を説明するための、図４
（ａ）のＸ−Ｘ′線（図上左側：以降の図において同
じ）とＹ−Ｙ′線（図上右側：以降の図において同じ）
について示す断面図である。また、これらの図に示す段
階は順次実施される。
【００２５】図５に示すように、フローティングゲート
絶縁膜５０３として酸化膜又は窒酸化膜が半導体基板５
００上に形成され、フローティングゲート電極用導電膜
５０５としてシリコン膜が前記フローティングゲート絶
縁膜５０３上に形成される。
絶縁膜５０３として酸化膜又は窒酸化膜が半導体基板５
００上に形成され、フローティングゲート電極用導電膜
５０５としてシリコン膜が前記フローティングゲート絶
縁膜５０３上に形成される。
【００２６】前記膜５０５、５０３と半導体基板５００
は図４（ａ）に示す素子分離マスク４０２をもって順次
食刻され、これにより、半導体基板５００の所定領域に
トレンチＴが形成される。
は図４（ａ）に示す素子分離マスク４０２をもって順次
食刻され、これにより、半導体基板５００の所定領域に
トレンチＴが形成される。
【００２７】図６に示すように、トレンチＴが全て埋も
れるように、分離膜形成用絶縁膜５０７が前記結果物
（トレンチ形成を完了したもの）上に形成される。前記
分離膜形成用絶縁膜５０７は好ましくは酸化膜である。
れるように、分離膜形成用絶縁膜５０７が前記結果物
（トレンチ形成を完了したもの）上に形成される。前記
分離膜形成用絶縁膜５０７は好ましくは酸化膜である。
【００２８】図７に示すように、フローティングゲート
電極用導電膜５０５が露出されるまで、分離膜形成用絶
縁膜が、食刻ガスを用いるか、又は化学機械的研磨（Ｃ
ＭＰ）を用いるエッチバック工程により食刻され、この
結果、前記フローティングゲート電極用導電膜５０５と
同じ高さを有する素子分離膜５０８がトレンチが形成さ
れていた部位に形成される。
電極用導電膜５０５が露出されるまで、分離膜形成用絶
縁膜が、食刻ガスを用いるか、又は化学機械的研磨（Ｃ
ＭＰ）を用いるエッチバック工程により食刻され、この
結果、前記フローティングゲート電極用導電膜５０５と
同じ高さを有する素子分離膜５０８がトレンチが形成さ
れていた部位に形成される。
【００２９】図８に示すように、コントロールゲート絶
縁膜５１０として酸化膜又は窒酸化膜がフローティング
ゲート電極用導電膜５０５及び素子分離膜５０８上に形
成され、コントロールゲート電極用導電膜５１２として
シリコン膜、又はシリコン膜及び金属膜の積層膜が前記
コントロールゲート絶縁膜５１０上に形成される。
縁膜５１０として酸化膜又は窒酸化膜がフローティング
ゲート電極用導電膜５０５及び素子分離膜５０８上に形
成され、コントロールゲート電極用導電膜５１２として
シリコン膜、又はシリコン膜及び金属膜の積層膜が前記
コントロールゲート絶縁膜５１０上に形成される。
【００３０】図９に示すように、コントロールゲート電
極用導電膜５１２、コントロールゲート絶縁膜５１０、
フローティングゲート電極用導電膜５０５及びフローテ
ィングゲート絶縁膜５０３が図４（ｂ）に示すコントロ
ールゲート電極マスク４０６をもって順次食刻され、こ
の結果、積層構造を有するフローティングゲート電極５
０５ａ及びコントロールゲート電極５１２ａが形成され
る。この際に、ゲート電極間の半導体基板領域、つまり
ソース及びドレン電極が形成される半導体基板領域は露
出される。
極用導電膜５１２、コントロールゲート絶縁膜５１０、
フローティングゲート電極用導電膜５０５及びフローテ
ィングゲート絶縁膜５０３が図４（ｂ）に示すコントロ
ールゲート電極マスク４０６をもって順次食刻され、こ
の結果、積層構造を有するフローティングゲート電極５
０５ａ及びコントロールゲート電極５１２ａが形成され
る。この際に、ゲート電極間の半導体基板領域、つまり
ソース及びドレン電極が形成される半導体基板領域は露
出される。
【００３１】図１０に示すように、ソース及びドレン電
極５１４、５１６が、露出された半導体基板領域に、ホ
ウ素、燐又は砒素の中から選択される１種の不純物をイ
オン注入及び熱拡散させることにより、形成される。
極５１４、５１６が、露出された半導体基板領域に、ホ
ウ素、燐又は砒素の中から選択される１種の不純物をイ
オン注入及び熱拡散させることにより、形成される。
【００３２】この後、図示はしなかったが、ＮＯＲ型又
はＮＡＮＤ型メモリセルの構成に符合するように、従来
の方法により、ドレン電極５１６に連結されるビット線
とソース電極５１４に連結されるソース電極ラインが形
成され、これにより、ＮＯＲ型又はＮＡＮＤ型メモリセ
ルが完成される。
はＮＡＮＤ型メモリセルの構成に符合するように、従来
の方法により、ドレン電極５１６に連結されるビット線
とソース電極５１４に連結されるソース電極ラインが形
成され、これにより、ＮＯＲ型又はＮＡＮＤ型メモリセ
ルが完成される。
【００３３】前述した実施の形態においては、フローテ
ィングゲート電極５０５ａが素子分離膜５０８に自己整
列方式で形成されるため、前記フローティングゲート電
極５０５ａと素子分離膜５０８間の重畳が不要である。
従って、前記フローティングゲート電極５０５ａと素子
分離膜５０８は理論上最小大きさに形成可能であり、よ
って、単位メモリセルの大きさを減らすことができ、こ
の結果、ＮＯＲ型又はＮＡＮＤ型メモリセルの高集積化
を実現することができる。
ィングゲート電極５０５ａが素子分離膜５０８に自己整
列方式で形成されるため、前記フローティングゲート電
極５０５ａと素子分離膜５０８間の重畳が不要である。
従って、前記フローティングゲート電極５０５ａと素子
分離膜５０８は理論上最小大きさに形成可能であり、よ
って、単位メモリセルの大きさを減らすことができ、こ
の結果、ＮＯＲ型又はＮＡＮＤ型メモリセルの高集積化
を実現することができる。
【００３４】図１１ないし図１６は本発明の他の実施の
形態によるメモリセルの製造方法を説明するため、図４
（ａ）のＸ−Ｘ′線とＹ−Ｙ′線について示す断面図で
ある。表示方式は、先に説明したと同様である。この場
合も、図面番号順に実施される。
形態によるメモリセルの製造方法を説明するため、図４
（ａ）のＸ−Ｘ′線とＹ−Ｙ′線について示す断面図で
ある。表示方式は、先に説明したと同様である。この場
合も、図面番号順に実施される。
【００３５】図１１に示すように、食刻防止膜６０１が
半導体基板６００上に形成される。前記食刻防止膜６０
１は、酸化膜と窒化膜の積層構造、又は酸化膜とシリコ
ン膜の積層構造から形成することが好ましい。また、前
記食刻防止膜６０１は後続の工程で形成されるフローテ
ィングゲート電極６０５ａ（図１６参照）より厚く形成
されなければならない。
半導体基板６００上に形成される。前記食刻防止膜６０
１は、酸化膜と窒化膜の積層構造、又は酸化膜とシリコ
ン膜の積層構造から形成することが好ましい。また、前
記食刻防止膜６０１は後続の工程で形成されるフローテ
ィングゲート電極６０５ａ（図１６参照）より厚く形成
されなければならない。
【００３６】このことは、食刻防止膜の厚さが、後続の
工程で形成されるフローティングゲート絶縁膜６０３と
フローティングゲート電極６０５ａの厚さに相当する厚
さでなければならないためである。前記食刻防止膜６０
１と半導体基板６００の一定深さ（＝厚さ）が図４
（ａ）に示す素子分離マスク４０２をもって食刻され、
この結果、素子分離膜が形成されるトレンチＴが形成さ
れる。
工程で形成されるフローティングゲート絶縁膜６０３と
フローティングゲート電極６０５ａの厚さに相当する厚
さでなければならないためである。前記食刻防止膜６０
１と半導体基板６００の一定深さ（＝厚さ）が図４
（ａ）に示す素子分離マスク４０２をもって食刻され、
この結果、素子分離膜が形成されるトレンチＴが形成さ
れる。
【００３７】図１２に示すように、トレンチＴが全て埋
もれるまで、分離膜形成用絶縁膜６０７が前記結果物
（トレンチ形成を完了したもの）上に形成される。前記
分離膜形成用絶縁膜６０７は好ましくは酸化膜である。
もれるまで、分離膜形成用絶縁膜６０７が前記結果物
（トレンチ形成を完了したもの）上に形成される。前記
分離膜形成用絶縁膜６０７は好ましくは酸化膜である。
【００３８】図１３に示すように、食刻防止膜６０１が
露出されるまで、分離膜形成用絶縁膜が、食刻ガスを用
いるか、又は化学機械的研磨（ＣＭＰ）を用いるエッチ
バック工程により食刻され、この結果、前記食刻防止膜
６０１と同じ高さを有する素子分離膜６０８が形成され
る。
露出されるまで、分離膜形成用絶縁膜が、食刻ガスを用
いるか、又は化学機械的研磨（ＣＭＰ）を用いるエッチ
バック工程により食刻され、この結果、前記食刻防止膜
６０１と同じ高さを有する素子分離膜６０８が形成され
る。
【００３９】次いで、図１４に示すように、食刻防止膜
６０１が除去され、この結果、半導体基板６００の所定
領域、つまりフローティングゲート電極が形成される領
域が露出される。露出された半導体基板領域上にフロー
ティングゲート絶縁膜６０３が形成され、この後、素子
分離膜６０８間の領域が全て埋もれるように、フローテ
ィングゲート電極用導電膜６０５が結果物（フローティ
ングゲート絶縁膜の形成まで完了したもの）上に形成さ
れる。ここで、フローティングゲート絶縁膜６０３は酸
化膜又は窒酸化膜で、そしてフローティングゲート電極
用導電膜６０５はシリコン膜で形成されることが好まし
い。また、前記フローティングゲート絶縁膜６０３は素
子分離膜６０８の側面及び上面には形成されない。即
ち、フローティングゲート絶縁膜６０３はフローティン
グゲート電極が形成される部分に形成される。
６０１が除去され、この結果、半導体基板６００の所定
領域、つまりフローティングゲート電極が形成される領
域が露出される。露出された半導体基板領域上にフロー
ティングゲート絶縁膜６０３が形成され、この後、素子
分離膜６０８間の領域が全て埋もれるように、フローテ
ィングゲート電極用導電膜６０５が結果物（フローティ
ングゲート絶縁膜の形成まで完了したもの）上に形成さ
れる。ここで、フローティングゲート絶縁膜６０３は酸
化膜又は窒酸化膜で、そしてフローティングゲート電極
用導電膜６０５はシリコン膜で形成されることが好まし
い。また、前記フローティングゲート絶縁膜６０３は素
子分離膜６０８の側面及び上面には形成されない。即
ち、フローティングゲート絶縁膜６０３はフローティン
グゲート電極が形成される部分に形成される。
【００４０】図１５に示すように、素子分離膜６０８が
露出されるまで、フローティングゲート電極用導電膜
が、食刻ガスを用いるか、又は化学機械的研磨（ＣＭ
Ｐ）をエッチバック工程により食刻される。コントロー
ルゲート絶縁膜６１０とコントロールゲート電極用導電
膜６１２がフローティングゲート電極用導電膜６０５と
素子分離膜６０８上に形成される。ここで、コントロー
ルゲート絶縁膜６１０は酸化膜又は窒化膜から、そし
て、コントロールゲート電極用導電膜５１２はシリコン
膜又はシリコン膜の積層膜から形成されることが好まし
い。
露出されるまで、フローティングゲート電極用導電膜
が、食刻ガスを用いるか、又は化学機械的研磨（ＣＭ
Ｐ）をエッチバック工程により食刻される。コントロー
ルゲート絶縁膜６１０とコントロールゲート電極用導電
膜６１２がフローティングゲート電極用導電膜６０５と
素子分離膜６０８上に形成される。ここで、コントロー
ルゲート絶縁膜６１０は酸化膜又は窒化膜から、そし
て、コントロールゲート電極用導電膜５１２はシリコン
膜又はシリコン膜の積層膜から形成されることが好まし
い。
【００４１】図１６に示すように、コントロールゲート
電極用導電膜、コントロールゲート絶縁膜、フローティ
ングゲート電極用導電膜及びフローティングゲート絶縁
膜が、図４（ｂ）に示すコントロールゲート電極マスク
４０６を用いて順次食刻され、この結果、積層構造を有
するフローティングゲート電極６０５ａ及びコントロー
ルゲート電極６１２ａが形成される。この際に、ゲート
電極間の半導体基板領域、つまりソース及びドレン電極
が形成される半導体基板領域が露出される。ソース及び
ドレン電極６１４、６１６が露出された半導体基板領域
にホウ素、燐又は砒素の中から選択される１種の不純物
をイオン注入及び熱拡散させることにより形成される。
電極用導電膜、コントロールゲート絶縁膜、フローティ
ングゲート電極用導電膜及びフローティングゲート絶縁
膜が、図４（ｂ）に示すコントロールゲート電極マスク
４０６を用いて順次食刻され、この結果、積層構造を有
するフローティングゲート電極６０５ａ及びコントロー
ルゲート電極６１２ａが形成される。この際に、ゲート
電極間の半導体基板領域、つまりソース及びドレン電極
が形成される半導体基板領域が露出される。ソース及び
ドレン電極６１４、６１６が露出された半導体基板領域
にホウ素、燐又は砒素の中から選択される１種の不純物
をイオン注入及び熱拡散させることにより形成される。
【００４２】この後、図示されていないが、ＮＯＲ型又
はＮＡＮＤ型メモリセルの構成に符合するように、従来
の方法により、ドレン電極６１６に連結されるビット線
とソース電極６１４に連結されるソース電極ラインが形
成され、この結果、ＮＯＲ型又はＮＡＮＤ型メモリセル
が完成される。
はＮＡＮＤ型メモリセルの構成に符合するように、従来
の方法により、ドレン電極６１６に連結されるビット線
とソース電極６１４に連結されるソース電極ラインが形
成され、この結果、ＮＯＲ型又はＮＡＮＤ型メモリセル
が完成される。
【００４３】この実施の形態においては、フローティン
グゲート電極６０５ａが先の実施の形態と同様、素子分
離膜６０８に自己整列方式で形成されるため、素子分離
膜６０８との重畳が不要であり、よって、単位メモリセ
ルの大きさを減らすことができ、この結果、ＮＯＲ型又
はＮＡＮＤ型メモリセルの高集積化を具現し得ることに
なる。以上実施の形態に基づいて本発明を説明したが、
本発明はその要旨から逸脱しない範囲内で多様に変更し
て実施できるものである。
グゲート電極６０５ａが先の実施の形態と同様、素子分
離膜６０８に自己整列方式で形成されるため、素子分離
膜６０８との重畳が不要であり、よって、単位メモリセ
ルの大きさを減らすことができ、この結果、ＮＯＲ型又
はＮＡＮＤ型メモリセルの高集積化を具現し得ることに
なる。以上実施の形態に基づいて本発明を説明したが、
本発明はその要旨から逸脱しない範囲内で多様に変更し
て実施できるものである。
【００４４】
【発明の効果】以上説明したように、本発明は、フロー
ティングゲート電極が素子分離膜に自己整列方式で形成
されることにより、前記フローティングゲート電極と素
子分離膜を最小大きさに形成することができる。従っ
て、ＮＯＲ型又はＮＡＮＤ型メモリセルの大きさを減ら
すことができ、この結果、家電用製品の小型化及び高機
能化に符合する非揮発性メモリ素子の高集積化を実現す
ることができる。
ティングゲート電極が素子分離膜に自己整列方式で形成
されることにより、前記フローティングゲート電極と素
子分離膜を最小大きさに形成することができる。従っ
て、ＮＯＲ型又はＮＡＮＤ型メモリセルの大きさを減ら
すことができ、この結果、家電用製品の小型化及び高機
能化に符合する非揮発性メモリ素子の高集積化を実現す
ることができる。
【図１】典型的なＥＥＰＲＯＭ又はフラッシュメモリの
ＮＯＲ型メモリセルを示す等価回路図
ＮＯＲ型メモリセルを示す等価回路図
【図２】典型的なＥＥＰＲＯＭ又はフラッシュメモリの
ＮＡＮＤ型メモリセルを示す等価回路図
ＮＡＮＤ型メモリセルを示す等価回路図
【図３】従来技術によるＮＯＲ型及びＮＡＮＤ型メモリ
セルの製造時に使用する、素子分離マスクとフローティ
ングゲート電極マスク、及びフローティングゲート電極
マスクとコントロール電極マスクを示す平面図
セルの製造時に使用する、素子分離マスクとフローティ
ングゲート電極マスク、及びフローティングゲート電極
マスクとコントロール電極マスクを示す平面図
【図４】本発明によるＮＯＲ型及びＮＡＮＤ型メモリセ
ルの製造時に使用する素子分離マスクとフローティング
ゲート電極マスク、及びフローティングゲート電極マス
クとコントロール電極マスクを示す平面図
ルの製造時に使用する素子分離マスクとフローティング
ゲート電極マスク、及びフローティングゲート電極マス
クとコントロール電極マスクを示す平面図
【図５】本発明の一実施の形態によるメモリセルの製造
方法を説明するため、図４（ａ）のＸ−Ｘ′線及びＹ−
Ｙ′線に沿って切断して示す断面図
方法を説明するため、図４（ａ）のＸ−Ｘ′線及びＹ−
Ｙ′線に沿って切断して示す断面図
【図６】本発明の一実施の形態によるメモリセルの製造
方法を説明するため、図４（ａ）のＸ−Ｘ′線及びＹ−
Ｙ′線に沿って切断して示す断面図
方法を説明するため、図４（ａ）のＸ−Ｘ′線及びＹ−
Ｙ′線に沿って切断して示す断面図
【図７】本発明の一実施の形態によるメモリセルの製造
方法を説明するため、図４（ａ）のＸ−Ｘ′線及びＹ−
Ｙ′線に沿って切断して示す断面図
方法を説明するため、図４（ａ）のＸ−Ｘ′線及びＹ−
Ｙ′線に沿って切断して示す断面図
【図８】本発明の一実施の形態によるメモリセルの製造
方法を説明するため、図４（ａ）のＸ−Ｘ′線及びＹ−
Ｙ′線に沿って切断して示す断面図
方法を説明するため、図４（ａ）のＸ−Ｘ′線及びＹ−
Ｙ′線に沿って切断して示す断面図
【図９】本発明の一実施の形態によるメモリセルの製造
方法を説明するため、図４（ａ）のＸ−Ｘ′線及びＹ−
Ｙ′線に沿って切断して示す断面図
方法を説明するため、図４（ａ）のＸ−Ｘ′線及びＹ−
Ｙ′線に沿って切断して示す断面図
【図１０】本発明の一実施の形態によるメモリセルの製
造方法を説明するため、図４（ａ）のＸ−Ｘ′線及びＹ
−Ｙ′線に沿って切断して示す断面図
造方法を説明するため、図４（ａ）のＸ−Ｘ′線及びＹ
−Ｙ′線に沿って切断して示す断面図
【図１１】本発明の他の実施の形態によるメモリセルの
製造方法を説明するため、図４（ａ）のＸ−Ｘ′線及び
Ｙ−Ｙ′線に沿って切断して示す断面図
製造方法を説明するため、図４（ａ）のＸ−Ｘ′線及び
Ｙ−Ｙ′線に沿って切断して示す断面図
【図１２】本発明の他の実施の形態によるメモリセルの
製造方法を説明するため、図４（ａ）のＸ−Ｘ′線及び
Ｙ−Ｙ′線に沿って切断して示す断面図
製造方法を説明するため、図４（ａ）のＸ−Ｘ′線及び
Ｙ−Ｙ′線に沿って切断して示す断面図
【図１３】本発明の他の実施の形態によるメモリセルの
製造方法を説明するため、図４（ａ）のＸ−Ｘ′線及び
Ｙ−Ｙ′線に沿って切断して示す断面図
製造方法を説明するため、図４（ａ）のＸ−Ｘ′線及び
Ｙ−Ｙ′線に沿って切断して示す断面図
【図１４】本発明の他の実施の形態によるメモリセルの
製造方法を説明するため、図４（ａ）のＸ−Ｘ′線及び
Ｙ−Ｙ′線に沿って切断して示す断面図
製造方法を説明するため、図４（ａ）のＸ−Ｘ′線及び
Ｙ−Ｙ′線に沿って切断して示す断面図
【図１５】本発明の他の実施の形態によるメモリセルの
製造方法を説明するため、図４（ａ）のＸ−Ｘ′線及び
Ｙ−Ｙ′線に沿って切断して示す断面図
製造方法を説明するため、図４（ａ）のＸ−Ｘ′線及び
Ｙ−Ｙ′線に沿って切断して示す断面図
【図１６】本発明の他の実施の形態によるメモリセルの
製造方法を説明するため、図４（ａ）のＸ−Ｘ′線及び
Ｙ−Ｙ′線に沿って切断して示す断面図
製造方法を説明するため、図４（ａ）のＸ−Ｘ′線及び
Ｙ−Ｙ′線に沿って切断して示す断面図
４０２ 素子分離マスク ４０４ フローティングゲート電極マスク ４０６ コントロールゲート電極マスク ５００ 半導体基板 ５０３ フローティングゲート絶縁膜 ５０５ フローティングゲート電極用導電膜 ５０５ａ フローティングゲート電極 ５０７ 分離膜形成用絶縁膜 ５０８ 素子分離膜 ５１０ コントロールゲート絶縁膜 ５１２ コントロールゲート電極用導電膜 ５１２ａ コントロールゲート電極 ５１４ ソース電極 ５１６ ドレン電極 ６００ 基板 ６０１ 食刻防止膜 ６０３ フローティングゲート絶縁膜 ６０５ フローティングゲート電極用導電膜 ６０５ａ フローティングゲート電極 ６０７ 分離膜形成用絶縁膜 ６０８ 素子分離膜 ６１０ コントロールゲート絶縁膜 ６１２ コントロールゲート電極用導電膜 ６１２ａ コントロールゲート電極 ６１４ ソース電極 ６１６ ドレン電極 Ｔ トレンチ
Claims (2)
- 【請求項１】 半導体基板上にフローティングゲート絶
縁膜及びフローティングゲート電極用導電膜を順次形成
する段階と、 前記膜及び半導体基板の一定厚さを部分的に順次食刻し
てトレンチを形成する段階と、 前記トレンチが全て埋もれるように、結果物上に分離膜
形成用絶縁膜を形成する段階と、 前記フローティングゲート電極用導電膜が露出されるま
で、前記分離膜形成用絶縁膜をエッチバックすること
で、前記フローティングゲート電極用導電膜と同一の高
さを有する素子分離膜を形成する段階と、 前記フローティングゲート電極用導電膜及び素子分離膜
上にコントロールゲート絶縁膜とコントロールゲート電
極用導電膜を順次形成する段階と、 前記コントロールゲート電極用導電膜、コントロールゲ
ート絶縁膜、フローティングゲート電極用導電膜及びフ
ローティングゲート絶縁膜を食刻して積層構造を有する
フローティングゲート電極及びコントロールゲート電極
を形成する段階とを含むことを特徴とする非揮発性メモ
リ素子のメモリセルの製造方法。 - 【請求項２】 半導体基板上に食刻防止膜を形成する段
階と、 前記食刻防止膜と半導体基板の一定厚さを部分的に食刻
してトレンチを形成する段階と、 前記トレンチが全て埋もれるように、結果物上に分離膜
形成用絶縁膜を形成する段階と、 前記食刻防止膜が露出されるまで前記分離膜形成用絶縁
膜をエッチバックすることで、前記食刻防止膜と同一の
高さを有する素子分離膜を形成する段階と、 前記食刻防止膜を除去する段階と、 露出された半導体基板領域上にフローティングゲート絶
縁膜を形成し、前記素子分離膜間の領域が全て埋もれる
ように、前記フローティングゲート絶縁膜上にフローテ
ィングゲート電極用導電膜を形成する段階と、 前記素子分離膜が露出されるまで、前記フローティング
ゲート電極用導電膜をエッチバックする段階と、 前記エッチバックされたフローティングゲート電極用導
電膜と素子分離膜上にコントロールゲート絶縁膜とコン
トロールゲート電極用導電膜を順次形成する段階と、 前記コントロールゲート電極用導電膜、コントロールゲ
ート絶縁膜、フローティングゲート電極用導電膜及びフ
ローティングゲート絶縁膜を食刻して積層構造を有する
フローティングゲート電極及びコントロールゲート電極
を形成する段階とを含むことを特徴とする非揮発性メモ
リ素子のメモリセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990043294A KR20010036336A (ko) | 1999-10-07 | 1999-10-07 | 반도체 디바이스의 메모리 셀 제조 방법 |
| KR1999-43294 | 1999-10-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001135738A true JP2001135738A (ja) | 2001-05-18 |
Family
ID=19614388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000307141A Pending JP2001135738A (ja) | 1999-10-07 | 2000-10-06 | 非揮発性メモリ素子のメモリセルの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2001135738A (ja) |
| KR (1) | KR20010036336A (ja) |
| TW (1) | TW565931B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268621A (ja) * | 2004-03-19 | 2005-09-29 | Toshiba Corp | 半導体集積回路装置 |
| JP2006507693A (ja) * | 2002-11-14 | 2006-03-02 | アプラス・フラッシュ・テクノロジー・インク． | バイト、ページおよびブロックに書き込むことができ、セルアレイ中で干渉を受けず分割が良好な特性を備え、新規のデコーダ設計とレイアウトの整合ユニットと技術を使用する単体式複合型不揮発メモリ |
| CN102738170A (zh) * | 2012-07-11 | 2012-10-17 | 无锡来燕微电子有限公司 | 一种非挥发性记忆体及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100423907B1 (ko) * | 2001-06-14 | 2004-03-22 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR100457741B1 (ko) * | 2001-12-31 | 2004-11-18 | 주식회사 하이닉스반도체 | 메모리 소자의 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238865B1 (ko) * | 1996-09-16 | 2000-01-15 | 윤종용 | 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법 |
| JPH10335497A (ja) * | 1997-06-04 | 1998-12-18 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| JP4330670B2 (ja) * | 1997-06-06 | 2009-09-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH11103033A (ja) * | 1997-09-29 | 1999-04-13 | Sony Corp | 不揮発性半導体記憶装置の製造方法 |
-
1999
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