JP4621023B2 - 線形または論理回路を有する基板に対するフラッシュｅｅｐｒｏｍの形成方法 - Google Patents

Description

発明の詳細な説明

〔背景〕
フラッシュメモリーセルは、多くの場合、論理トランジスタまたは線形トランジスタと同じ基板に形成される。製造プロセスが効率的になるように、フラッシュメモリーセルの制御ゲート用トランジスタと、論理および線形トランジスタとは、多くの場合、同じポリシリコンマスクを共有している。また、これらのゲートには、同一の側壁酸化プロセスおよび反応性イオンエッチング（ＲＩＥ）が同時に施される。共通の工程を共有させることは、効率的であるが、１つあるいは複数の技術的問題も提示する。形状（features sizes）が小型化されるので、論理および／または線形トランジスタでは、短チャネル効果（ＳＣＥ）を回避するために、ソースおよびドレイン接合部を極度に浅く形成する必要がある。ソースおよびドレイン接合をこのように極度に浅く形成するためには、装置を製造する際の発熱を非常に低く保たなければならない。従って、側壁酸化プロセスを、低い温度で実行するか、または、完全に省く必要がある。しかしながら、ゲート積層に電荷を保持するために、フラッシュメモリーセルでは、鋭いゲートエッジから生じる高い電界（electric field）を減少させるためのゲートエッジの重要な角取り（rounding）を必要とする。このようなゲートの角取りによって、浮動ゲートに閉じ込められた帯電物（the charged）の周囲の電界を減少させ、漏れ電流を少なくできる。

〔概要〕
本発明は、論理および線形トランジスタと、フラッシュ・メモリートランジスタとのための側壁酸化プロセスおよび温度を、二重ハードマスク（ＨＭ）方法を用いて最適化することにより、従来技術の問題を解決する。論理および線形トランジスタを１つのハードマスクで形成し、フラッシュ・メモリートランジスタを別のハードマスクで形成する。一般的なハードマスクを、化学蒸気堆積（ＣＶＤ）ＴＥＯＳ（テトラエチルオルトシリケート）酸化物から形成する。ＴＥＯＳハードマスクを追加することにより、全体のプロセスに数個の工程が加わるものの、フラッシュメモリーセルと、論理および線形トランジスタとの制御ゲート用に使用する、ポリシリコンを分割するための遠紫外線（ＤＵＶ）マスクの費用を省ける。後者は、既存の従来技術プロセスを改善するための唯一の代替策（alternative）であろう。より具体的には、フラッシュメモリーセルをエッチングしてから、第２ＴＥＯＳハードマスクを追加する。これは、第１ＴＥＯＳハードマスクを除去し、フラッシュ側壁酸化物を形成した後に行う。

本発明を実施するためには、基板を、電気的に消去可能なプログラマブルメモリＥＥＰＲＯＭセルを含む領域と、線形または論理回路（logic devices）を含む他の領域とに分割する。３重ウエル（triple well）を、ＥＥＰＲＯＭ領域に形成する。次に、ゲート積層(gate stack)を、ＥＥＰＲＯＭトランジスタ用に形成する。この工程は、トンネル誘電体層、トンネルポリシリコンゲート層、補間誘電体層および制御ゲート層を形成する工程を含む。基板を、第１ハードマスク（通常は、ＥＯＳ層）で覆う。ＴＥＯＳ層をパターン化しかつ、ＥＥＰＲＯＭ領域のみを開口することで、ＥＥＰＲＯＭトランジスタ用のソースおよびドレイン領域を形成する。ＥＥＰＲＯＭトランジスタ用に、これらのソースおよびドレイン領域に対し注入を行い、ＴＥＯＳ層を除去し、側壁を適切に酸化する。その後、第２ＴＥＯＳハードマスクを、線形および論理領域上に堆積する。ＴＥＯＳのハードマスクを別々にパターン化し、線形および論理トランジスタ用のソースおよびドレイン領域を露出する。技術的に周知の方法で線形および論理領域に対し注入を行うことで、線形および論理トランジスタを完成する。

本発明によって、製造者は、フラッシュ積層と、論理および／または線形積層との上で側壁絶縁層の厚さを最適化できる。これにより、フラッシュトランジスタと、論理および／または線形トランジスタとの上で側壁誘電体の厚みの異なる装置を製造できる。この構造は、側壁の厚みの等しい論理および／または線形トランジスタとフラッシュトランジスタとを有する、従来技術構造の欠陥を克服する。本発明では、論理および／または線形装置は、より薄い側壁酸化物を有している。従って、これらの線型装置を、より密接に配置できるので、追加される論理および／または線形回路構成要素を基板に設けることが可能となる。さらに、メモリー装置は、より厚い側壁絶縁層を有している。この側壁絶縁層は、補間誘電体層に格納される電荷を、メモリートランジスタの操作に悪影響を与えないように遮蔽する。

〔図面の説明〕
図１〜図４．１は、ＥＥＰＲＯＭ領域のワード線に沿ったプロセスにおける、初期段階での重要な連続工程を示す図である。図４．２〜図８は、ＥＥＰＲＯＭ領域のビット線に沿ったプロセスにおける、最終段階での重要な連続的工程を示す図である。

〔詳細な説明〕
図１に示すように、Ｐ型の基板１８を適切にパターン化し、浅いトレンチ分離領域２０を形成する。トレンチ分離領域２０は、各ＥＥＰＲＯＭトランジスタおよび各一対のＣＭＯＳトランジスタを取り囲む。当業者とっては言うまでもないが、本発明については、適切なドーピングを逆に施したＮ型の基板に形成してもよい。次に、図２に示すように、基板を、浮動ゲート酸化物２１で覆った後、ポリシリコン層２２で覆う。層を堆積する前に、基板の適切な部分（部分Ａなど）を、別々にパターン化する。そして、この部分に、Ｐ型基板１８にあるＰ‐ウエル５２で包まれたＮ‐ウエル５１を含む三重ウエル５０を埋め込む。この説明に関する図では、領域Ｂにある論理ＣＭＯＳ対のトランジスタを示している。これらの領域に、ＣＭＯＳ論理対以外のトランジスタが含まれてもよい。当業者であれば、１つの導電型のトランジスタをＢ領域に形成してもよいこと、および、トランジスタの型は、電力トランジスタ（ＬＤＭＯＳトランジスタなど）を含む論理トランジスタ（LOGIC）または線形トランジスタ(LINEAR)でもよいが、これに制限されないことを理解できる。

次に、酸化物およびポリシリコン層をフォトレジスト２３を用いてパターン化し、浮動ゲート積層を形成する。図３では、酸窒化物補間誘電体（oxinitride interpoly dielectric）の層２４が、基板上に堆積されている。層２４は、酸化されたポリシリコンを低温堆積した層と、窒化物含有率の高い窒化珪素の層とが連続的に堆積されたものである。層２４をフォトレジスト２３によって適切にパターン化し、これにより、図４に示すＥＥＰＲＯＭ積層にあるＯＮＯ誘電体の３層のうちの２層を形成する。このとき、層２４およびポリシリコン層１１を周囲領域Ｂから剥離し、これらに対する適切なパターン化および注入（implant）によって、Ｐ‐ウエル４１およびＮ‐ウエル４２を形成する。

次に、基板１８を、酸化物層２５で覆った後、ポリシリコン２６の第２層で覆う。層２５は、論理および線形装置のためのゲート酸化物層を形成し、ＯＮＯ誘電体層２４の上部酸化物層を形成する。ポリシリコン層２６を、ＥＥＰＲＯＭトランジスタと論理および線形トランジスタとの制御ゲート用に設ける。

第１ＴＥＯＳ層３０を、第２ポリシリコン層２６上に堆積する。次に、第１のＴＥＯＳ層３０をフォトレジスト２３を用いて適切にパターン化し、ＥＥＰＲＯＭのソースおよびドレイン領域を開口する。ソースおよびドレイン領域に対し、ＥＥＰＲＯＭのソースおよびドレインを形成できるように、適切に注入を行う。その後、第１のＴＥＯＳ層３０を、高選択性反応性イオンエッチングで除去し、ポリシリコン層２６上で停止する。次に、ＥＥＰＲＯＭのゲート積層の側壁を酸化し、フラッシュ積層トランジスタに適した側壁酸化物を設ける。ゲート積層のポリシリコン領域に約１５ナノメートルの厚さの側壁を成長させるために、約３０分間、約８５０〜９５０℃の加熱炉で酸化を行う。その後、第２のＴＥＯＳ層３２を、基板１８上に堆積する。ＴＥＯＳ層３２をフォトレジスト層２３を用いて適切にパターン化することで、ゲートを形成するとともに、論理および線形トランジスタのソースおよびドレインを開口する。

論理および／または線形トランジスタのソースおよびドレインに対し注入を行い、第２のＴＥＯＳ層３２を反応性イオンエッチングによって除去し、周囲のトランジスタ（peripheral transistors）のゲートに、より薄い側壁酸化物を形成する（receive）。この側壁酸化物は、約６ナノメートルであり、比較的短い急速な熱アニーリング工程（thermal annealing）によって生成される。急速な熱アニーリングを、約１０〜２０秒間、約７００〜９００℃で行う。これにより、論理および／または線形トランジスタのドーピングを活性化できるが、ドープを基板の奥深くに進行させることはない。その結果、トランジスタを比較的に密接して配置した論理および／または線形領域を形成できる。

上記プロセスによって、製造者は、側壁絶縁の厚みの異なる論理および／または線形装置と、メモリー装置とを有する単一集積回路を製造することもできる。論理および／または線形領域では、側壁を薄く最適化することによって、論理および／または線形装置のための領域により多くのトランジスタを設けることが可能となる。また、メモリー領域を最適化することで、メモリー装置の側壁酸化物を充分に厚くし、補間誘電体層に格納される電荷がメモリートランジスタの操作に対して望ましくない影響を与えることを防止できる。

ＥＥＰＲＯＭ領域のワード線に沿ったプロセスにおける、初期段階での重要な連続工程を示す図である。 ＥＥＰＲＯＭ領域のワード線に沿ったプロセスにおける、初期段階での重要な連続工程を示す図である。 ＥＥＰＲＯＭ領域のワード線に沿ったプロセスにおける、初期段階での重要な連続工程を示す図である。 ＥＥＰＲＯＭ領域のワード線に沿ったプロセスにおける、初期段階での重要な連続工程を示す図である。 ＥＥＰＲＯＭ領域のビット線に沿ったプロセスにおける、最終段階での重要な連続的工程を示す図である。 ＥＥＰＲＯＭ領域のビット線に沿ったプロセスにおける、最終段階での重要な連続的工程を示す図である。 ＥＥＰＲＯＭ領域のビット線に沿ったプロセスにおける、最終段階での重要な連続的工程を示す図である。 ＥＥＰＲＯＭ領域のビット線に沿ったプロセスにおける、最終段階での重要な連続的工程を示す図である。 ＥＥＰＲＯＭ領域のビット線に沿ったプロセスにおける、最終段階での重要な連続的工程を示す図である。

Claims (10)

1. 線形または論理回路を有する基板に対するフラッシュＥＥＰＲＯＭの形成方法において、
   ＥＥＰＲＯＭ領域を線形または論理領域から分離する工程と、
   前記ＥＥＰＲＯＭ領域に三重ウエルを形成する工程と、
   トンネル誘電体層、トンネルゲート層および制御誘電体層の一部をパターン化した、前記トンネル誘電体層、前記トンネルゲート層、前記制御誘電体層および制御ゲート層を含むＥＥＰＲＯＭゲート積層を形成する工程と、
   前記線形または論理領域、および前記ＥＥＰＲＯＭゲート積層を第１堆積ハードマスク層で被覆する工程と、
   ＥＥＰＲＯＭのソースおよびドレイン領域のみを露出するように前記第１堆積ハードマスク層を開口する工程と、
   前記第１堆積ハードマスク層を開口後、露出した前記ＥＥＰＲＯＭのソースおよびドレイン領域に対し注入を行い、ソースおよびドレインを形成する工程と、
   前記第１堆積ハードマスク層を反応イオンエッチングにより除去後、加熱炉の中で、前記ＥＥＰＲＯＭゲート積層の側壁に側壁誘電体層を形成する工程と、
   前記ＥＥＰＲＯＭゲート積層、ソースおよびドレインを含むＥＥＰＲＯＭトランジスタ、および前記線形または論理領域を第２堆積ハードマスク層で被覆する工程と、
   前記第２堆積ハードマスク層をパターン化し、線形または論理装置のためのゲート積層を形成するとともに、前記線形または論理装置のソースおよびドレイン領域が露出するように開口する工程と、
   露出した前記線形または論理装置のソースおよびドレイン領域に対し注入を行い、ソースおよびドレインを形成する工程と、
   前記第２堆積ハードマスク層を反応イオンエッチングにより除去後、急速な熱アニールにより前記線形または論理装置のゲート積層の側壁に側壁誘電体層を形成する工程とを有していることを特徴とする方法。
2. 前記した線形または装置領域から前記ＥＥＰＲＯＭ領域を分離する工程が、
   前記ＥＥＰＲＯＭ領域と他の領域との間に、浅いトレンチを形成する工程と、
   浅いトレンチに誘電体を充填する工程とを含む、請求項１に記載の方法。
3. 前記誘電体が二酸化シリコンである、請求項２に記載の方法。
4. 前記したＥＥＰＲＯＭ領域に三重ウエルを形成する工程が、
   １つの導電性型不純物によってドープした基板を準備する工程と、
   前記論理または線形領域をマスク層で被覆し、前記ＥＥＰＲＯＭ領域の面積だけ露出したままにしておく工程と、
   露出した前記ＥＥＰＲＯＭ領域に、２つの異なる導電性型不純物を注入する工程とを含む、請求項１に記載の方法。
5. 前記したＥＥＰＲＯＭゲート積層を形成する工程が、トンネル誘電体、トンネルゲート材料および制御ゲート誘電体の一部からなる連続層を堆積してパターン化する工程、および、制御ゲート材料を堆積する工程を含む、請求項１に記載の方法。
6. 前記制御ゲート誘電体が酸窒化物の層を含む、請求項５に記載の方法。
7. 前記トンネルゲート材料および前記制御ゲート材料が、ドープされたポリシリコンである、請求項５に記載の方法。
8. 前記第１堆積ハードマスク層が、ＴＥＯＳ層である、請求項１に記載の方法。
9. 前記第２堆積ハードマスク層が、ＴＥＯＳ層である、請求項１に記載の方法。
10. 前記ＥＥＰＲＯＭの側壁誘電体層が、前記線形または論理装置のゲート積層の壁にある側壁誘電体層よりも厚い、請求項１に記載の方法。

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