JP2001135804A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 230000002093 peripheral effect Effects 0.000 claims abstract description 50
- 230000005684 electric field Effects 0.000 claims abstract description 17
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000116 mitigating effect Effects 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000014759 maintenance of location Effects 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 108700042918 BF02 Proteins 0.000 description 1
- 101100293260 Homo sapiens NAA15 gene Proteins 0.000 description 1
- 102100026781 N-alpha-acetyltransferase 15, NatA auxiliary subunit Human genes 0.000 description 1
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリトランジスタと周辺トランジスタとを
備えた半導体装置において、メモリトランジスタの電荷
保持特性を良好にし、かつ周辺トランジスタの電流能力
を向上させる。 【解決手段】 メモリトランジスタ１０の側壁酸化膜１
７および周辺トランジスタ２０の側壁酸化膜２６を、そ
れぞれ、熱酸化によって形成されたものとし、メモリト
ランジスタ１０の側壁酸化膜１７の膜厚Ａを、周辺トラ
ンジスタ２０の側壁酸化膜２６の膜厚Ｂよりも大きくし
た。このようにメモリトランジスタ１０の側壁酸化膜１
７を熱酸化で形成し、その膜厚を厚くすることにより、
良好な電荷保持特性を得ることができる。また、周辺ト
ランジスタ２０において、側壁酸化膜２６の膜厚を薄く
することにより、電界緩和層２３を内側に形成すること
ができ、電流能力を向上させることができる。
備えた半導体装置において、メモリトランジスタの電荷
保持特性を良好にし、かつ周辺トランジスタの電流能力
を向上させる。 【解決手段】 メモリトランジスタ１０の側壁酸化膜１
７および周辺トランジスタ２０の側壁酸化膜２６を、そ
れぞれ、熱酸化によって形成されたものとし、メモリト
ランジスタ１０の側壁酸化膜１７の膜厚Ａを、周辺トラ
ンジスタ２０の側壁酸化膜２６の膜厚Ｂよりも大きくし
た。このようにメモリトランジスタ１０の側壁酸化膜１
７を熱酸化で形成し、その膜厚を厚くすることにより、
良好な電荷保持特性を得ることができる。また、周辺ト
ランジスタ２０において、側壁酸化膜２６の膜厚を薄く
することにより、電界緩和層２３を内側に形成すること
ができ、電流能力を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷を保持するフ
ローティングゲートを有するメモリトランジスタと、こ
のメモリトランジスタの周辺に配置された周辺トランジ
スタとを備えた半導体装置に関する。
ローティングゲートを有するメモリトランジスタと、こ
のメモリトランジスタの周辺に配置された周辺トランジ
スタとを備えた半導体装置に関する。
【０００２】
【従来の技術】従来、フローティングゲートを有する不
揮発性半導体メモリとしてのメモリトランジスタと、メ
モリトランジスタの周辺に配置された周辺トランジスタ
（ロジック部のトランジスタ）を備えた半導体装置にお
いて、メモリトランジスタと周辺トランジスタのそれぞ
れの側壁酸化膜は、熱酸化によって同時に形成され、膜
厚が同じものになっている。
揮発性半導体メモリとしてのメモリトランジスタと、メ
モリトランジスタの周辺に配置された周辺トランジスタ
（ロジック部のトランジスタ）を備えた半導体装置にお
いて、メモリトランジスタと周辺トランジスタのそれぞ
れの側壁酸化膜は、熱酸化によって同時に形成され、膜
厚が同じものになっている。
【０００３】
【発明が解決しようとする課題】周辺トランジスタを微
細化する場合、ＬＤＤ（ライトリー ドープト ドレイ
ン）構造として、ソース−ドレインの高耐圧化、ホット
キャリアの発生抑制を図ることができるが、そのような
構造において、電界緩和層をなるべく内側に形成し、電
流能力を向上させるためは、側壁酸化膜を薄くする必要
がある。
細化する場合、ＬＤＤ（ライトリー ドープト ドレイ
ン）構造として、ソース−ドレインの高耐圧化、ホット
キャリアの発生抑制を図ることができるが、そのような
構造において、電界緩和層をなるべく内側に形成し、電
流能力を向上させるためは、側壁酸化膜を薄くする必要
がある。
【０００４】しかし、メモリトランジスタの側壁酸化膜
を周辺トランジスタと同時に薄い膜厚で形成すると、フ
ローティングゲートに注入された電荷が、薄い側壁酸化
膜を通して抜け、電荷保持特性（リテンション）特性が
悪化してしまう。
を周辺トランジスタと同時に薄い膜厚で形成すると、フ
ローティングゲートに注入された電荷が、薄い側壁酸化
膜を通して抜け、電荷保持特性（リテンション）特性が
悪化してしまう。
【０００５】本発明は上記問題に鑑みたもので、メモリ
トランジスタの電荷保持特性を良好にし、かつ周辺トラ
ンジスタの電流能力を向上させることを目的とする。
トランジスタの電荷保持特性を良好にし、かつ周辺トラ
ンジスタの電流能力を向上させることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、メモリトランジスタ
（１０）および周辺トランジスタ（２０）の側壁酸化膜
（１７、２６）を、それぞれ、熱酸化によって形成され
たものとし、メモリトランジスタ（１０）の側壁酸化膜
（１７）の膜厚を、周辺トランジスタ（２０）の側壁酸
化膜（２６）の膜厚よりも大きくしたことを特徴として
いる。
め、請求項１に記載の発明では、メモリトランジスタ
（１０）および周辺トランジスタ（２０）の側壁酸化膜
（１７、２６）を、それぞれ、熱酸化によって形成され
たものとし、メモリトランジスタ（１０）の側壁酸化膜
（１７）の膜厚を、周辺トランジスタ（２０）の側壁酸
化膜（２６）の膜厚よりも大きくしたことを特徴として
いる。
【０００７】このようにメモリトランジスタ（１０）の
側壁酸化膜（１７）を熱酸化で形成し、その膜厚を厚く
することにより、良好な電荷保持特性を得ることができ
る。また、周辺トランジスタ（２０）において、側壁酸
化膜（２６）の膜厚を薄くすることにより、電界緩和層
（２３）を内側に形成することができ、電流能力を向上
させることができる。
側壁酸化膜（１７）を熱酸化で形成し、その膜厚を厚く
することにより、良好な電荷保持特性を得ることができ
る。また、周辺トランジスタ（２０）において、側壁酸
化膜（２６）の膜厚を薄くすることにより、電界緩和層
（２３）を内側に形成することができ、電流能力を向上
させることができる。
【０００８】この場合、請求項２に記載の発明のよう
に、メモリトランジスタ（１０）の側壁酸化膜（１７）
を形成する工程と、周辺トランジスタ（２０）の側壁酸
化膜（２６）を形成する工程とを、別々の工程で行うよ
うにすることによって、請求項１に記載の半導体装置を
製造することができる。
に、メモリトランジスタ（１０）の側壁酸化膜（１７）
を形成する工程と、周辺トランジスタ（２０）の側壁酸
化膜（２６）を形成する工程とを、別々の工程で行うよ
うにすることによって、請求項１に記載の半導体装置を
製造することができる。
【０００９】請求項３に記載の発明では、周辺トランジ
スタ（２０）の電界緩和層（２３）を側壁酸化膜（２
８）を形成する前にイオン注入によって形成されたもの
とし、メモリトランジスタ（１０）の側壁酸化膜（１
９）および周辺トランジスタ（２０）の側壁酸化膜（２
８）を、酸化膜を堆積した後の異方性エッチングによっ
てそれぞれテーパ状に形成し、メモリトランジスタ（１
０）の側壁酸化膜（１９）の膜厚を、周辺トランジスタ
（２０）の側壁酸化膜（２８）の膜厚よりも最大膜厚部
分において大きくしたことを特徴としている。
スタ（２０）の電界緩和層（２３）を側壁酸化膜（２
８）を形成する前にイオン注入によって形成されたもの
とし、メモリトランジスタ（１０）の側壁酸化膜（１
９）および周辺トランジスタ（２０）の側壁酸化膜（２
８）を、酸化膜を堆積した後の異方性エッチングによっ
てそれぞれテーパ状に形成し、メモリトランジスタ（１
０）の側壁酸化膜（１９）の膜厚を、周辺トランジスタ
（２０）の側壁酸化膜（２８）の膜厚よりも最大膜厚部
分において大きくしたことを特徴としている。
【００１０】このような構成により、メモリトランジス
タ（１０）の側壁酸化膜（１９）の膜厚が厚くなり、良
好な電荷保持特性を得ることができる。
タ（１０）の側壁酸化膜（１９）の膜厚が厚くなり、良
好な電荷保持特性を得ることができる。
【００１１】また、側壁酸化膜（２８）を形成する前に
電界緩和層（２３）が形成されているため、電界緩和層
（２３）を内側に形成することができ、これにより電流
能力を向上させることができる。
電界緩和層（２３）が形成されているため、電界緩和層
（２３）を内側に形成することができ、これにより電流
能力を向上させることができる。
【００１２】この場合、請求項４に記載の発明によっ
て、請求項３に記載の半導体装置を製造することができ
る。
て、請求項３に記載の半導体装置を製造することができ
る。
【００１３】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１４】
【発明の実施の形態】（第１実施形態）図１に本発明の
第１実施形態にかかる半導体装置の断面構成を示す。
第１実施形態にかかる半導体装置の断面構成を示す。
【００１５】シリコン基板（半導体基板）１には、図の
左側の領域にメモリトランジスタ１０が形成され、その
周辺（図の右側）にはロジック部を構成する周辺トラン
ジスタ２０が形成されている。
左側の領域にメモリトランジスタ１０が形成され、その
周辺（図の右側）にはロジック部を構成する周辺トラン
ジスタ２０が形成されている。
【００１６】メモリトランジスタ１０は、シリコン基板
１上にトンネル膜１１、フローティングゲート１２、ゲ
ート層間膜１３、コントロールゲート１４が形成され、
シリコン基板１内にソース１５、ドレイン１６が形成さ
れた構造になっている。また、その側壁には、側壁酸化
膜１７が形成され、その外側にサイドウォールスペーサ
１８が形成されている。
１上にトンネル膜１１、フローティングゲート１２、ゲ
ート層間膜１３、コントロールゲート１４が形成され、
シリコン基板１内にソース１５、ドレイン１６が形成さ
れた構造になっている。また、その側壁には、側壁酸化
膜１７が形成され、その外側にサイドウォールスペーサ
１８が形成されている。
【００１７】周辺トランジスタ２０は、シリコン基板１
上にゲート酸化膜２１、ゲート電極２２が形成され、シ
リコン基板１内に電界緩和層２３、ソース２４、ドレイ
ン２５が形成された構造になっている。また、その側壁
には、側壁酸化膜２６が形成され、その外側にサイドウ
ォールスペーサ２７が形成されている。
上にゲート酸化膜２１、ゲート電極２２が形成され、シ
リコン基板１内に電界緩和層２３、ソース２４、ドレイ
ン２５が形成された構造になっている。また、その側壁
には、側壁酸化膜２６が形成され、その外側にサイドウ
ォールスペーサ２７が形成されている。
【００１８】ここで、メモリトランジスタ１０の側壁酸
化膜１７、周辺トランジスタ２０の側壁酸化膜２６は、
熱酸化によって形成された膜で、メモリトランジスタ１
０の側壁酸化膜１７の膜厚Ａが、周辺トランジスタ２０
の側壁酸化膜２６の膜厚Ｂよりも大きくなっている。こ
のように、メモリトランジスタ１０の側壁酸化膜１７を
熱酸化で形成し、その膜厚を厚くすることにより、良好
な電荷保持特性を得ることができる。なお、熱酸化によ
り形成される酸化膜は、堆積した絶縁膜に比べて絶縁能
力が優れている。
化膜１７、周辺トランジスタ２０の側壁酸化膜２６は、
熱酸化によって形成された膜で、メモリトランジスタ１
０の側壁酸化膜１７の膜厚Ａが、周辺トランジスタ２０
の側壁酸化膜２６の膜厚Ｂよりも大きくなっている。こ
のように、メモリトランジスタ１０の側壁酸化膜１７を
熱酸化で形成し、その膜厚を厚くすることにより、良好
な電荷保持特性を得ることができる。なお、熱酸化によ
り形成される酸化膜は、堆積した絶縁膜に比べて絶縁能
力が優れている。
【００１９】また、周辺トランジスタ２０においては、
側壁酸化膜２６の膜厚を薄くしているため、電界緩和層
２３を内側に形成することができ、これにより電流能力
を向上させることができる。
側壁酸化膜２６の膜厚を薄くしているため、電界緩和層
２３を内側に形成することができ、これにより電流能力
を向上させることができる。
【００２０】次に、上記した半導体装置の製造方法につ
いて説明する。図２にその製造工程を示す。 ［図２（ａ）の工程］シリコン基板１のメモリトランジ
スタ１０の形成領域に、トンネル膜１１、フローティン
グゲート１２、ゲート層間膜１３を形成した後、周辺ト
ランジスタ２０の形成領域にゲート酸化膜２１を形成
し、この後、コントロールゲート１４およびゲート電極
形成のためのポリシリコン層３１を形成する。そして、
酸化によりメモリトランジスタ１０の側壁酸化膜１７を
形成するとともにポリシリコン層３１の上に酸化膜３２
を形成し、続いてメモリトランジスタ１０のソース１
５、ドレイン１６を形成する。 ［図２（ｂ）の工程］メモリトランジスタ１０の形成領
域をホトレジスト３３で覆い、エッチングを行ってポリ
シリコン層３１上の酸化膜３２を除去する。そして、ホ
トレジスト３３を除去する。 ［図２（ｃ）の工程］ホトレジスト３４でメモリトラン
ジスタ１０の形成領域および周辺トランジスタ２０のゲ
ート形成部を覆い、エッチングを行って周辺トランジス
タ２０のゲート電極２２を形成する。そして、ホトレジ
スト３４を除去する。 ［図２（ｄ）の工程］酸化により周辺トランジスタ２０
の側壁酸化膜２６を形成する。この状態において、メモ
リトランジスタ１０の側壁酸化膜１７の膜厚は、周辺ト
ランジスタ２０の側壁酸化膜２６の膜厚よりも大きくな
っている。この後、メモリトランジスタ１０の形成領域
をホトレジスト（図示せず）で覆い、イオン注入を行っ
て電界緩和層２３を形成する。 ［図２（ｅ）の工程］メモリトランジスタ１０、周辺ト
ランジスタ２０にサイドウォールスペーサ（堆積酸化
膜）１８、２７を公知の方法で形成し、イオン注入を行
って、周辺トランジスタ２０のソース２４、ドレイン２
５を形成する。
いて説明する。図２にその製造工程を示す。 ［図２（ａ）の工程］シリコン基板１のメモリトランジ
スタ１０の形成領域に、トンネル膜１１、フローティン
グゲート１２、ゲート層間膜１３を形成した後、周辺ト
ランジスタ２０の形成領域にゲート酸化膜２１を形成
し、この後、コントロールゲート１４およびゲート電極
形成のためのポリシリコン層３１を形成する。そして、
酸化によりメモリトランジスタ１０の側壁酸化膜１７を
形成するとともにポリシリコン層３１の上に酸化膜３２
を形成し、続いてメモリトランジスタ１０のソース１
５、ドレイン１６を形成する。 ［図２（ｂ）の工程］メモリトランジスタ１０の形成領
域をホトレジスト３３で覆い、エッチングを行ってポリ
シリコン層３１上の酸化膜３２を除去する。そして、ホ
トレジスト３３を除去する。 ［図２（ｃ）の工程］ホトレジスト３４でメモリトラン
ジスタ１０の形成領域および周辺トランジスタ２０のゲ
ート形成部を覆い、エッチングを行って周辺トランジス
タ２０のゲート電極２２を形成する。そして、ホトレジ
スト３４を除去する。 ［図２（ｄ）の工程］酸化により周辺トランジスタ２０
の側壁酸化膜２６を形成する。この状態において、メモ
リトランジスタ１０の側壁酸化膜１７の膜厚は、周辺ト
ランジスタ２０の側壁酸化膜２６の膜厚よりも大きくな
っている。この後、メモリトランジスタ１０の形成領域
をホトレジスト（図示せず）で覆い、イオン注入を行っ
て電界緩和層２３を形成する。 ［図２（ｅ）の工程］メモリトランジスタ１０、周辺ト
ランジスタ２０にサイドウォールスペーサ（堆積酸化
膜）１８、２７を公知の方法で形成し、イオン注入を行
って、周辺トランジスタ２０のソース２４、ドレイン２
５を形成する。
【００２１】このようにして、図１に示す構造の半導体
装置が形成される。 （第２実施形態）図３に本発明の第２実施形態にかかる
半導体装置の断面構成を示す。図１に示す第１実施形態
と異なる部分について説明する。この実施形態において
は、メモリトランジスタ１０の側壁酸化膜１９と周辺ト
ランジスタ２０の側壁酸化膜２８が、それぞれ、テーパ
状のサイドウォールスペーサで形成されており、最大膜
厚部分において、メモリトランジスタ１０の側壁酸化膜
１９の膜厚Ｃが、周辺トランジスタ２０の側壁酸化膜２
８の膜厚Ｄよりも大きくなっている。また、周辺トラン
ジスタ２０において、側壁酸化膜２８が形成される前に
イオン注入によって電界緩和層２３が形成されている。
装置が形成される。 （第２実施形態）図３に本発明の第２実施形態にかかる
半導体装置の断面構成を示す。図１に示す第１実施形態
と異なる部分について説明する。この実施形態において
は、メモリトランジスタ１０の側壁酸化膜１９と周辺ト
ランジスタ２０の側壁酸化膜２８が、それぞれ、テーパ
状のサイドウォールスペーサで形成されており、最大膜
厚部分において、メモリトランジスタ１０の側壁酸化膜
１９の膜厚Ｃが、周辺トランジスタ２０の側壁酸化膜２
８の膜厚Ｄよりも大きくなっている。また、周辺トラン
ジスタ２０において、側壁酸化膜２８が形成される前に
イオン注入によって電界緩和層２３が形成されている。
【００２２】このように構成することにより、メモリト
ランジスタ１０の側壁酸化膜１９の膜厚が厚くなり、良
好な電荷保持特性を得ることができる。
ランジスタ１０の側壁酸化膜１９の膜厚が厚くなり、良
好な電荷保持特性を得ることができる。
【００２３】また、側壁酸化膜２８を形成する前に電界
緩和層２３が形成されるため、電界緩和層２３を内側に
形成することができ、これにより電流能力を向上させる
ことができる。
緩和層２３が形成されるため、電界緩和層２３を内側に
形成することができ、これにより電流能力を向上させる
ことができる。
【００２４】次に、上記した半導体装置の製造方法につ
いて説明する。図４にその製造工程を示す。 ［図４（ａ）の工程］シリコン基板１のメモリトランジ
スタ１０の形成領域に、トンネル膜１１、フローティン
グゲート１２、ゲート層間膜１３を形成した後、周辺ト
ランジスタ２０の形成領域にゲート酸化膜２１を形成
し、この後、コントロールゲート１４およびゲート電極
形成のためのポリシリコン層３１を形成する。 ［図４（ｂ）の工程］公知の方法によりメモリトランジ
スタ１０および周辺トランジスタ２０をパターニングす
る。そして、メモリトランジスタ１０の形成領域をホト
レジスト３５で覆い、イオン注入を行って電界緩和層２
３を形成する。 ［図４（ｃ）の工程］全面に酸化膜３６を堆積する。 ［図４（ｄ）の工程］異方性エッチングを行い、メモリ
トランジスタ１０および周辺トランジスタ２０の側壁に
テーパ状のサイドウォールスペーサ（側壁酸化膜）１
９、２８をそれぞれ形成する。このとき、テーパ角の違
いにより、メモリトランジスタ１０の側壁酸化膜１９の
膜厚が、周辺トランジスタ２０の側壁酸化膜２８の膜厚
よりも大きくなる。この後、イオン注入を行って、メモ
リトランジスタ１０のソース１５、ドレイン１６および
周辺トランジスタ２０のソース２４、ドレイン２５を形
成する。
いて説明する。図４にその製造工程を示す。 ［図４（ａ）の工程］シリコン基板１のメモリトランジ
スタ１０の形成領域に、トンネル膜１１、フローティン
グゲート１２、ゲート層間膜１３を形成した後、周辺ト
ランジスタ２０の形成領域にゲート酸化膜２１を形成
し、この後、コントロールゲート１４およびゲート電極
形成のためのポリシリコン層３１を形成する。 ［図４（ｂ）の工程］公知の方法によりメモリトランジ
スタ１０および周辺トランジスタ２０をパターニングす
る。そして、メモリトランジスタ１０の形成領域をホト
レジスト３５で覆い、イオン注入を行って電界緩和層２
３を形成する。 ［図４（ｃ）の工程］全面に酸化膜３６を堆積する。 ［図４（ｄ）の工程］異方性エッチングを行い、メモリ
トランジスタ１０および周辺トランジスタ２０の側壁に
テーパ状のサイドウォールスペーサ（側壁酸化膜）１
９、２８をそれぞれ形成する。このとき、テーパ角の違
いにより、メモリトランジスタ１０の側壁酸化膜１９の
膜厚が、周辺トランジスタ２０の側壁酸化膜２８の膜厚
よりも大きくなる。この後、イオン注入を行って、メモ
リトランジスタ１０のソース１５、ドレイン１６および
周辺トランジスタ２０のソース２４、ドレイン２５を形
成する。
【００２５】このようにして、図３に示す構造の半導体
装置が形成される。
装置が形成される。
【図１】本発明の第１実施形態にかかる半導体装置の構
造を示す図である。
造を示す図である。
【図２】図１に示す半導体装置の製造方法を示す工程図
である。
である。
【図３】本発明の第２実施形態にかかる半導体装置の構
造を示す図である。
造を示す図である。
【図４】図３に示す半導体装置の製造方法を示す工程図
である。
である。
１…シリコン基板、１０…メモリトランジスタ、１１…
トンネル膜、１２…フローティングゲート、１３…ゲー
ト層間膜、１４…コントロールゲート、１５…ソース、
１６…ドレイン、１７…側壁酸化膜、１８…サイドウォ
ールスペーサ、２０…周辺トランジスタ、２１…ゲート
酸化膜、２２…ゲート電極、２３…電界緩和層、２４…
ソース、２５…ドレイン、２６…側壁酸化膜、２７…サ
イドウォールスペーサ、１９…側壁酸化膜、２８…側壁
酸化膜。
トンネル膜、１２…フローティングゲート、１３…ゲー
ト層間膜、１４…コントロールゲート、１５…ソース、
１６…ドレイン、１７…側壁酸化膜、１８…サイドウォ
ールスペーサ、２０…周辺トランジスタ、２１…ゲート
酸化膜、２２…ゲート電極、２３…電界緩和層、２４…
ソース、２５…ドレイン、２６…側壁酸化膜、２７…サ
イドウォールスペーサ、１９…側壁酸化膜、２８…側壁
酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA08 AA25 AB08 AC01 AD44 AF06 AG10 5F048 AA05 AA08 AB01 AC01 BA01 BB05 BC06 DA25 5F083 EP02 EP23 EP41 GA19 GA24 JA32 PR03 PR12 PR36 ZA04 ZA06 5F101 BA07 BA23 BB05 BC01 BD27 BF02 BH14
Claims (4)
- 【請求項１】 電荷を保持するフローティングゲート
（１２）を有するメモリトランジスタ（１０）と、この
メモリトランジスタ（１０）の周辺に配置された周辺ト
ランジスタ（２０）とを備えた半導体装置であって、 前記メモリトランジスタ（１０）および前記周辺トラン
ジスタ（２０）は、それぞれ、熱酸化によって側壁に形
成された側壁酸化膜（１７、２６）を有し、前記周辺ト
ランジスタ（２０）は、前記側壁酸化膜（２６）が形成
された状態でイオン注入によって形成された電界緩和層
（２３）を有しており、 前記メモリトランジスタ（１０）の前記側壁酸化膜（１
７）の膜厚は、前記周辺トランジスタ（２０）の前記側
壁酸化膜（２６）の膜厚よりも大きくなっていることを
特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
であって、前記メモリトランジスタ（１０）の前記側壁
酸化膜（１７）を形成する工程と、前記周辺トランジス
タ（２０）の前記側壁酸化膜（２６）を形成する工程と
を、別々の工程で行うようにしたことを特徴とする半導
体装置の製造方法。 - 【請求項３】 電荷を保持するフローティングゲート
（１２）を有するメモリトランジスタ（１０）と、この
メモリトランジスタ（１０）の周辺に配置された周辺ト
ランジスタ（２０）とを備えた半導体装置であって、 前記メモリトランジスタ（１０）および前記周辺トラン
ジスタ（２０）は、それぞれ、側壁に形成された側壁酸
化膜（１９、２８）を有し、前記周辺トランジスタ（２
０）は、前記側壁酸化膜（２８）が形成される前にイオ
ン注入によって形成された電界緩和層（２３）を有して
おり、 前記メモリトランジスタ（１０）の前記側壁酸化膜（１
９）および前記周辺トランジスタ（２０）の前記側壁酸
化膜（２８）は、酸化膜を堆積した後の異方性エッチン
グによってそれぞれテーパ状に形成されたものであっ
て、前記メモリトランジスタ（１０）の前記側壁酸化膜
（１９）の膜厚が、前記周辺トランジスタ（２０）の前
記側壁酸化膜（２８）の膜厚よりも最大膜厚部分におい
て大きくなっていることを特徴とする半導体装置。 - 【請求項４】 請求項３に記載の半導体装置の製造方法
であって、半導体基板（１）に、前記メモリトランジス
タ（１０）を構成するトンネル膜（１１）、フローティ
ングゲート（１２）、ゲート層間膜（１３）、コントロ
ールゲート（１４）、および前記周辺トランジスタ（２
０）を構成するゲート酸化膜（２１）、ゲート電極（２
２）が形成されたもの、を用意する工程と、 イオン注入によって前記周辺トランジスタ（２０）の電
界緩和層（２３）を形成する工程と、 この後、全面に酸化膜を堆積し、異方性エッチングを行
って、前記メモリトランジスタ（１０）および前記周辺
トランジスタ（２０）の前記側壁酸化膜（１９、２８）
をそれぞれテーパ状に形成する工程とを有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31145199A JP2001135804A (ja) | 1999-11-01 | 1999-11-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31145199A JP2001135804A (ja) | 1999-11-01 | 1999-11-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001135804A true JP2001135804A (ja) | 2001-05-18 |
Family
ID=18017387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31145199A Pending JP2001135804A (ja) | 1999-11-01 | 1999-11-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001135804A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005537671A (ja) * | 2002-09-04 | 2005-12-08 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | フラッシュメモリーセル、および、個別の側壁を酸化する方法 |
| CN1303695C (zh) * | 2003-05-20 | 2007-03-07 | 夏普株式会社 | 半导体存储器件、半导体器件及其制造方法、使用这些器件的便携式电子设备和ic卡 |
-
1999
- 1999-11-01 JP JP31145199A patent/JP2001135804A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005537671A (ja) * | 2002-09-04 | 2005-12-08 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | フラッシュメモリーセル、および、個別の側壁を酸化する方法 |
| CN1303695C (zh) * | 2003-05-20 | 2007-03-07 | 夏普株式会社 | 半导体存储器件、半导体器件及其制造方法、使用这些器件的便携式电子设备和ic卡 |
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