TWI231575B - Flash memory cell and the method of making separate sidewall oxidation - Google Patents
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Description
1231575 ‘ _案號 92123836_年月日__ 五、發明說明（1) 背景 快閃記憶體胞元一般與邏輯或線性電晶體於相同基板上 被製造，為具有效製造方法，在快閃記憶體胞元的控制閘 的電晶體及邏輯與線性電晶體一般共用相同的多晶矽遮 罩，它們亦共用相同的側壁氧化方法及相同的閘反應性離 子蝕刻〈RIE〉。雖然共同步驟的共用是有效的，此亦表示 一或更多技術問題。當特徵尺寸縮小，邏輯及/或線性電晶 體需要額外的淺源極及汲極接合形成以避免短通道效應 〈SCE〉。為達到此種額外的淺源極及汲極接合形成，製造 該裝置的熱預算必須維持為非常低的，因此，側壁氧化方 法必須在低溫進行或是完全被免除。然而，快閃記憶體胞 元需要閘邊緣的顯著變圓以減少因尖銳閘邊緣而產生的高 電場，以保留在閘堆疊的電荷，閘變圓藉由減少圍繞在浮 動閘捕獲的電荷之電場而減少漏電流。 摘要 本發明藉由使用雙硬遮罩〈HM〉方法以最適化邏輯及線 性電晶體及快閃記憶體電晶體的側壁氧化方法及溫度來克 服先前技藝的問題，邏輯及線性電晶體以一個硬遮罩形成 且快閃記憶體電晶體以另一個硬遮罩形成。典型硬遮罩係 由化學氣相沉積〈CVD〉TEOS〈原矽酸四乙酯〉氧化物形 成，雖然該額外TEOS硬遮罩增加數個步驟於總方法，其避 免使用額外深紫外光〈DUV〉遮罩以分離快閃記憶體胞元的 控制閘的多晶矽與邏輯及線性電晶體，後者顯然為改善現
1231575
ί上技藝方法的唯一替代方法’更特定言 <，在快閃 。己體l兀被蝕刻後，第二TE〇s硬遮罩被添加，此在第一 TEOS^遮罩的移除及快閃側壁氧化物的形成之後進行。 為貝現本發明，基板被分為包括電消除式可程式記憶體 EEPROM胞元的區域及包括線性或邏輯電晶體的其他區域。 三重井被形成於EEPR0M區域，之後閘堆疊被形成以用於 EEPR0M電晶體，此步驟包括形成通道介電層、通道多晶矽 閘層、互穿型介電層及控制閘層。該基板以第一硬遮罩， 典型為TE0S硬遮罩覆蓋。該TE0S層僅在EEPR0M區域被圖樣 化及被開啟以形成EEPR0M電晶體的源極及汲極區域。這些 源極及汲極區域被植入，該TE0S層被移除，且側壁被適當 地氧化以形成該EEPR0M電晶體。之後，第二TEOSi更遮罩被 沉積於線性及邏輯區域，該TEOS^更遮罩被分離地圖樣化以 露出該線性及邏輯電晶體的源極及汲極區域，該線性及邏 輯區域被植入且該線性及邏輯電晶體以本技藝中已知方式 被完成。 本發明允許製造商最適化在快閃堆疊及邏輯及/或線性堆 疊的側壁絕緣層之厚度，此使得具在快閃電晶體及邏輯及/ 或線性電晶體上具不同側壁介電層厚度的裝置之製造為可 行。該結構克服具相同側壁厚度的邏輯及/或線性電晶體及 快閃電晶體的先前技藝結構之缺點。使用本發明’該邏輯 及/或線性裝置具較薄的側壁氧化物及因而可較緊密地隔開 以在該基板上提供增加的邏輯及/或線性電路。此外’該記 憶體裝置具較厚的側壁絕緣層’其屏蔽儲存在該互穿型介
第7頁 1231575 · -92123836_年月日 修正 五、發明說明q) 〆 電層的電荷不致受記憶體電晶體的操作之負面影響。 詳細敘述 、回到第1圖，一種p—形式基板1 8被適當地圖樣化以形成淺 清隔，區域20，該淺溝隔離區域20圍繞每一個EEPROM電晶 體及每—對CMOS電晶體。熟知本技藝者了解本發明可以N-形式基板製造，於此摻雜被適當地倒反。如第2圖所示，該 基板接著以浮動閘氧化物2 1塗覆，接著為多晶矽層2 2。在 這些層的沉積前，適當部份的該基板，如部份A，被分離地 圖樣化及被植入以具包含以P—井52〈位於p—形式基板18 内〉圍繞的N-井5丨之三重井50内。伴隨此敘述的圖式顯示 在區域B的邏輯CMOS對電晶體，這些區域可包括非CMOS邏輯 對的電晶體。熟知本技藝者了解一種導電率形式的電晶體 可在B區域形成且電晶體形式可為邏輯的或線性的，包括及 不受限於如LDM0S電晶體的功率電晶體。 該氧化物及多晶矽層接著被以光致抗蝕劑2 3圖樣化以形 成一種浮動閘堆疊。回到第3圖，氧氮化物互穿型介電層係 沉積於該基板上。該層2 4包括氧化的經低溫沉積的多晶矽 的依序沉積層及一層富含氮化物的四氮化三矽。該層2 4由 光致抗蝕劑23適當地圖樣化以形成在EEPR0M堆疊的三層0N0 介電體的其中兩層，如第4圖所示。在此時，該層2 4及多晶 矽層2 1被自周圍區域Β剝離且它們被適當地圖樣化及植入以 形成Ρ-井41及Ν-井42。 接著，該基板1 8以氧化物層2 5塗覆接著為第二多晶石夕層
1231575 - _ 案號92123836 j 日 修正_ 五、發明說明（4) 2 6 ’該層2 5形成邏輯及線性裝置的閘氧化物層及形成〇 N 〇介 電體的上方氧化物層24，多晶矽層26被提供做為EEPROM電 晶體控制閘及該邏輯及線性電晶體。 第一 TEOS層3 0被沉積於第二層多晶矽層26，該第一 TEOS 層3 0接著由光致抗蝕劑23適當地圖樣化以開啟EEPROM的源 極及汲極區域，源極及汲極區域被適當地植入以形成 EEPROM的源極及汲極。之後，該第一 TEOS層30由高選擇性 反應性離子蝕刻移除，停止於多晶矽層26。之後EEPROM的 閘堆疊的側壁被氧化以提供合適用於快閃堆疊電晶體的側 壁氧化物。氧化反應在爐子中於約8 5 0 - 9 5 0 _氏進行約略 3 0分鐘以在閘堆疊的多晶矽區域生長約丨5奈米厚的側壁。 之後’第二TEOS層32被沉積於該基板1 8，TE0S層32由光致 抗I虫劑2 3適當地圖樣化以形成閘及以開啟該邏輯及線性電 晶體的源極及沒極。 該邏輯及/或線性電晶體的源極及汲極被植入，該第二 TE0S層32以反應性離子蝕刻被移除且周圍電晶體的閘極接 收較薄的側壁氧化物。該側壁氧化物約略為6奈米厚且由相 當短的快速熱退火步驟產生。該快速熱退火在約7 0 0-90 0〇C 進行約1 0 - 2 0秒，其活化在該邏輯及/或線性電晶體的摻雜 但不會使它們非常地深入該基板，此產生具相當緊密隔開 的電晶體之邏輯及/或線性區域。 敘述於上方法的結果使得製造商可製造具不同側壁絕緣 層厚度的邏輯及/或線性的單一積體電路裝置及記憶體裝 置，在邏輯及/或線性區域側壁被最適化以成為如所需的薄
1231575 _案號92123836_年月曰 修正_ 五、發明說明（5) 以在允許用於邏輯及/或線性裝置的區域提供更多的電晶 體。在記憶體區域，該記憶體裝置被最適化以具足夠厚的 側壁氧化物以防止儲存在該互穿型介電層的電荷不致具在 記憶體電晶體的操作之不欲影響。
第10頁 1231575 案號92123836 年月日 修正 圖式簡單說明 第1-4. 1圖顯示在沿該EEPROM區域的字元線路的方法之起初 重要順序步驟。 第4. 2-8圖顯示在沿該EEPROM區域的位元線路的方法之最後 重要順序步驟。 元件符號說明： 2 0淺港隔離區域 22多晶矽層 50三重井 4卜52 P-井 2 6第二多晶矽層 32 第二 TE0S層
1 8 p -形式基板 2 1浮動閘氧化物 2 3光致抗蝕劑 42、 51 N-井 24氧氮化物互穿型介電層 2 5氧化物層 30 第一 TE0S層
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Claims (1)
1231575 . _案號 9212^___年月日_魅__ 六、申請專利範圍 1 · 一種在具其他線性及/或邏輯裝置的基板上形成快閃 EEPROM的方法，其包括步驟： 隔離EEPROM區域與線性或裝置區域； 形成三重井於該EEPROM區域； 形成包括通道介電層、通道閘層、控制介電層及控制閘 層的EEPROM閘堆疊； 以第一經沉積硬遮罩層覆蓋該基板； 開啟該第一經沉積氧化物層以露出EEPROM源極及汲極區 域； 植入該經露出的EEPROM源極及汲極區域； 以第二經沉積硬遮罩層覆蓋該基板； 開啟該第二經沉積氧化物層以露出線性或邏輯源極及汲 極區域；及 植入該經露出的線性或邏輯源極及汲極區域。 2·根據申請專利範圍第“員的方法，其中隔離該EEPROM區域 與該線性或裝置區域的步驟包括在該EEPROM區域及其他區 域間形成淺溝槽及以介電體填充該淺溝槽。 3·根據申請專利範圍第2項的方法，其中該介電體為二氧化 石夕0 4 ·根據申請專利範圍第1項的方法，其中形成三重井於 EEPROM區域的該步驟包括提供以一種導電率形式的不純物 輕摻雜的基板’其以遮罩層覆蓋該邏輯或線性區域及留下 該EEPROM區域的面積為露出的，及以兩種不同導電率形式 的不純物植入該露出的EEPROM面積。
第12頁 1231575 - _案號92123836_年月日__ 六、申請專利範圍 5.根據申請專利範圍第1項的方法，其中形成EEPROM閘堆疊 的步驟包括沉積及圖樣化通道介電層、通道閘極材料、控 制閘極介電體及控制閘極材料的連續層。 6 .根據申請專利範圍第5項的方法，其中該通道介電層為一 氧氮化物層。 7. 根據申請專利範圍第5項的方法，其中該通道閘極及控制 閘極為經摻雜多晶矽。 8. 根據申請專利範圍第1項的方法，其中該第一經沉積硬遮 罩層係由經反應TEOS形成。 9. 根據申請專利範圍第1項的方法，其中該第二經沉積硬遮 罩層係由經反應TEOS形成。 10. 根據申請專利範圍第1項的方法，其包括在該EEPROM閘 堆疊的側壁形成側壁介電體層的進一步步驟。 11. 根據申請專利範圍第10項的方法，其中在該EEPROM閘堆 疊的側壁形成側壁介電體層的進一步步驟包括快速熱氧 化。 1 2.根據申請專利範圍第10項的方法，其包括形成邏輯或線 性裝置的閘堆疊及在該邏輯或線性閘堆疊的側壁形成側壁 介電體層的進一步步驟。 13.根據申請專利範圍第12項的方法，其中該EEPROM側壁介 電體係較在該邏輯或線性閘堆疊的壁上的側壁介電體為 薄。 1 4. 一種具邏輯及/或線性電晶體及記憶體裝置的積體電 路，其包括：
第13頁 1231575 _案號92123836 _年月日__ 六、申請專利範圍 包括場效電晶體的邏輯及/或線性裝置之區域，每一個包 括 與汲極隔開的源極， 在該源極及汲極間的通道， 一控制閘，其包括位於該通道上的絕緣層及在該絕緣層 上的閘電極以控制在該通道的電場^及 一在該閘電極側的邏輯及/或線性裝置側壁絕緣層以分開 其與相鄰電晶體， 一記憶體裝置區域，其包括電可程式記憶體電晶體，每 一個包括 與汲極隔開的源極， 在該源極及汲極間的通道， 一控制閘極，其包括位於該通道上的絕緣層及在該絕緣 層上的第一電極以控制在該通道的電場， 一在該控制閘的介電層， 在該介電層上的第二電極以施用電壓於該電晶體以儲存 或移除在該介電層的電荷，及 一在該第一及第二電極側的記憶體裝置側壁絕緣層以減 少在基板的電場，該電場由儲存在該控制閘極上的介電層 的電荷所產生，及以將相鄰記憶體裝置彼此分開，其中該 記憶體裝置側壁絕緣層較該邏輯及/或線性裝置側壁絕緣層 為厚。 1 5 .根據申請專利範圍第1 4項的積體電路，其中該邏輯及/ 或線性絕緣側壁層較該記憶體裝置側壁絕緣層的厚度的一
第14頁 1231575 _案號 92123836 年月日_修正 _ 六、申請專利範圍 半為少。 1 6 .根據申請專利範圍第1 5項的積體電路，其中該邏輯及/ 或線性絕緣層約為6奈米厚且該邏輯及/或線性絕緣層約為 1 5奈米厚。 1 7.根據申請專利範圍第1 4項的積體電路，其中該記憶體裝 置為EEPROM電晶體且形成於在該基板的三重井區域内。 1 8.根據申請專利範圍第1 4項的積體電路，其中該側壁介電 層為二氧化矽。
1 9 .根據申請專利範圍第1 4項的積體電路，其中該電極為經 播雜的多晶碎。
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