JP2741190B2 - マスク・ロムの製造方法 - Google Patents
マスク・ロムの製造方法Info
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- 239000004065 semiconductor Substances 0.000 claims description 20
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/34—Source electrode or drain electrode programmed
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、マスク・ロム(Mas
k ROM)製造方法に関するものであり、特にオフ・セル形
成方法を改善してマスク・ロムの電気的特性を向上させ
ることが出来るマスク・ロムの製造方法に関するもので
ある。
k ROM)製造方法に関するものであり、特にオフ・セル形
成方法を改善してマスク・ロムの電気的特性を向上させ
ることが出来るマスク・ロムの製造方法に関するもので
ある。
【０００２】
【従来の技術】マスク・ロムはセル・アレー(Cell Arra
y)構成方法によりＮＯＲ型、ＮＡＮＤ型及びＦｌａｔ
ＮＯＲ型に大別される。マスク・ロムはプログラムされ
た情報を再び変更することは出来ない。マスク・ロムは
セル・アレーを形成した後、特定の用途に応じてオフ．
セルを形成するセル部分が開いているプログラム用マス
クを製作し、このプログラム用マスクを用いてイオン注
入工程により特定セルをオフ・セルになるように製造さ
れる。
y)構成方法によりＮＯＲ型、ＮＡＮＤ型及びＦｌａｔ
ＮＯＲ型に大別される。マスク・ロムはプログラムされ
た情報を再び変更することは出来ない。マスク・ロムは
セル・アレーを形成した後、特定の用途に応じてオフ．
セルを形成するセル部分が開いているプログラム用マス
クを製作し、このプログラム用マスクを用いてイオン注
入工程により特定セルをオフ・セルになるように製造さ
れる。
【０００３】図１は、従来のＮＯＲ型マスク・ロム・セ
ル・アレーの平面図であり、図３（Ａ）乃至図３（Ｄ）
は図１のＸ−Ｘ′線に沿って切断した従来のＮＯＲ型マ
スク・ロムの製造方法を説明するため図示したセルの断
面図である。
ル・アレーの平面図であり、図３（Ａ）乃至図３（Ｄ）
は図１のＸ−Ｘ′線に沿って切断した従来のＮＯＲ型マ
スク・ロムの製造方法を説明するため図示したセルの断
面図である。
【０００４】図１及び図３（Ａ）を参照すると、素子分
離技術で半導体基板１にフィールド酸化膜100 を形成し
アクティブ(Active)領域200 を確定した後、セルの限界
電圧(Threshold Voltage) を調節するためアクティブ領
域200 の半導体基板１に限界電圧調節用イオンを適切な
濃度で注入する。
離技術で半導体基板１にフィールド酸化膜100 を形成し
アクティブ(Active)領域200 を確定した後、セルの限界
電圧(Threshold Voltage) を調節するためアクティブ領
域200 の半導体基板１に限界電圧調節用イオンを適切な
濃度で注入する。
【０００５】図１及び図３（Ｂ）を参照すると、ゲート
酸化膜２はアクティブ領域200 の半導体基板１上に形成
される。ゲート酸化膜２が形成された全体構造上にポリ
シリコンを蒸着し、蒸着されたポリシリコンを写真及び
エッチング工程によりパターンニングすることで多数の
ゲート電極３が形成される。フィールド酸化膜100 及び
多数のゲート電極３をマスクとしたソース及びドレイン
・イオン注入工程により多数のゲイト電極３周辺の半導
体基板１にソース・ライン４及びドレイン領域５が形成
される。
酸化膜２はアクティブ領域200 の半導体基板１上に形成
される。ゲート酸化膜２が形成された全体構造上にポリ
シリコンを蒸着し、蒸着されたポリシリコンを写真及び
エッチング工程によりパターンニングすることで多数の
ゲート電極３が形成される。フィールド酸化膜100 及び
多数のゲート電極３をマスクとしたソース及びドレイン
・イオン注入工程により多数のゲイト電極３周辺の半導
体基板１にソース・ライン４及びドレイン領域５が形成
される。
【０００６】このような工程の結果、全てのセル101 ，
102 ，103 がオン・セルとして動作するセル・アレーが
構成される。即ち、この構造においてゲート電極３に約
５Ｖの電圧をかけた場合、各々のゲート電極下部にチャ
ンネル領域が生じ、このチャンネル領域を通じてドレイ
ン領域５からソースライン４に電流が流れ、全てのセル
101 ，102 ，103 がオン・セルと認識される。
102 ，103 がオン・セルとして動作するセル・アレーが
構成される。即ち、この構造においてゲート電極３に約
５Ｖの電圧をかけた場合、各々のゲート電極下部にチャ
ンネル領域が生じ、このチャンネル領域を通じてドレイ
ン領域５からソースライン４に電流が流れ、全てのセル
101 ，102 ，103 がオン・セルと認識される。
【０００７】このようにセル・アレーを形成した後、使
用者の要求に応じて特定のオン・セルをオフ・セルにな
るようにすることを図３（Ｃ）を参照して説明する。多
数のオン・セル101 ，102 ，103 を含む半導体基板１上
にフォトレジストを塗布し、多数のオン・セル101 ，10
2 ，103 の内、特定のオン・セル103 のゲート電極が開
放されるようフォトレジスト６をパターンニングする。
特定オン・セル103 の限界電圧をあげるため、パターン
ニングされたフォトレジスト６をマスクとして限界電圧
調節用イオンを特定オン・セル103 下部の半導体基板１
に高濃度で注入する。
用者の要求に応じて特定のオン・セルをオフ・セルにな
るようにすることを図３（Ｃ）を参照して説明する。多
数のオン・セル101 ，102 ，103 を含む半導体基板１上
にフォトレジストを塗布し、多数のオン・セル101 ，10
2 ，103 の内、特定のオン・セル103 のゲート電極が開
放されるようフォトレジスト６をパターンニングする。
特定オン・セル103 の限界電圧をあげるため、パターン
ニングされたフォトレジスト６をマスクとして限界電圧
調節用イオンを特定オン・セル103 下部の半導体基板１
に高濃度で注入する。
【０００８】このような工程の結果、特定オン・セル10
3 がオフ・セル103Aとして動作するセル・アレーが構成
される。即ち、この構造においてゲート電極３に約５Ｖ
の電圧をかけた場合、特定のオン・セル103 のゲート電
極下部にはチャネル領域が生じることなく、ドレイン領
域５からソース・ライン４に電流が流れないので特定の
オン・セル103 がオフ・セル103Aと認識される。
3 がオフ・セル103Aとして動作するセル・アレーが構成
される。即ち、この構造においてゲート電極３に約５Ｖ
の電圧をかけた場合、特定のオン・セル103 のゲート電
極下部にはチャネル領域が生じることなく、ドレイン領
域５からソース・ライン４に電流が流れないので特定の
オン・セル103 がオフ・セル103Aと認識される。
【０００９】図３（Ｄ）は、フォトレジスト６を取り除
き、オン・セル101 ，102 及びオフ・セル103Aを含む半
導体基板１上に絶縁膜７を厚く形成した後、ドレイン領
域５が露出するように絶縁膜７の一部分を取り除いてコ
ンタクト・ホール９を形成し、コンタクト・ホール９を
通じてドレイン領域５と連結するビット・ライン８を形
成してＮＯＲ型マスク・ロムが製造されたことを図示す
る。
き、オン・セル101 ，102 及びオフ・セル103Aを含む半
導体基板１上に絶縁膜７を厚く形成した後、ドレイン領
域５が露出するように絶縁膜７の一部分を取り除いてコ
ンタクト・ホール９を形成し、コンタクト・ホール９を
通じてドレイン領域５と連結するビット・ライン８を形
成してＮＯＲ型マスク・ロムが製造されたことを図示す
る。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
ＮＯＲ型マスク・ロムは特定オン・セルに高濃度のイオ
ンを注入してオフ・セルにするためドレイン領域の降伏
電圧(Breakdown Voltage) が低くなり、ドレイン領域に
おける漏洩電流が大きくなる。又、オフ・セルを形成す
るため高濃度のイオンを注入する際イオンがゲート酸化
膜を通過するため、ゲート酸化膜の電気的特性の低下を
誘発する問題がある。
ＮＯＲ型マスク・ロムは特定オン・セルに高濃度のイオ
ンを注入してオフ・セルにするためドレイン領域の降伏
電圧(Breakdown Voltage) が低くなり、ドレイン領域に
おける漏洩電流が大きくなる。又、オフ・セルを形成す
るため高濃度のイオンを注入する際イオンがゲート酸化
膜を通過するため、ゲート酸化膜の電気的特性の低下を
誘発する問題がある。
【００１１】従って、本発明はオフ・セル形成方法を改
善することにより上記の問題点が解決できるマスク・ロ
ムの製造方法を提供することに目的がある。
善することにより上記の問題点が解決できるマスク・ロ
ムの製造方法を提供することに目的がある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のマスク・ロムの製造方法は、フィールド酸
化膜が形成された半導体基板に限界電圧調節用イオンを
注入してゲート酸化膜を形成する段階と、上の部分にエ
ッチング防止膜を有する多数のゲート電極を上記ゲート
酸化膜上に形成し、全てのセルがオン・セルとして動作
するセル・アレーが構成される段階と、上記オン・セル
の内、特定オン・セルのゲート電極から延びる半導体基
板の一部分をエッチングして溝を形成し、上記特定オン
・セルがオフ・セルとして動作するセル・アレーが構成
される段階と、ソース及びドレイン・イオン注入工程に
よりソースライン及びドレイン領域が形成された全体構
造上に絶縁膜を形成した後、コンタクト工程を通じて上
記ドレイン領域と連結するビット・ラインを形成する段
階より成ることを特徴とする。
めの本発明のマスク・ロムの製造方法は、フィールド酸
化膜が形成された半導体基板に限界電圧調節用イオンを
注入してゲート酸化膜を形成する段階と、上の部分にエ
ッチング防止膜を有する多数のゲート電極を上記ゲート
酸化膜上に形成し、全てのセルがオン・セルとして動作
するセル・アレーが構成される段階と、上記オン・セル
の内、特定オン・セルのゲート電極から延びる半導体基
板の一部分をエッチングして溝を形成し、上記特定オン
・セルがオフ・セルとして動作するセル・アレーが構成
される段階と、ソース及びドレイン・イオン注入工程に
よりソースライン及びドレイン領域が形成された全体構
造上に絶縁膜を形成した後、コンタクト工程を通じて上
記ドレイン領域と連結するビット・ラインを形成する段
階より成ることを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明を添付図面を参照し
て詳細に説明する。図２は、本発明によるＮＯＲ型マス
ク・ロム・セル・アレーの平面図で、図４（Ａ）乃至図
４（Ｆ）は図２のＸ−Ｘ′線に沿って切断した本発明の
ＮＯＲ型マスク・ロムの製造方法を説明するため図示し
た断面図である。
て詳細に説明する。図２は、本発明によるＮＯＲ型マス
ク・ロム・セル・アレーの平面図で、図４（Ａ）乃至図
４（Ｆ）は図２のＸ−Ｘ′線に沿って切断した本発明の
ＮＯＲ型マスク・ロムの製造方法を説明するため図示し
た断面図である。
【００１４】図２及び図４（Ａ）を参照すれば、素子分
離技術で半導体基板11にフィールド酸化膜110 を形成し
てアクティブ領域210 を確定した後、セルの限界電圧を
調節するためアクティブ領域210 の半導体基板11に限界
電圧調節用イオンを適切な濃度で注入する。
離技術で半導体基板11にフィールド酸化膜110 を形成し
てアクティブ領域210 を確定した後、セルの限界電圧を
調節するためアクティブ領域210 の半導体基板11に限界
電圧調節用イオンを適切な濃度で注入する。
【００１５】図２及び図４（Ｂ）を参照すれば、ゲート
酸化膜12はアクティブ領域210 の半導体基板11上に形成
される。ゲート酸化膜12が形成された全体構造上にポリ
シリコン及び酸化膜を順次に蒸着し、蒸着された酸化膜
及びポリシリコンを写真及びエッチング工程を利用して
パターンニングすることにより上の部分に酸化膜20を有
する多数のゲート電極13が形成される。
酸化膜12はアクティブ領域210 の半導体基板11上に形成
される。ゲート酸化膜12が形成された全体構造上にポリ
シリコン及び酸化膜を順次に蒸着し、蒸着された酸化膜
及びポリシリコンを写真及びエッチング工程を利用して
パターンニングすることにより上の部分に酸化膜20を有
する多数のゲート電極13が形成される。
【００１６】若し、この構造で従来の如くソース及びド
レイン・イオン注入工程を実施すれば、セル・アレーが
形成され、セル・アレーを成している全てのセル111 ，
112，113 はオン・セルと認識される。
レイン・イオン注入工程を実施すれば、セル・アレーが
形成され、セル・アレーを成している全てのセル111 ，
112，113 はオン・セルと認識される。
【００１７】使用者の要求に応じて、特定オン・セルを
オフ・セルにする工程を図４（Ｃ）及び図４（Ｄ）を参
照して説明する。図４（Ｃ）は、多数のオン・セル111
，112 ，113 を含む半導体基板11上にフォトレジスト
を塗布し、多数のオン・セル111 ，112 ，113 内で特定
オン・セル113 のドレイン領域になる半導体基板11の一
部が開放されるようフォトレジスト16をパターンニング
した状態を図示する。
オフ・セルにする工程を図４（Ｃ）及び図４（Ｄ）を参
照して説明する。図４（Ｃ）は、多数のオン・セル111
，112 ，113 を含む半導体基板11上にフォトレジスト
を塗布し、多数のオン・セル111 ，112 ，113 内で特定
オン・セル113 のドレイン領域になる半導体基板11の一
部が開放されるようフォトレジスト16をパターンニング
した状態を図示する。
【００１８】図４（Ｄ）は、パターンニングされたフォ
トレジスト16を利用したエッチング工程でゲート酸化膜
12の露出した部分をエッチングし、続いて半導体基板11
の露出した部分をエッチングして溝21を形成した状態を
図示する。この後、パターンニングされたフォトレジス
ト16は取り除かれる。上記において、ゲート酸化膜12及
び半導体基板11をエッチングする際、酸化膜20は特定オ
ン・セル113 のゲート電極13がエッチングされるのを防
止する役割をし、ゲート酸化膜12より厚く形成される。
トレジスト16を利用したエッチング工程でゲート酸化膜
12の露出した部分をエッチングし、続いて半導体基板11
の露出した部分をエッチングして溝21を形成した状態を
図示する。この後、パターンニングされたフォトレジス
ト16は取り除かれる。上記において、ゲート酸化膜12及
び半導体基板11をエッチングする際、酸化膜20は特定オ
ン・セル113 のゲート電極13がエッチングされるのを防
止する役割をし、ゲート酸化膜12より厚く形成される。
【００１９】図４（Ｅ）を参照すれば、フィールド酸化
膜110 及び多数のゲート電極13をマスクとしたソース及
びドレイン・イオン注入工程により多数のゲート電極13
周辺の半導体基板11にソース・ライン14及びドレイン領
域15が形成される。特定オン・セル113 のドレイン領域
には特定オン・セル113 のゲート電極13から延びた溝21
が形成されている。この溝21のため特定オン・セル113
は電圧をかけたときオフ・セル113Aと認識される。
膜110 及び多数のゲート電極13をマスクとしたソース及
びドレイン・イオン注入工程により多数のゲート電極13
周辺の半導体基板11にソース・ライン14及びドレイン領
域15が形成される。特定オン・セル113 のドレイン領域
には特定オン・セル113 のゲート電極13から延びた溝21
が形成されている。この溝21のため特定オン・セル113
は電圧をかけたときオフ・セル113Aと認識される。
【００２０】このような工程の結果、特定オン・セル11
3 がオフ・セル113Aとして動作するセル・アレーが構成
される。即ち、この構造においてゲート電極13に約５Ｖ
の電圧をかけた場合、特定オン・セル113 の下部にもチ
ャネル領域が生じるが、このチャネル領域は溝21部分に
おいてドレイン領域15と連結されない。従って、ドレイ
ン領域15からソースライン14に電流が流れないため、特
定オン・セル113 はオフ・セル113Aと認識される。
3 がオフ・セル113Aとして動作するセル・アレーが構成
される。即ち、この構造においてゲート電極13に約５Ｖ
の電圧をかけた場合、特定オン・セル113 の下部にもチ
ャネル領域が生じるが、このチャネル領域は溝21部分に
おいてドレイン領域15と連結されない。従って、ドレイ
ン領域15からソースライン14に電流が流れないため、特
定オン・セル113 はオフ・セル113Aと認識される。
【００２１】図４（Ｆ）は、オン・セル111 ，112 及び
オフ・セル113Aを含む半導体基板11上に絶縁膜17を厚く
形成した後、ドレイン領域15が露出されるように絶縁膜
17の一部分を取り除いてコンタクト・ホール19を形成
し、このコンタクト・ホール19を通じてドレイン領域15
と連結するビット・ライン18を形成してＮＯＲ型マスク
・ロムが製造されるのを図示する。
オフ・セル113Aを含む半導体基板11上に絶縁膜17を厚く
形成した後、ドレイン領域15が露出されるように絶縁膜
17の一部分を取り除いてコンタクト・ホール19を形成
し、このコンタクト・ホール19を通じてドレイン領域15
と連結するビット・ライン18を形成してＮＯＲ型マスク
・ロムが製造されるのを図示する。
【００２２】
【発明の効果】上記によると、本発明はオフ・セルをイ
オン注入工程により形成しないので、ドレイン領域の降
伏減少及び漏洩電流増加の問題が解決でき、なお、イオ
ン注入によるゲート酸化膜の電気的特性の低下を防止す
ることができる。
オン注入工程により形成しないので、ドレイン領域の降
伏減少及び漏洩電流増加の問題が解決でき、なお、イオ
ン注入によるゲート酸化膜の電気的特性の低下を防止す
ることができる。
【図１】従来のＮＯＲ型マスク・ロム・セル・アレーの
平面図である。
平面図である。
【図２】本発明によるＮＯＲ型マスク・ロム・セル・ア
レーの平面図である。
レーの平面図である。
【図３】（Ａ）乃至（Ｄ）は、従来のＮＯＲ型マスク・
ロムの製造方法を説明するため図示したセルの断面図で
ある。
ロムの製造方法を説明するため図示したセルの断面図で
ある。
【図４】（Ａ）乃至（Ｆ）は、本発明によるＮＯＲ型マ
スク・セルの製造方法を説明するため図示したセルの断
面図である。
スク・セルの製造方法を説明するため図示したセルの断
面図である。
１，11…半導体基板、２，12…ゲート酸化膜、３，13…
ゲート電極、４，14…ソース・ライン、５，15…ドレイ
ン領域、６，16…フォトレジスト、７，17…絶縁膜、
８，18…ビット・ライン、９，19…コンタクト・ホー
ル、20…酸化膜、21…溝、100 ，110 …フィールド酸化
膜、200 ，210 …アクティブ領域、101 ，102 ，103 ，
111 ，112 ，113 …オン・セル、103A，113A…オフ・セ
ル
ゲート電極、４，14…ソース・ライン、５，15…ドレイ
ン領域、６，16…フォトレジスト、７，17…絶縁膜、
８，18…ビット・ライン、９，19…コンタクト・ホー
ル、20…酸化膜、21…溝、100 ，110 …フィールド酸化
膜、200 ，210 …アクティブ領域、101 ，102 ，103 ，
111 ，112 ，113 …オン・セル、103A，113A…オフ・セ
ル
Claims (4)
- 【請求項１】 マスク・ロムの製造方法において、フィ
ールド酸化膜が形成された半導体基板に限界電圧調節イ
オンを注入しゲート酸化膜を形成する段階と、 上の部分にエッチング防止膜を有する多数のゲート電極
が上記ゲート酸化膜上に形成されて全てのセルがオン・
セルとして動作するセル・アレーが構成される段階と、 上記オン・セルの内で、特定オン・セルのゲート電極か
ら延長する半導体基板の一部分をエッチングして溝を形
成し、上記特定オン・セルがオフ・セルとして動作する
セル・アレーが構成される段階と、 ソース及びドレイン・イオン注入工程で、ソース・ライ
ン及びドレイン領域が形成された全体構造上に絶縁膜を
形成した後、コンタクト工程を通じて上記ドレイン領域
に連結されるビット・ラインを形成する段階より成るこ
とを特徴とするマスク・ロムの製造方法。 - 【請求項２】 第１項において、上記エッチング防止膜
は酸化膜で形成されることを特徴とするマスク・ロムの
製造方法。 - 【請求項３】 第１項において、上記エッチング防止膜
は上記ゲート酸化膜の厚さより厚く形成されることを特
徴とするマスク・ロムの製造方法。 - 【請求項４】 第１項において、上記溝は、上記特定オ
ン・セルのドレイン領域に形成されることを特徴とする
マスク・ロムの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19950004593 | 1995-03-07 | ||
| KR95-4593 | 1995-03-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264645A JPH08264645A (ja) | 1996-10-11 |
| JP2741190B2 true JP2741190B2 (ja) | 1998-04-15 |
Family
ID=19409328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8048543A Expired - Fee Related JP2741190B2 (ja) | 1995-03-07 | 1996-03-06 | マスク・ロムの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5624862A (ja) |
| JP (1) | JP2741190B2 (ja) |
| CN (1) | CN1060589C (ja) |
| GB (1) | GB2298739B (ja) |
| TW (1) | TW297162B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872029A (en) * | 1996-11-07 | 1999-02-16 | Advanced Micro Devices, Inc. | Method for forming an ultra high density inverter using a stacked transistor arrangement |
| US5834354A (en) | 1996-11-07 | 1998-11-10 | Advanced Micro Devices, Inc. | Ultra high density NOR gate using a stacked transistor arrangement |
| US5926700A (en) | 1997-05-02 | 1999-07-20 | Advanced Micro Devices, Inc. | Semiconductor fabrication having multi-level transistors and high density interconnect therebetween |
| US5888872A (en) | 1997-06-20 | 1999-03-30 | Advanced Micro Devices, Inc. | Method for forming source drain junction areas self-aligned between a sidewall spacer and an etched lateral sidewall |
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