KR20110113408A - 반도체 장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 230000005669 field effect Effects 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 69
- 239000010408 film Substances 0.000 claims description 65
- 230000008569 process Effects 0.000 claims description 43
- 238000000206 photolithography Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 238000000926 separation method Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 4
- 239000010409 thin film Substances 0.000 claims description 3
- 230000015654 memory Effects 0.000 description 32
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000003628 erosive effect Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000011109 contamination Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 복수의 동작 전압 영역들을 갖는 반도체 장치에 적합한 소자 분리막 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 장치는, 제 1 전압으로 구동되는 제 1 전압 영역 및 상기 제 1 전압 영역에 인접하며 제 2 전압으로 구동되는 제 2 전압 영역을 갖는 반도체 기판; 상기 제 1 전압 영역 상에 배치되는 제 1 두께를 갖는 제 1 게이트 절연막을 포함하는 제 1 전계 효과 트랜지스터; 상기 제 2 전압 영역 상에 배치되는 제 2 두께를 갖는 제 2 게이트 절연막을 포함하는 제 2 전계 효과 트랜지스터; 및 상기 제 1 및 상기 제 2 전압 영역들을 전기적으로 분리하는 소자 분리막 구조를 포함하며, 상기 소자 분리막 구조는 상기 반도체 기판 내에 소정 거리만큼 이격되어 형성된 제 1 및 제 2 트렌치들, 상기 제 1 및 상기 제 2 트렌치들의 내부에 각각 매립된 전기적 절연막들, 및 상기 제 1 및 상기 제 2 트렌치들 사이의 가드링 영역을 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 복수의 동작 전압 영역들을 갖는 반도체 장치에 적합한 소자 분리막 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로는 일반적으로 반도체 기판의 표면에 형성된다. 반도체 회로를 구성하는 MOS(Metal Oxide Semiconductor) 소자들은 반도체 기판의 표면 부근에 형성된 소자 분리 구조에 의해 서로 분리된다. 상기 소자 분리 구조로서, 국부적 산화(Local Oxidation of Silicon; LOCOS)법에 의한 필드 산화막 구조, 또는 트렌치 내에 매립되는 절연막을 이용한 얕은 트렌치 분리(Shallow Trench Isolation; STI)법에 의한 STI막 구조가 사용되고 있다. 상기 STI막은, LOCOS법에 의한 필드 산화막과 달리, 버즈 비크(bird's beak)를 갖지 않고 후속 공정을 위해 평탄한 표면을 제공할 수 있기 때문에, 최근 반도체 집적 회로의 크기가 서브 마이크론 이하로 감소되는 것에 대응하여, 필드 산화막의 대안 기술로서 광범위하게 적용되고 있다.
최근 반도체 제조 기술의 발전으로 인하여, 하나의 반도체 장치 내에 서로 다른 문턱 전압으로 동작하는 전계 효과 트랜지스터들을 형성함으로써, 장치의 소형화를 얻을 수 있을 뿐만 아니라, 복합 기능을 수행할 수 있는 반도체 장치들이 주목을 받고 있다. 이러한 반도체 소자들에는, 예를 들면, 로직 소자, 디램(DRAM) 또는 에스램(SRAM)과 같은 메모리 소자, 디지털 시그널 프로세서 또는 이들이 융합된 소자들이 속한다. 이러한 반도체 소자들의 집적화를 위하여 상기 STI막 구조는 필수적으로 여겨진다.
본 발명이 이루고자 하는 기술적 과제는, 단일 반도체 칩 내에 서로 다른 문턱 전압으로 동작하는 전계 효과 트랜지스터들을 제공하기 위해, 두께가 서로 다른 게이트 절연막 형성 공정에 대하여, 충분한 내식성 및 내구성을 가짐으로써, 집적도의 증가에 대응할 수 있을 뿐만 아니라, 수율을 증가시키고 우수한 신뢰성을 갖는 MOS 소자들을 형성할 수 있는 소자 분리막 구조를 포함하는 반도체 장치를 제공하기 위함이다.
또한, 본 발명이 이루고자 하는 기술적 과제는, 전술한 이점을 갖는 소자 분리막 구조를 용이하게 제조할 수 있는 소자 분리막 구조를 포함하는 반도체 장치의 제조 방법을 제공하기 위함이다.
본 발명자들은 인접한 서로 다른 전압 영역에서 각각 요구되는 두께를 갖는 게이트 절연막들의 패터닝 공정 동안, 인접하는 영역들을 전기적으로 분리하는 STI막과 같은 소자 분리막의 상부 일부가 침식되어 후속 공정에서 침식된 부분에 원치 않는 물질이 증착되는 스트링거(Stringer)가 형성되거나, 반대로 STI 막의 상부 일부가 돌출된 형태로 변형되어 후속 공정에서 오염원으로 작용함으로써, 소자의 성능을 열화시키거나 수율을 감소시키는 원인이 됨을 관찰하였다.
이러한 문제점을 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제 1 전압으로 구동되는 제 1 전압 영역 및 상기 제 1 전압 영역에 인접하며 제 2 전압으로 구동되는 제 2 전압 영역을 갖는 반도체 기판; 상기 제 1 전압 영역 상에 배치되는 제 1 두께를 갖는 제 1 게이트 절연막을 포함하는 제 1 전계 효과 트랜지스터; 상기 제 2 전압 영역 상에 배치되는 제 2 두께를 갖는 제 2 게이트 절연막을 포함하는 제 2 전계 효과 트랜지스터; 및 상기 제 1 및 상기 제 2 전압 영역들을 전기적으로 분리하는 소자 분리막 구조를 포함하며, 상기 소자 분리막 구조는 상기 반도체 기판 내에 소정 거리만큼 이격되어 형성된 제 1 및 제 2 트렌치들, 상기 제 1 및 상기 제 2 트렌치들의 내부에 각각 매립된 전기적 절연막들, 및 상기 제 1 및 상기 제 2 트렌치들 사이의 가드링 영역을 포함한다.
상기 가드링 영역은 상기 제 1 및 상기 제 2 트렌치들 사이의 상기 반도체 기판의 일부 영역을 포함할 수 있으며, 상기 제 2 전압은 상기 제 1 전압보다 높고, 상기 제 2 두께는 상기 제 1 두께보다 클 수 있다. 또한 상기 제 1 및 상기 제 2 트렌치들의 이격 거리는 0.2㎛ 내지 1.0㎛ 범위 내 일 수 있으며, 상기 제 1 및 상기 제 2 전압 영역들은 상기 반도체 기판 내에 동일 도전형의 웰에 형성될 수 있다.
한편, 상기 반도체 장치는 로직 소자, 메모리 소자, 디지털 시그널 프로세서, 구동 드라이버, 센서 또는 이들의 조합일 수 있으며, 상기 제 1 및 상기 제 2 게이트 절연막의 경계는 상기 가드링 영역 상에 형성될 수 있다.
일부 실시예에서, 상기 제 1 및 상기 제 2 전계 효과 트랜지스터들 중 적어도 하나는 평면형 또는 3차원 구조의 트랜지스터일 수 있다. 상기 제 1 및 상기 제 2 게이트 절연막들 중 적어도 하나는 고유전율 박막 또는 적어도 2층 이상의 유전체 적층막을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는, 저전압 영역, 중전압 영역 및 고전압 영역을 갖는 반도체 기판; 상기 저전압 영역, 상기 중전압 영역 및 상기 고전압 영역 상에 각각 배치되는 서로 다른 두께를 갖는 저전압, 중전압 및 고전압 게이트 절연막들을 각각 포함하는 저전압, 중전압 및 고전압 전계 효과 트랜지스터들; 상기 저전압 영역, 상기 중전압 영역 및 상기 고전압 영역 중 인접하는 2 영역들을 전기적으로 분리하는 적어도 하나 이상의 소자 분리막 구조를 포함하며, 상기 소자 분리막 구조는 상기 반도체 기판 내에 소정 거리만큼 이격되어 형성된 제 1 및 제 2 트렌치들, 상기 제 1 및 상기 제 2 트렌치들의 내부에 각각 매립된 전기적 절연막들, 및 상기 제 1 및 상기 제 2 트렌치들 사이에 개재되는 가드링 영역을 포함한다.
상기 가드링 영역을 포함하는 상기 소자 분리막 구조는 상기 저전압 영역과 상기 중전압 영역 사이에 배치될 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제 1 전압 영역 및 상기 제 1 전압 영역과 다른 전압으로 구동되며 상기 제 1 전압 영역에 인접하는 제 2 전압 영역이 형성될 반도체 기판을 제공하는 단계; 상기 반도체 기판의 상기 제 1 및 제 2 전압 영역들 사이에 소정 거리만큼 이격된 제 1 및 제 2 트렌치들을 형성하는 단계; 및 상기 제 1 및 상기 제 2 트렌치들의 내부에 전기적 절연막들을 매립하여, 상기 전기적 절연막들 및 상기 제 1 및 상기 제 2 트렌치들 사이에 개재되는 반도체 기판의 일부 영역으로 이루어진 가드링 영역을 포함하는 소자 분리막 구조를 형성하는 단계를 포함한다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 저전압 영역, 중전압 영역 및 고전압 영역을 갖는 반도체 기판을 제공하는 단계; 상기 저전압 영역, 상기 중전압 영역 및 상기 고전압 영역 중 인접하는 2 영역들 사이에 소정 거리만큼 이격된 제 1 및 제 2 트렌치들을 형성하는 단계; 상기 제 1 및 상기 제 2 트렌치들의 내부에 전기적 절연막들을 매립하여 상기 전기적 절연막들 및 상기 제 1 및 상기 제 2 트렌치들 사이에 개재되는 상기 반도체 기판의 일부 영역으로 이루어진 가드링 영역을 포함하는 소자 분리막 구조를 형성하는 단계를 포함한다.
본 발명에 따른 반도제 장치의 소자 분리막 구조는 2 개의 이격된 트렌치들 사이의 가드링 영역을 포함함으로써, 서로 다른 두께를 갖는 복수의 게이트 절연막을 형성하기 위한 식각 공정에서 소자 분리막 구조의 표면에 돌출부가 남거나 일부 침식이 일어나지 않기 때문에, 종래 소자 분리막 구조에서 나타나는 상부 토폴로지의 변형으로 인한 소자 신뢰성의 저하 및 후속 공정에서의 오염의 문제가 감소되거나 억제될 수 있다. 또한, 가드링 구조를 갖는 소자 분리막 구조는 포토리소그래피 공정의 마진을 증가시킴으로써 반도체 장치의 소형화를 유도할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 3은 도 1 및 도 2를 참조하여 전술한 장치들 내의 메모리부를 더욱 구체적으로 도시하는 블록도이다.
도 4a는 본 발명의 일 실시예에 따른 소자 분리막 구조들을 포함하는 반도체 장치를 도시하는 평면도이며, 도 4b는 도 4a의 선 B-B'를 따라 절취한 반도체 장치의 단면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 소자 분리막 구조의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시하는 단면도이다.
도 7a 및 도 7b는 비교예로서 포토리소그래피 공정의 정렬 오차에 따른 중전압 영역과 저전압 영역을 분리하는 종래의 소자 분리막 구조에서 나타나는 상부 표면 토폴로지의 변형을 정성적으로 도시하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 3은 도 1 및 도 2를 참조하여 전술한 장치들 내의 메모리부를 더욱 구체적으로 도시하는 블록도이다.
도 4a는 본 발명의 일 실시예에 따른 소자 분리막 구조들을 포함하는 반도체 장치를 도시하는 평면도이며, 도 4b는 도 4a의 선 B-B'를 따라 절취한 반도체 장치의 단면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 소자 분리막 구조의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시하는 단면도이다.
도 7a 및 도 7b는 비교예로서 포토리소그래피 공정의 정렬 오차에 따른 중전압 영역과 저전압 영역을 분리하는 종래의 소자 분리막 구조에서 나타나는 상부 표면 토폴로지의 변형을 정성적으로 도시하는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예들에 한정되는 것은 아니다. 오히려, 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안된다라는 것은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
본 발명에서 개시되는 바와 같이, 기판은 임의의 다각형 기판일 수 있으며, 가장자리부는 기판 상에서 반도체 칩이 배치되는 영역의 외측 영역으로서 기판의 변을 포함하는 영역을 지칭하는 것이며, 코너부는 인접하는 가장자리부가 교차하는 영역으로서, 기판의 꼭지점을 포함하는 영역을 지칭한다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
웨이퍼 및 기판이라는 용어는 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS)과 같은 기저 구조체 상의 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체층을 포함한다. 또한, 웨이퍼 및 기판이란 용어는 실리콘계 재료에 한정되지 않으며, 실리콘-게르마늄, 게르마늄 또는 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료도 포함한다.
도 1은 본 발명의 일 실시예에 따른 메모리 카드(1000)를 나타내는 블록도이다.
도 1을 참조하면, 메모리 카드(1000)는 하우징(1300) 내에 제어기(1100)와 메모리부(1200)를 포함할 수 있고, 제어기(1100)와 메모리부(1200)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(1100)의 명령에 따라서, 메모리부(1200)와 제어기(1100)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(1000)는 메모리부(1200)에 데이터를 저장하거나 또는 메모리부(1200)로부터 데이터를 외부로 출력할 수 있다. 메모리 카드(1000)는 호스트 내 슬롯 카드로서 제거가능하게 삽입됨으로써 외부의 호스트와 통신할 수 있다. 이러한 메모리 카드의 예로서, 상업적으로 입수 가능한 CF(CompactFlashTM) 카드들, MMC(MultiMedia Cards), SD(Secure Digital) 카드들, 스마트 미디어 카드들 및 개인 태그들(P-Tag)이 포함되며, 본 발명이 이에 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 전자 시스템(2000)을 나타내는 블록도이다.
도 2를 참조하면, 전자 시스템(2000)은 프로세서(2100), 메모리부(2200) 및 입/출력 장치(2300)를 포함할 수 있고, 이들은 버스(bus, 2400)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(2100)는 프로그램을 실행하고 시스템(2000)을 제어하는 역할을 할 수 있다. 입/출력 장치(2300)는 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(2000)은 입/출력 장치(2300)를 이용하여 외부 장치, 예를 들면, 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리부(2200)는 프로세서(2100)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
예를 들어, 이러한 전자 시스템(2000)은 메모리부를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들면, 전자 시스템(2000)은 마이크로 컨트롤러, 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 드라이브(solid state drive; SSD) 또는 가전제품(household appliances)과 같은 전자 시스템일 수 있다.
도 3은 도 1 및 도 2를 참조하여 전술한 장치들 내의 메모리부(3000)를 더욱 구체적으로 도시하는 블록도이다.
도 3을 참조하면, 메모리부(3000)는 메모리 셀 어레이(3100)를 포함할 수 있다. 메모리 셀 어레이(3100)는 예를 들면, NAND 플래시 메모리의 어레이일 수 있다. 상기 NAND 플래시 메모리 어레이는, 서로 직렬 연결된 복수의 예를 들면, 16 개 또는 32 개의 메모리 셀들을 포함하는 메모리 스트링들을 포함하며, 이들 메모리 스트링들의 일 단부에는 각각 선택 트랜지스터를 통하여 해당 비트 라인과 접속될 수 있다. 워드 라인들은 이들 메모리 스트링들 내의 각 메모리 셀들에 걸쳐 연장된다. 메모리 스트링들 내의 각 셀들은 상기 메모리 스트링을 통한 전류 흐름이 어드레스된 메모리 셀에 저장된 전하 레벨에 의존하도록 상기 메모리 스트링 내의 나머지 셀들을 오버드라이빙시킴으로써 판독 검증될 수 있다.
메모리부(3000)는 메모리 셀 어레이(3100) 주위에 배치되는 주변 회로들을 더 포함하며, 상기 주변 회로들은 메모리 셀 어레이(3100)와 동일한 기판(3900) 상에 형성될 수 있다. 주변 회로들은 전하 펌프들(3210, 3220, 3230), 감지 증폭기들(3300), 입력/출력 회로들(3400), 행 디코더 회로들(3500)들을 포함할 수 있으며, 도시하지는 않았지만, 클럭 회로들, 레지스터들 및 논리 회로들을 포함할 수 있다. 이들 주변 회로들은 다양한 전압 영역들(3600, 3700, 3800)에 배치되어 서로 다른 동작 전압으로 작동할 수 있다.
예를 들면, NAND 플래시 메모리에서, 동작은 읽기, 프로그램 및 소거 동작을 포함할 수 있으며, 이를 위하여 서로 다른 전압 영역에서 동작하는 각각의 전하 펌프들이 요구될 수 있다. 읽기 동작은 약 5 Volts 이하의 전압을 사용하여 수행될 수 있으며, 이는 중전압을 관리할 수 있는 전하 펌프에 의해 수행될 수 있다. 프로그램 동작은 프로그램 방식에 따라 7 Volts 내지 20 Volts 범위의 전압을 사용하여 수행될 수 있으며, 고전압을 관리할 수 있는 전하 펌프에 의해 수행될 수 있다. 또한, 소거 동작은 약 20 Volts 의 전압을 사용하며, 고전압을 관리할 수 있는 전하 펌프에 의해 수행될 수 있다. 도 3에서는 읽기 동작을 위해 사용되는 중전압 영역에 배치되는 1 개의 전하 펌프와, 프로그램 및 소거 동작을 위해 사용되는 고전압 영역에 배치되는 2 개의 전하 펌프가 도시되어 있다.
또한, 메모리 셀 어레이에 인접하는 행 디코더 회로들 및 감지 증폭기들에 있어서, 행 디코더는 전형적으로 고전압 영역에 있고, 감지 증폭기들은 저전압 영역에 있다. 논리 회로들 및 I/O 회로들은 약 1.5 Volts 의 전압으로 동작되며, 저전압 영역에 배치된다. 전술한 다양한 회로들의 동작 전압의 크기 및 개수는 예시적이며, 본 발명이 이에 제한되는 것은 아니다.
도 1 내지 3을 참조하여 전술한 바와 같이, 하나의 기판 상에는 다양한 동작 전압으로 구동되는 회로들이 형성될 수 있다. 이러한 회로들은 통상적으로 MOSFET으로 구현될 수 있으며, 서로 다른 문턱 전압을 얻기 위하여, 각 전압 영역들 상에 형성되는 게이트 유전체들의 두께는 서로 다를 수 있다. 예를 들면, 전하 펌프들(3210, 3220, 3230)과 같은 펌프 회로들은 입력/출력 회로들(3400)과 같은 논리회로들보다 높은 전압이 인가되기 때문에 신뢰성 향상을 위하여 논리 회로들보다 더 두꺼운 게이트 절연막을 요구할 수 있다.
전술한 실시예는 다양한 동작 전압을 갖는 반도체 장치로서 메모리부에 관하여 개시하고 있지만, 이는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 반도체 장치는 로직 소자, 디지털 시그널 프로세서, 디스플레이 또는 모터의 구동 드라이버, 및 센서와 같은 다양한 회로들 또는 이들이 조합된 장치일 수도 있다.
도 4a는 본 발명의 일 실시예에 따른 소자 분리막 구조들(110, 120)을 포함하는 반도체 장치(100)를 도시하는 평면도이며, 도 4b는 도 4a의 선 B-B'를 따라 절취한 반도체 장치(100)의 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(10) 상에 서로 다른 전압 영역들, 예를 들면, 저전압 영역, 중전압 영역 및 고전압 영역이 제공될 수 있다. 도 4a에 도시된 바와 같이, 중전압 영역이 저전압 영역 내측에 배치되고, 저전압 영역이 고전압 영역 내측에 배치될 수 있다. 그러나, 이는 예시적이며, 반도체 장치(100)의 종류에 따라 다양한 구성을 가질 수 있다. 예를 들면, 중전압 영역 내에 저전압 영역이 배치되거나, 저전압 영역과 중전압 영역이 내외 관계에 있지 않고 대등하게 인접할 수도 있다. 또한, 반도체 장치(100)는 저전압 영역, 중전압 영역 및 고전압 영역 중 2 개의 서로 다른 전압 영역만을 갖거나, 다른 제 4의 전압 영역을 더 포함할 수도 있다.
일부 실시예에서, 반도체 기판(10)은 도 4b에서 점선으로 표시된 바와 같이 P 형 또는 N 형을 갖는 적어도 하나 이상의 웰들(P웰 또는 N웰)을 포함할 수 있다. 이들 웰들은 후술할 소자 분리막 구조들(110, 120)의 형성 공정 이전에 형성되거나, 그 이후에 형성될 수 있다. 도시하지는 아니하였지만, 반도체 장치(100)의 소형화를 위하여, 저전압 영역과 중전압 영역의 분리 간격이 최소화되도록, 저전압 영역과 중전압 영역이 동일한 웰 내에 형성될 수도 있다. 예를 들어, 저전압 영역과 중전압 영역은 동일한 P웰(P-WELL)에 형성될 수 있다.
각 전압 영역들 내에는 회로를 구성하는 소오스/드레인(S/D) 및 게이트(G)를 포함하는 NMOS 및/또는 PMOS 전계 효과 트랜지스터들(T1, T2, T3)이 형성될 수 있다. 이들 트랜지스터들(T1, T2, T3)은, 평면형 트랜지스터일 수 있지만, 이에 제한되는 것은 아니며, 단채널 효과를 완화시키기 위한 트렌치형 게이트 트랜지스터 또는 핀 구조의 채널을 갖는 3차원 구조의 트랜지스터일 수도 있다.
각 전압 영역들은 소자 분리막 구조들(110, 120)에 의해 서로 전기적으로 분리된다. 도 4b에 도시된 바와 같이, 중전압 영역과 저전압 영역을 분리하는 소자 분리막 구조(110)는 일정한 폭만큼 이격된 제 1 및 제 2 트렌치들(110T1, 110T2)을 포함하며, 제 1 및 제 2 트렌치들(110T1, 110T2) 내부에는 전기적 절연막들(110L1, 110L2)이 매립된다. 이격된 제 1 및 제 2 트렌치들(110T1, 110T2) 사이에는 가드링 영역(110R)이 배치된다. 가드링 영역(110R)은, 도 4b에 도시된 바와 같이, 반도체 기판(10)의 일부일 수 있다. 가드링 영역(110R)은 하부의 웰과 다른 도전형을 가짐으로써 접합 분리(junction isolation)를 제공할 수도 있다.
가드링 영역(110R)의 폭은 제 1 및 제 2 트렌치들 사이의 이격 거리(D)에 의해 정의되며, 이격 거리(D)는 도 5b를 참조하여 후술하는 바와 중전압 영역과 저전압 영역의 다중 두께를 갖는 게이트 절연막의 형성 공정에서 요구되는 포토리소그래피 공정 마진으로부터 결정될 수 있다. 예를 들면, 이격 거리(D)는 약 0.2㎛ 내지 1.0㎛ 의 범위 내일 수 있다.
저전압 영역과 중전압 영역 상에 두께가 다른 게이트 절연막을 각각 형성하기 위해서는, 수 회의 포토리소그래피 공정들과 식각 공정들이 요구되기 때문에, 게이트 절연막에 대하여 우수한 식각 선택비를 갖는 가드링 영역(110R)을 갖는 소자 분리막 구조(110)는 바람직하며, 이러한 이점은 후술하는 도 6a 내지 도 7b의 게이트 절연막의 형성 공정에 관한 설명으로부터 더욱 분명해질 것이다.
저전압 영역과 고전압 영역을 분리하는 소자 분리막 구조(120)는 당해 기술 분야에서 잘 알려진 바와 같은 하나의 제 3 트렌치(120T) 및 제 3 트렌치(120T) 내부의 전기적 절연막(120L)을 포함하는 STI 구조일 수 있다. 도 4a 및 도 4b에 도시된 실시예에서는, 반도체 장치(100)의 소형화를 위하여, 선택적으로 저전압 영역과 중전압 영역의 사이에만 가드링 영역(110R)를 갖는 소자 분리막 구조(110)를 적용한 구조를 개시한다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 저전압 영역과 고전압 영역을 분리하는 소자 분리막 구조(120)도 저전압 영역과 중전압 영역을 분리하는 소자 분리막 구조(110)와 같이, 2 개의 이격된 트렌치(110T1, 110T2)와 가드링 영역(110R)을 포함할 수도 있다. 또한, 도시되지 않았지만, 중전압 영역과 고전압 영역이 인접한 설계의 경우에도 가드링 영역(110R)을 포함하는 소자 분리막 구조(110)가 적용될 수 있다.
일부 실시예에서, 제 1 및 제 2 트렌치들(110T1, 110T2)과 제 3 트렌치(120T)의 폭이 다를 수 있지만, 본 발명의 실시예가 이에 제한되는 것은 아니며, 이들 트렌치들(110T1, 110T2, 120T)의 폭은 서로 동일할 수도 있다. 예를 들면, 제 1 및 제 2 트렌치(110T1, 110T2)의 폭은 약 0.2㎛ 내지 약 0.5㎛ 범위 내이고, 제 3 트렌치의 폭은 약 2.0㎛일 수도 있다. 또는 제 1 내지 제 3 트렌치들의 폭은 모두 폭은 약 0.2㎛ 내지 약 2.0㎛ 범위 내일 수 있다. 또한, 제 1 및 제 2 트렌치(110T1, 110T2)의 폭도 서로 동일하거나 다를 수 있음은 자명하다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 소자 분리막 구조(110, 120)의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
도 5a를 참조하면, 상부에 서로 다른 전압 영역들, 예를 들면, 중전압 영역, 저전압 영역 및 고전압 영역이 형성될 반도체 기판(10)이 제공된다. 반도체 기판(10) 상에 마스크층(210L)을 형성한다. 마스크층(210L)은, 예를 들면, 저압 화학기상증착법에 의한 실리콘 질화막(230L)을 포함할 수 있다. 일부 실시예에서는, 마스크층(230L)을 형성하기 이전에 패드 산화막층(220L)을 더 형성할 수도 있다.
도 5b를 참조하면, 이후, 마스크층(210L) 상에 포토리소그래피 공정에 의해 포토레지스트 패턴(M1)을 형성한 후, 마스크층(210L)을 패터닝하여, 전압 영역들을 전기적으로 분리하기 위한 소자 분리막 구조(110, 120)의 트렌치들(110T1, 110T2, 120T)이 형성될 영역의 반도체 기판(10)의 표면을 노출시키는 개구부들(h1, h2, h3)을 갖는 제 1 마스크 패턴(M2)을 형성한다. 중전압 영역과 저전압 영역 사이의 소자 분리막 구조 내에 가드링 영역을 제공하기 위하여, 제 1 및 제 2 개구부들(h1, h2)은 가드링 영역(110R)의 폭(D)만큼 이격될 수 있다.
도 5c를 참조하면, 포토레지스트 패턴(M1)을 제거하고, 식각 마스크로서 제 1 마스크 패턴(M2)을 사용하여, 반도체 기판(10)의 노출된 표면을 식각함으로써, 반도체 기판(10) 내에 트렌치들(110T1, 110T2, 120T)을 형성한다. 트렌치들(110T1, 110T2, 120T)의 형성 공정은, 예를 들면, HBr/Cr2/O2 와 같은 혼합 가스를 사용하여 플라즈마 건식 식각에 의해 수행될 수 있다. 선택적으로는, 제 1 마스크막 패턴(M2)을 형성하기 위한 포토레지스트막 패턴(M1)을 제거하지 않은 채, 포토레지스트막 패턴(M1)을 이용하여 트렌치들(110T1, 110T2, 120T)을 형성할 수도 있다. 트렌치들(110T1, 110T2, 120T)은 약 3000 Å 내지 5000 Å 크기의 깊이를 가질 수 있다. 이후, 일부 실시예에서는, 트렌치들(110T1, 110T2, 120T)의 내벽 상에 얇은 열산화막(240)을 더 형성할 수 있다.
도 5d를 참조하면, 트렌치들(110T1, 110T2, 120T)이 채워지도록 반도체 기판 상에 전기적 절연층(250L)을 형성한다. 전기적 절연층(250L)은 갭 필 특성이 우수한 고밀도 플라즈마 화학기상증착법에 의해 형성된 실리콘 산화막일 수 있다.
도 5e를 참조하면, 제 1 마스크막 패턴(M2)의 표면이 노출될 때까지 전기적 절연층(250L)에 대하여 평탄화 공정을 수행한다. 상기 평탄화 공정은 화학기계적연마 공정 또는 플라즈마를 이용한 에치백 공정일 수 있다. 이후, 약 900 ℃의 온도에서, 반도체 기판(10)을 어닐링하여 평탄화된 전기적 절연층(250)을 치밀한다. 후속하여, 인산(H2PO4)을 이용한 습식 식각에 의해 제 1 마스크막 패턴(M2)을 제거하여, 도 4b에 도시된 것과 같이, 중전압 영역과 저전압 영역의 사이에는 반도체 기판(10)의 일부 영역으로 이루어진 가드링 영역(110R)을 갖는 소자 분리막 구조(110)를 얻을 수 있으며, 저전압 영역과 고전압 영역 사이에는 종래의 소자 분리막 구조(120)를 얻을 수 있다. 선택적으로는, 먼저 제 1 마스크막 패턴(M2)을 제거하고, 전기적 절연층(250)의 치밀화 공정을 수행할 수도 있다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 장치(100)의 제조 방법을 공정 순서에 따라 도시하는 단면도이다.
도 6a를 참조하면, 각각 하나 이상의 저전압 영역, 중전압 영역 및 고전압 영역을 갖는 반도체 기판(10)이 제공된다. 도시된 이들 영역들의 순서 및 배치는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 도 4b를 참조하여 상술한 바와 같은 소자 분리막 구조들(110, 120)에 의해 서로 전기적으로 분리된다.
이후, 저전압 영역, 중전압 영역 및 고전압 영역의 반도체 기판의 표면 상에 고전압 영역의 제 1 게이트 절연막(도 6e의 260)이 될 두꺼운 제 1 유전체층(260L)을 형성한다. 제 1 유전체층(260L)은 열산화법 또는 화학기상증착법에 의해 형성될 수 있다. 제 1 유전체층(260L)의 두께는 약 300 Å 내지 900 Å의 두께를 가질 수 있으며, 실리콘 산화물로 이루어질 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 제 1 유전체층(260L)으로서 실리콘 산화물이 아닌 다른 유전체 재료가 사용될 수도 있다.
도 6b를 참조하면, 중전압 영역 상의 제 1 유전체층(260L)의 적어도 일부를 제거하여, 저전압 영역과 고전압 영역 상에 제 1 유전체층 패턴(260P)을 형성한다. 예를 들면, 제 1 유전체층(260L) 상에 포토리소그래피 공정에 의해 제 1 포토레지스트막 패턴(M3)을 형성하고, 플라즈마를 이용한 건식 식각 또는 불산(HF)를 이용한 습식 식각을 수행하여 제 1 유전체층 패턴(260P)을 형성할 수 있다. 이 때 상기 제 1 포토레지스트막 패턴(M3)의 경계부는 상기 가드링 영역(110R)상에 위치할 수 있다. 이후, 제 1 포토레지스트막 패턴(M3)을 제거한다.
일반적으로, 제 1 유전체층 패턴(260P)의 형성 공정 동안, 중전압 영역과 저전압 영역의 소자 분리막 구조(110)는, 제 1 유전체층(260L), 즉, 실리콘 산화막의 패터닝 공정에 노출되어, 도 6b에 도시된 바와 같이, 소자 분리막 구조(110)의 제 1 트렌치(110T1) 내의 전기적 절연막(110L1)의 상부 표면이 상기 제 1 유전체층(260L)의 제거 과정에서 함께 제거될 수 있다. 그러나 이 과정에서 절연막(110L1)은 상부 표면이 평탄하게 식각되므로 오염원으로 작용하지 않는다. 반면, 가드링 영역은 소자 분리막 구조(110)의 전기적 절연막보다 제 1 유전체층(260L)에 대하여 우수한 식각 선택비를 갖기 때문에, 제 1 유전체층(260L)의 식각 공정 동안 침식이 일어나지 않는다.
도 6b에서는 제 1 포토레지스트막 패턴(M3)을 형성하기 위한 포토리소그래피 공정의 정렬 오차를 표현하기 위하여, 제 1 포토레지스트막 패턴(M3)의 좌측 가장자리가 정확히 가드링 영역(110R)의 중심에 위치하지 않고, 약간 오른쪽으로 치우쳐져 가드링 영역(110R)의 표면이 일부 노출되어 있음을 주목하여야 한다. 만약 중전압 영역과 저전압 영역을 전기적으로 분리하는 소자 분리막 구조(110)가 가드링 영역(110R)이 존재하지 않는 종래의 STI 소자 분리막 구조라면, STI 소자 분리막의 제 1 전기적 절연막(110L1)의 상부 표면뿐만 아니라 중심 영역도 침식될 것이다.
도 6c를 참조하면, 이후, 중전압 영역 상에 제 1 게이트 절연막(260)보다 두께가 작은 제 2 게이트 절연막(도 6e의 270)이 될 제 2 유전체층(270L)을 형성한다. 제 2 유전체층(270L)은 노출된 중전압 영역의 반도체 기판(10)의 표면을 열산화시킴으로써 형성되거나 화학기상증착에 의해 형성될 수 있다. 이 공정 동안, 제 1 유전체층 패턴(260P)도 추가로 산화되어 더 두꺼워질 수도 있다. 제 2 유전체층(270L)의 두께는 약 50 Å 내지 약 300 Å의 범위 내일 수 있으며, 이후 형성될 제 3 유전체층(도 6e의 280)과의 경계부는 상기 가드링 영역(110R)상에 위치할 수 있다.
도 6d를 참조하면, 저전압 영역 상의 제 1 유전체층 패턴(260P) 일부를 제거하여, 고전압 영역 상에 제 1 게이트 절연막(260)과 중전압 영역 상에 제 2 게이트 절연막(270)을 형성할 수 있다. 예를 들면, 중전압 영역 상의 제 2 유전체층(270L)과 고전압 영역 상의 제 1 유전체층 패턴(260P) 상에 포토리소그래피 공정에 의해 제 2 포토레지스트막 패턴(M4)을 형성하고, 플라즈마를 이용한 건식 식각 또는 불산(HF)을 이용한 습식 식각을 수행함으로써 달성할 수 있다. 이후, 제 2 포토레지스트막 패턴(M4)을 제거한다.
도 6b에서와 마찬가지로, 제 2 포토레지스트막 패턴(M4)을 형성하기 위한 포토리소그래피 공정의 정렬 오차를 표현하기 위하여, 중전압 영역 상의 제 2 포토레지스트막 패턴(M4)의 우측 가장자리가 정확히 가드링 영역(110R)의 중심에 위치하지 않고, 약간 왼쪽으로 치우쳐 있음을 주목하여야 한다. 만약 중전압 영역과 저전압 영역을 전기적으로 분리하는 소자 분리막 구조(110)가 가드링 영역(110R)이 존재하지 않는 종래의 STI 소자 분리막 구조라면, STI 소자 분리막의 일부만 침식되어 남은 부분이 후속 공정에서 오염원으로 작용할 수 있다.
그러나, 본 발명의 실시예에 따른 소자 분리막 구조(110)는, 가드링 영역(110R)이 소자 분리막 구조(110)의 전기적 절연막(110L1, 110L2)보다 제 1 유전체층(260L)에 대하여 우수한 식각 선택비를 갖기 때문에, 제 1 유전체층(260L)의 식각 공정 동안 소자 분리막 구조(110)의 중앙부 표면에서 침식이 일어나지 않는다. 그에 따라, 본 발명에 따르면, 소자 분리막 구조(110)는 제 1 및 제 2 트렌치들(110T1, 110T2) 내에 매립된 전기적 절연막들(110L1, 110L2)의 상부 표면과 가드링 영역(110R)의 상부 표면이 동일 평면 상에 있는 평탄한 구조를 가질 수 있다.
도 6e를 참조하면, 이후, 저전압 영역 상에 제 2 게이트 절연막(270)보다 두께가 얇은 제 3 게이트 절연막(280)이 될 제 3 유전체층을 형성한다. 제 3 유전체층은 노출된 저전압 영역의 반도체 기판(10)의 표면을 열산화시킴으로써 형성되거나 화학기상증착법에 의해 형성될 수 있다. 이 공정 동안, 제 1 및 제 2 게이트 절연막(260, 270)도 추가로 산화되어 더 두꺼워질 수도 있다. 제 3 유전체층의 두께는 약 20 Å 내지 약 50 Å의 범위 내일 수 있다.
전술한 실시예들에서, 실리콘 산화물로 이루어진 제 1 내지 제 3 유전체층들에 관하여 예시하였으나, 본 발명의 실시예가 이에 제한되는 것은 아니다. 예를 들면, 제 1 내지 제 3 유전체층들 중 적어도 하나는 Al2O3, HfO2, ZrO2, HfSiOx, ZrSiOx 와 같은 high-k 박막 또는 ONO 막과 같은 2 이상의 적층 유전체막을 포함할 수 있다.
이후, 당해 기술 분야에서 잘 알려진 바와 같이, 제 1 내지 제 3 게이트 절연막들(260, 270, 280) 상에 폴리실리콘 또는 금속과 같은 도전층, 및 실리콘 질화물층과 같은 캡핑층을 형성한다(미도시). 후속하여, 적층된 상기 도전층과 캡핑층을 패터닝하여 각 전압 영역 상에 하나 이상의 게이트 전극을 완성하고, 불순물 주입 공정을 수행함으로써, 저전압, 중전압 및 고전압 영역 상에 서로 다른 동작 전압에서 구동되는 전계 효과 트랜지스터들을 얻을 수 있다.
도 7a 및 도 7b는 비교예로서 포토리소그래피 공정의 정렬 오차에 따른 중전압 영역과 저전압 영역을 분리하는 종래의 소자 분리막 구조(130)에서 나타나는 상부 표면 토폴로지의 변형을 정성적으로 도시하는 단면도이다. 종래의 소자 분리막 구조(130)는 반도체 기판(10) 내에 형성된 트랜치(130T)와 트렌치(130T)내에 매립된 전기적 절연막(130L)을 포함한다.
도 6b 및 도 6d를 참조하여 설명한 바와 같이, 제 1 및 제 2 포토레지스트막 패턴(M3, M4)를 형성하기 위한 포토리소그래피 공정의 정렬 오차에 의해, 소자 분리막 구조(130)의 중심 상부 표면이 제 1 유전체층(260L)에 대한 각 식각 공정시 중복되어 노출되면, 도 7a에 도시된 바와 같이, 소자 분리막 구조(130)의 상부 중심 표면 일부가 중복하여 손상을 받음으로써 가장자리 표면 부분에 비하여 리세스되어 덴트 결함(dent defect; D1)이 형성될 수 있다. 이 경우, 후속하는 게이트 전극의 형성 공정 등에서 원치 않는 물질들이 덴트 결함(D1) 내에 매립되어, 전기적 단락을 초래하거나 불순물원이 되어 수율 감소의 원인이 되거나 반도체 장치의 신뢰성을 저해할 수 있다. 그러나, 본원 발명의 소자 분리막 구조에 의하면, 도 6e에 도시된 바와 같이, 소자 분리막 구조의 상부 중심 표면에서 덴트 결함이 발생하지 않는다.
도 6b 내지 도 6d에 도시된 실시예의 포토리소그래피 공정의 정렬 오차가 다르게 발생한 경우를 가정해보자. 예를 들면, 도 6b의 제 1 포토레지스트막 패턴(M3)의 좌측 가장자리가 정확히 소자 분리막 구조(130)의 중심에 위치하지 않고, 약간 왼쪽으로 치우칠 수 있다. 또한, 도 6d의 제 2 포토레지스트막 패턴(M4)의 우측 가장자리의 위치가 정확히 소자 분리막 구조(130)의 중심에 위치하지 않고, 약간 오른쪽으로 치우칠 수도 있다. 이 경우, 소자 분리막 구조(130)의 상부 중심 표면은, 제 1 유전체층(260L)의 식각 공정 동안 전혀 노출되지 않기 때문에, 도 7b에 도시된 바와 같이, 소자 분리막 구조(130)의 침식되는 다른 상부 영역에 비하여 돌출될 수 있다. 이러한 소자 분리막 구조(130)의 상부 중심 표면의 돌출부(D2)는 후속 공정에서 불순물의 원인이 될 수 있다.
그러나, 본원 발명에 따르면, 전술한 제 1 유전체층(260L)의 식각 공정 동안 소자 분리막 구조(110)의 표면의 일부 침식이 일어나지 않기 때문에, 소자 분리막 구조(110)의 상부 토폴로지의 변형으로 인한 소자 신뢰성의 저하 및 오염의 문제가 감소되거나 억제될 수 있으며, 포토리소그래피 공정의 마진을 증가시킴으로써 반도체 장치의 소형화를 유도할 수 있다.
본 실시예에서는 메모리 카드에 대하여 설명하고 있지만, 본 발명이 적용가능한 제품군으로서는 DDI(Display Driver IC), 스마트 카드 등 1 칩내에서 사용되는 전압 레벨이 여러 가지인 경우 게이트 절연막의 두께 또는 종류가 여러 가지가 필요한 경우 주로 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10 ; 반도체 기판 110, 120, 130 ; 소자 분리막 구조
110T1, 110T2, 120T, 130T ; 트렌치
110L1,110L2, 120L, 130L ; 절연막
260,270,280 ; 게이트 절연막
M1 ~ M4 ; 포토레지스트막 패턴
110R ; 가드링 영역
110T1, 110T2, 120T, 130T ; 트렌치
110L1,110L2, 120L, 130L ; 절연막
260,270,280 ; 게이트 절연막
M1 ~ M4 ; 포토레지스트막 패턴
110R ; 가드링 영역
Claims (23)
- 제 1 전압으로 구동되는 제 1 전압 영역 및 상기 제 1 전압 영역에 인접하며 제 2 전압으로 구동되는 제 2 전압 영역을 갖는 반도체 기판;
상기 제 1 전압 영역 상에 배치되는, 제 1 두께를 갖는 제 1 게이트 절연막을 포함하는 제 1 전계 효과 트랜지스터;
상기 제 2 전압 영역 상에 배치되는, 제 2 두께를 갖는 제 2 게이트 절연막을 포함하는 제 2 전계 효과 트랜지스터; 및
상기 제 1 및 상기 제 2 전압 영역들을 전기적으로 분리하는 소자 분리막 구조를 포함하며,
상기 소자 분리막 구조는 상기 반도체 기판 내에 소정 거리만큼 이격되어 형성된 제 1 및 제 2 트렌치들, 상기 제 1 및 상기 제 2 트렌치들의 내부에 각각 매립된 전기적 절연막들, 및 상기 제 1 및 상기 제 2 트렌치들 사이의 가드링 영역을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 가드링 영역은 상기 제 1 및 상기 제 2 트렌치들 사이의 상기 반도체 기판의 일부 영역을 포함하는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 제 2 전압은 상기 제 1 전압보다 높고, 상기 제 2 두께는 상기 제 1 두께보다 큰 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 및 상기 제 2 트렌치들의 이격 거리는 0.2㎛ 내지 1.0㎛ 범위 내인 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 및 상기 제 2 전압 영역들은 상기 반도체 기판 내에 동일 도전형의 웰에 형성되는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 반도체 장치는 로직 소자, 메모리 소자, 디지털 시그널 프로세서, 구동 드라이버, 센서 또는 이들의 조합인 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 및 상기 제 2 게이트 절연막의 경계는 상기 가드링 영역 상에 형성되는 것을 특징으로 하는 반도체 장치. - 저전압 영역, 중전압 영역 및 고전압 영역을 갖는 반도체 기판;
상기 저전압 영역, 상기 중전압 영역 및 상기 고전압 영역 상에 각각 배치되는 서로 다른 두께를 갖는 저전압, 중전압 및 고전압 게이트 절연막들을 각각 포함하는 저전압, 중전압 및 고전압 전계 효과 트랜지스터들;
상기 저전압 영역, 상기 중전압 영역 및 상기 고전압 영역 중 인접하는 2 영역들을 전기적으로 분리하는 적어도 하나 이상의 소자 분리막 구조를 포함하며,
상기 소자 분리막 구조는 상기 반도체 기판 내에 소정 거리만큼 이격되어 형성된 제 1 및 제 2 트렌치들, 상기 제 1 및 상기 제 2 트렌치들의 내부에 각각 매립된 전기적 절연막들, 및 상기 제 1 및 상기 제 2 트렌치들 사이에 개재되는 가드링 영역을 포함하는 반도체 장치. - 제 8 항에 있어서,
상기 가드링 영역을 포함하는 상기 소자 분리막 구조는 저전압 영역과 중전압 영역 사이에 배치되는 것을 특징으로 하는 반도체 장치. - 제 8 항에 있어서,
상기 가드링 영역은 상기 제 1 및 상기 제 2 트렌치들 사이의 상기 반도체 기판의 일부 영역을 포함하는 것을 특징으로 하는 반도체 장치. - 제 8 항에 있어서,
상기 저전압 게이트 절연막과 상기 중전압 게이트 절연막의 경계는 상기 가드링 영역 상에 형성되는 것을 특징으로 하는 반도체 장치. - 제 8 항에 있어서,
상기 제 1 및 상기 제 2 게이트 절연막들 중 적어도 하나는 고유전율 박막 또는 적어도 2 이상의 유전체 적층막을 포함하는 것을 특징으로 하는 반도체 장치. - 제 8 항에 있어서,
상기 중전압 영역이 상기 저전압 영역 내측에 배치되고, 상기 저전압 영역이 상기 고전압 영역 내측에 배치되는 것을 특징으로 하는 반도체 장치. - 제 1 전압 영역 및 상기 제 1 전압영역과 다른 전압으로 구동되며 상기 제 1 전압 영역에 인접하는 제 2 전압 영역이 형성될 반도체 기판을 제공하는 단계;
상기 반도체 기판의 상기 제 1 및 상기 제 2 전압 영역들 사이에 소정 거리만큼 이격된 제 1 및 제 2 트렌치들을 형성하는 단계;
상기 제 1 및 상기 제 2 트렌치들의 내부에 전기적 절연막들을 매립하여, 상기 전기적 절연막들 및 상기 제 1 및 제 2 트렌치들 사이에 개재되는 상기 반도체 기판의 일부 영역으로 이루어진 가드링 영역을 포함하는 소자 분리막 구조를 형성하는 단계를 포함하는 반도체 장치의 제조 방법. - 제 14 항에 있어서,
상기 제 1 전압 영역 및 상기 제 2 전압 영역 상에 상기 제 2 전압 영역 상의 게이트 절연막이 될 제 1 유전체층을 형성하는 단계;
상기 제 1 전압 영역 상의 상기 제 1 유전체층의 적어도 일부를 제거하여, 상기 제 2 전압 영역 상에 제 1 유전체층 패턴을 형성하는 단계;
상기 제 1 전압 영역 상에 상기 제 1 유전체층과 두께가 다른 게이트 절연막이 될 제 2 유전체층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 15 항에 있어서,
상기 제 2 전압은 상기 제 1 전압보다 높고, 상기 제 2 두께는 상기 제 1 두께보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 14 항에 있어서,
상기 제 1 및 상기 제 2 트렌치들의 이격 거리는 포토리소그래피 공정의 임계 치수로부터 결정되는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 14 항에 있어서,
상기 제 1 및 상기 제 2 트렌치들의 이격 거리는 0.2㎛ 내지 1.0㎛ 범위 내인 것을 특징으로 하는 반도체 장치의 제조 방법. - 저전압 영역, 중전압 영역 및 고전압 영역을 갖는 반도체 기판을 제공하는 단계;
상기 저전압 영역, 상기 중전압 영역 및 상기 고전압 영역 중 인접하는 2 영역들 사이에 소정 거리만큼 이격된 제 1 및 제 2 트렌치들을 형성하는 단계; 및
상기 제 1 및 상기 제 2 트렌치들의 내부에 전기적 절연막들을 매립하여 상기 전기적 절연막들 및 상기 제 1 및 상기 제 2 트렌치들 사이에 개재되는 상기 반도체 기판의 일부 영역으로 이루어진 가드링 영역을 포함하는 소자 분리막 구조를 형성하는 단계를 포함하는 반도체 장치의 제조 방법. - 제 19 항에 있어서,
상기 가드링 영역을 포함하는 상기 소자 분리막 구조는 저전압 영역과 중전압 영역 사이에 배치되는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 19 항에 있어서,
상기 저전압 영역, 상기 중전압 영역 및 상기 저전압 영역의 상기 반도체 기판의 표면 상에 상기 고전압 영역의 제 1 게이트 절연막이 될 두꺼운 제 1 유전체층을 형성하는 단계;
상기 중전압 영역 상의 상기 제 1 유전체층의 적어도 일부를 제거하여, 상기 저전압 영역 및 상기 고전압 영역 상에 제 1 유전체 패턴을 형성하는 단계;
상기 중전압 영역 상에 상기 제 1 게이트 절연막보다 두께가 작은 제 2 게이트 절연막이 될 제 2 유전체층을 형성하는 단계;
상기 저전압 영역 상의 제 1 유전체층 패턴 일부를 제거하는 단계; 및
상기 저전압 영역 상에 상기 제 2 게이트 절연막보다 두께가 작은 제 3 게이트 절연막이 될 제 3 유전체층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 21 항에 있어서,
상기 제 2 유전체층 및 제 3 유전체층을 형성하는 단계는,
상기 제 1 유전체층 상에 제 1 마스크층을 형성하는 단계;
상기 제 1 마스크층을 패터닝하여 상기 중전압 영역 상의 제 1 유전체층을 노출하는 제 1 마스크 패턴을 형성하는 단계;
상기 노출된 중전압 영역 상의 제 1 유전체층을 식각하는 단계;
상기 중전압 영역 상에 상기 제 2 유전체층을 형성하는 단계;
상기 제 1 마스크패턴을 제거하는 단계;
상기 제 1 유전체층 및 상기 제 2 유전체층 상에 제 2 마스크층을 형성하는 단계;
상기 제 2 마스크층을 패터닝하여 상기 저전압 영역 상의 제 1 유전체층을 노출하는 제 2 마스크 패턴을 형성하는 단계;
상기 노출된 저전압 영역 상의 제 1 유전체층을 식각하는 단계;
상기 저전압 영역 상에 상기 제 3 유전체층을 형성하는 단계; 및
상기 제 2 마스크패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법. - 제 22항에 있어서,
상기 제 1 마스크 패턴 및 제 2 마스크 패턴의 경계는 상기 가드링 영역 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100032783A KR101717548B1 (ko) | 2010-04-09 | 2010-04-09 | 반도체 장치 및 그 제조 방법 |
| US13/017,984 US8525273B2 (en) | 2010-04-09 | 2011-01-31 | Integrated circuit devices including device isolation structures and methods of fabricating the same |
| US13/955,737 US20130313654A1 (en) | 2010-04-09 | 2013-07-31 | Integrated Circuit Devices Including Device Isolation Structures and Methods of Fabricating the Same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100032783A KR101717548B1 (ko) | 2010-04-09 | 2010-04-09 | 반도체 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110113408A true KR20110113408A (ko) | 2011-10-17 |
| KR101717548B1 KR101717548B1 (ko) | 2017-03-17 |
Family
ID=44760317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100032783A KR101717548B1 (ko) | 2010-04-09 | 2010-04-09 | 반도체 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8525273B2 (ko) |
| KR (1) | KR101717548B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110117326A (ko) * | 2010-04-21 | 2011-10-27 | 매그나칩 반도체 유한회사 | 반도체 장치 및 그 제조방법 |
| US8587084B2 (en) * | 2012-01-02 | 2013-11-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seamless multi-poly structure and methods of making same |
| JP6154582B2 (ja) * | 2012-06-14 | 2017-06-28 | ラピスセミコンダクタ株式会社 | 半導体装置およびその製造方法 |
| US9006080B2 (en) * | 2013-03-12 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Varied STI liners for isolation structures in image sensing devices |
| TWI627749B (zh) * | 2014-11-24 | 2018-06-21 | 聯華電子股份有限公司 | 半導體結構與半導體圖案結構 |
| DE102020110001A1 (de) * | 2020-04-09 | 2021-10-14 | Infineon Technologies Ag | Vorrichtung mit zwei Spannungsdomänen und Verfahren |
| US11289598B2 (en) | 2020-04-15 | 2022-03-29 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Co-integrated high voltage (HV) and medium voltage (MV) field effect transistors |
| US11495660B2 (en) | 2020-11-06 | 2022-11-08 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Co-integrated high voltage (HV) and medium voltage (MV) field effect transistors with defect prevention structures |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050059215A1 (en) * | 2003-02-26 | 2005-03-17 | Silterra Malaysia Sdn. Bhd. | Semiconductor device with dual gate oxides |
| JP2007115996A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
| KR20090072301A (ko) * | 2007-12-28 | 2009-07-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 산화막 형성 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512774A (en) * | 1988-02-08 | 1996-04-30 | Kabushiki Kaisha Toshiba | Dielectrically isolated substrate and semiconductor device using the same |
| US5702973A (en) * | 1990-04-05 | 1997-12-30 | Seh America, Inc. | Method for forming epitaxial semiconductor wafer for CMOS integrated circuits |
| EP0513415A1 (en) * | 1991-05-16 | 1992-11-19 | Kabushiki Kaisha Toshiba | Insulated gate FET having double-layered wells of low and high impurity concentrations and method of manufacturing the same |
| JP3439412B2 (ja) | 1999-09-17 | 2003-08-25 | Ｎｅｃエレクトロニクス株式会社 | 集積回路装置、電子回路機器、回路製造方法 |
| JP3748744B2 (ja) * | 1999-10-18 | 2006-02-22 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| KR20030060514A (ko) | 2002-01-09 | 2003-07-16 | 삼성전자주식회사 | 삼중 게이트를 갖는 반도체 장치의 제조방법 및 그에 의해제조된 삼중게이트를 가진 반도체 장치 |
| KR100690924B1 (ko) * | 2005-12-21 | 2007-03-09 | 삼성전자주식회사 | 반도체 집적 회로 장치와 그 제조 방법 |
| KR100650262B1 (ko) | 2005-12-29 | 2006-11-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US7560774B1 (en) * | 2008-01-23 | 2009-07-14 | United Microelectronics Corp. | IC chip |
-
2010
- 2010-04-09 KR KR1020100032783A patent/KR101717548B1/ko active IP Right Grant
-
2011
- 2011-01-31 US US13/017,984 patent/US8525273B2/en active Active
-
2013
- 2013-07-31 US US13/955,737 patent/US20130313654A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050059215A1 (en) * | 2003-02-26 | 2005-03-17 | Silterra Malaysia Sdn. Bhd. | Semiconductor device with dual gate oxides |
| JP2007115996A (ja) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | 半導体装置 |
| KR20090072301A (ko) * | 2007-12-28 | 2009-07-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 산화막 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101717548B1 (ko) | 2017-03-17 |
| US20130313654A1 (en) | 2013-11-28 |
| US8525273B2 (en) | 2013-09-03 |
| US20110248357A1 (en) | 2011-10-13 |
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