KR20180082317A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에, 교대로 적층되는 복수의 희생층 및 복수의 채널층을 형성하고, 상기 복수의 채널층 중 최상층의 채널층 상에 복수의 게이트 구조체를 형성하되, 상기 복수의 게이트 구조체 각각은 서로 이격되고, 상기 복수의 게이트 구조체 각각 상에 마스크를 형성하고, 상기 복수의 게이트 구조체 사이의 상기 복수의 희생층의 부분을 선택적으로 식각하여 제거하고, 상기 복수의 게이트 구조체 각각의 측벽 상과, 상기 복수의 희생층의 부분이 제거된 영역 내에 스페이서 물질 층을 형성하고, 상기 스페이서 물질 층을 식각하여, 상기 복수의 게이트 구조체 각각의 측벽에 측벽 스페이서를 형성하고 상기 복수의 채널층 사이에 내부 스페이서를 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method for fabricating a semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 좀 더 구체적으로, 본 발명은 나노 시트 트랜지스터의 제조 방법에 관한 것으로, 내부 스페이서를 포함하는 나노 시트 트랜지스터 스페이서를 제조하는 방법에 관한 것이다.
핀 전계 효과 트랜지스터(FinFET)의 핀 폭이 5nm에 가까워 지는 경우, 채널 폭의 변화는 바람직하지 않은 가변성 및 이동성 손실을 유발할 수 있다. 나노 시트 전계 효과 트랜지스터는 핀 전계 효과 트랜지스터의 대안으로 연구되고 있다. 나노 시트 전계 효과 트랜지스터는 멀티 게이트 트랜지스터일 수 있다. 멀티 게이트 트랜지스터에서, 기판 상에 형성된 핀 또는 나노 와이어 형상의 실리콘 바디가 제공될 수 있고, 게이트는 실리콘 바디의 표면 상에 형성될 수 있다.
멀티 게이트 트랜지스터는 내부 스페이서와 측벽 스페이서를 포함할 수 있다. 내부 스페이서는 측벽 스페이서를 형성하기 위한 제조 공정 이외에, 추가적인 제조 공정에 의해 형성될 수 있다. 예를 들어, 측벽 스페이서를 형성하고 소오스/드레인 영역을 리세싱(recessing)한 후, 내부 스페이서를 형성하기 위한 공간은, 습식 또는 증기 식각 공정에 의해 형성될 수 있다. 그 다음, 내부 스페이서는, 내부 스페이서를 형성하기 위한 공간에 유전 물질을 증착함으로써 형성될 수 있다.
선택적 에피택셜 성장을 통해 소오스/드레인 영역을 형성하는 과정에서, 내부 스페이서의 유전 물질은 일부 식각되어, 채널 물질을 노출시킬 수 있다. 그러나, 내부 스페이서의 추가적인 유전 물질이 존재하기 때문에, 소오스/드레인 리세스가 형성될 수 있는 오픈 영역은 감소될 수 있다. 또한, 내부 스페이서 영역은 습식 또는 증기 식각 제어에 의해 정의되므로, 내부 스페이서의 두께를 미세하게 제어하는 것이 불가능할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 측벽 스페이서와 내부 스페이서를 동시에 형성할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 기판 상에, 교대로 적층되는 복수의 희생층 및 복수의 채널층을 형성하고, 상기 복수의 채널층 중 최상층의 채널층 상에 복수의 게이트 구조체를 형성하되, 상기 복수의 게이트 구조체 각각은 서로 이격되고, 상기 복수의 게이트 구조체 각각 상에 마스크를 형성하고, 상기 복수의 게이트 구조체 사이의 상기 복수의 희생층의 부분을 선택적으로 식각하여 제거하고, 상기 복수의 게이트 구조체 각각의 측벽 상과, 상기 복수의 희생층의 부분이 제거된 영역 내에 스페이서 물질 층을 형성하고, 상기 스페이서 물질 층을 식각하여, 상기 복수의 게이트 구조체 각각의 측벽에 측벽 스페이서를 형성하고 상기 복수의 채널층 사이에 내부 스페이서를 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 기판 상에, 교대로 적층되는 복수의 희생층 및 복수의 채널층을 형성하고, 상기 복수의 채널층 중 최상층의 채널층 상에 복수의 게이트 구조체를 형성하되, 상기 복수의 게이트 구조체 각각은 서로 이격되고, 상기 복수의 게이트 구조체 각각 상에 마스크를 형성하고, 상기 복수의 게이트 구조체 사이에, 상기 최상층의 채널층 상에 산화물 층을 형성하고, PMOS 영역의 상기 산화물 층 상에 제1 층을 형성하되, 상기 제1 층은 질화물 층과 폴리실리콘 층 중 어느 하나이고, 상기 PMOS 영역의 상기 산화물 층 상에 형성된 상기 제1 층을 제거하고, 상기 복수의 게이트 구조체 사이의 상기 복수의 희생층의 부분을 선택적으로 식각하여 제거하고, 상기 복수의 게이트 구조체 각각의 측벽 상과, 상기 복수의 희생층의 부분이 제거된 영역 내에 스페이서 물질 층을 형성하고, 상기 스페이서 물질 층을 식각하여, 상기 복수의 게이트 구조체 각각의 측벽에 측벽 스페이서를 형성하고 상기 복수의 채널층 사이에 내부 스페이서를 형성하는 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은, 기판 상에, 교대로 적층되는 복수의 희생층 및 복수의 채널층을 형성하고, 상기 복수의 채널층 중 최상층의 채널층 상에 복수의 게이트 구조체를 형성하되, 상기 복수의 게이트 구조체 각각은 서로 이격되고, 상기 복수의 게이트 구조체 각각 상에 마스크를 형성하고, 상기 최상층의 채널층 상의 상기 복수의 게이트 구조체 사이에 산화물 층을 형성하고, NMOS 영역의 상기 산화물 층 상에 제1 층을 형성하되, 상기 제1 층은 질화물 층과 폴리실리콘 층 중 어느 하나이고, 상기 NMOS 영역의 상기 산화물 층 상에 형성된 상기 제1 층을 제거하고, 상기 복수의 게이트 구조체 사이의 상기 복수의 희생층의 부분을 선택적으로 식각하여 제거하고, 상기 복수의 게이트 구조체 각각의 측벽 상과, 상기 복수의 희생층의 부분이 제거된 영역 내에 스페이서 물질 층을 형성하고, 상기 스페이서 물질 층을 식각하여, 상기 복수의 게이트 구조체 각각의 측벽에 측벽 스페이서를 형성하고 상기 복수의 채널층 사이에 내부 스페이서를 형성하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a, 도 1b, 도 1c 및 도 1d는 본 발명의 몇몇 실시예에 따른 나노 시트 트랜지스터의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 및 도 2f는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 및 도 3f는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 4는 본 발명의 몇몇 실시예에 따른 핀 구조체를 설명하기 위한 예시적인 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 몇몇 실시예는, 내부 스페이서와 측벽 스페이서가 동시에 형성되는 공정을 개시할 수 있다. 예를 들어, 나노 시트 사이의 내부 스페이서를 형성하기 위해 나노 시트의 확산 영역은, 지지 기둥(supporting beam) 및 마스크로 이용될 수 있는 폴리 게이트 구조체의 측벽 스페이서를 형성하기 전에 노출될 수 있다.
예를 들어, 본 발명의 몇몇 실시예에서, 내부 스페이서를 위한 공간은, 지지 기둥 및 마스크로 이용될 수 있는 폴리 게이트 구조체의 측벽 스페이서를 형성하기 전, 습식 또는 증기 식각에 의해 형성될 수 있다. 이러한 방식으로 내부 스페이서는, 측벽 스페이서를 형성하는데 이용되는 동일한 공정에 의해 형성될 수 있다. 또한, 몇몇 실시예에서, 확산 영역 노출 전에 소오스/드레인 영역에 대한 이온 주입 공정을 수행함으로써, 이온 주입 공정에 의한 노출된 영역의 식각율을 증가시킬 수 있기 때문에, 선택적 식각이 가능할 수 있다. 따라서, 내부 스페이서 영역에 대한 정교한 제어가 가능할 수 있다. 다시 말해서, 내부 스페이서의 위치 및 두께를 좀 더 정확하게 제어할 수 있다.
도 1a, 도 1b, 도 1c 및 도 1d는 본 발명의 몇몇 실시예에 따른 나노 시트 트랜지스터의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1a 내지 도 1d는 내부 스페이서 및 측벽 스페이서를 위한 단일 스페이서 공정을 나타낼 수 있다. 내부 스페이서의 제어는, 이온 주입 공정 및 선택적 식각 공정에 의해 달성될 수 있다. 도 1a 내지 도 1d에서, 단일 채널 물질이 NMOS 및 PMOS로 이용되는 경우가 도시된다.
도 1a를 참조하면, 희생층(110) 및 채널층(120)이 기판(100)에 교대로 적층될 수 있다.
기판(100)은, 예를 들어, 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 게르마늄, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 또한, 베이스 기판 상에 형성된 에피택셜 층일 수도 있다.
희생층(110) 및 채널층(120) 각각은 서로 다른 반도체 물질을 포함할 수 있다. 예를 들어, 희생층(110)은 실리콘 게르마늄을 포함할 수 있고, 채널층(120)은 실리콘을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 희생층(110)은 반도체 물질 또는 결정화된 금속 물질을 포함할 수 있다. PMOS의 경우, 채널층(120)은 높은 홀 이동도를 갖는 물질을 포함할 수 있다. NMOS의 경우, 채널층(120)은 높은 전자 이동도를 갖는 물질을 포함할 수 있다.
희생층(110) 및 채널층(120)의 물질이 선택되면, 기판(100) 상에 희생층(110)과 채널층(120)이 교대로 적층되어, 적층 구조체가 형성될 수 있다.
교대로 적층된 희생층(110) 및 채널층(120)을 포함하는 적층 구조체의 최상층에 형성되는 마스크를 이용하여, 교대로 적층된 희생층(110) 및 채널층(120)을 포함하는 적층 구조체에 대해 식각 공정이 수행되어, 핀 구조체가 형성될 수 있다. 핀 구조체는 기판(100) 상에 형성되어, 기판(100)으로부터 돌출될 수 있다.
게이트 구조체(130a, 130b, 130c)는 핀 구조체 상에 형성되어, 핀 구조체를 가로지를 수 있다. 게이트 구조체(130a, 130b, 130c)는, 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 구조체(130a, 130b, 130c)는 이하에서 폴리 게이트로 언급될 수 있으며, 복수개일 수 있다.
도 4는 본 발명의 몇몇 실시예에 따른 핀 구조체를 설명하기 위한 예시적인 도면이다.
도 4를 참조하면, 예를 들어, 핀 구조체(410)는 제1 방향으로 연장될 수 있고, 게이트 구조체(420)는 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 도 4에는 단일 게이트 구조체(420)가 도시되어 있다. 게이트 구조체(420)는 패터닝되어, 도 1a 내지 도 1d에 도시된 복수의 게이트 구조체(130a, 130b, 130c)가 형성될 수 있다. 도 1a 내지 도 1d에 도시된 복수의 게이트 구조체(130a, 130b, 130c)의 개수는 단지 예시적인 것임을 이해하여야한다. 즉, 세 개 이상의 게이트 구조체가 형성될 수 있음은 물론이다.
다시 도 1a를 참조하면, 게이트 구조체(130a, 130b, 130c)의 패터닝 및 형성 후, 하드 마스크(140a, 140b, 140c)는 게이트 구조체(130a, 130b, 130c)의 상면 상에 형성될 수 있다. 하드 마스크(140a, 140b, 140c)는 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 1b를 참조하면, 본 발명의 몇몇 시시예에서, 게이트 구조체(130a, 130b, 130c) 사이의 영역에 대해 이온 주입 공정이 수행될 수 있다. 이온 주입 공정은 예를 들어, 실리콘 게르마늄을 포함하는 희생층(110)의 식각율을 향상시킬 수 있다. 그러나 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 이온 주입 공정은 선택적일 수 있다.
이온 주입 공정이 수행된 후, 희생층(110)은 선택적으로 식각될 수 있다. 구체적으로, 게이트 구조체(130a, 130b, 130c) 사이의 영역의 희생층(110)의 부분은 제거되어, 채널 층(120) 사이에 빈 공간(110a, 110b)이 형성될 수 있다.
식각 공정은, 습식 식각 공정 또는 증기 식각 공정일 수 있다. 따라서, 예를 들어, 희생층(110)이 실리콘 게르마늄을 포함하는 경우, 폴리 실리콘을 포함하는 게이트 구조체(130a, 130b, 130c)에 의해 커버되지 않은 희생층(110)의 부분은 선택적으로 제거될 수 있다.
도 1c를 참조하면, 스페이서 물질 층(150)은 게이트 구조체(130a, 130b, 130c)의 상면 및 측벽 상에 형성될 수 있다. 스페이서 물질 층(150)은 빈 공간(110a, 110b) 내에도 형성될 수 있다. 또한, 스페이서 물질 층(150)은 게이트 구조체(130a, 130b, 130c) 사이의 채널 층(120) 상에도 형성될 수 있다.
스페이서 물질 층(150)은 유전체 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 스페이서 물질 층(150)은 실리콘 또는 질화물만을 포함할 수 있다. 스페이서 물질 층(150)은 또한, 실리콘 옥시탄화질화물(silicon oxycarbonitride)일 수도 있다.
도 1d를 참조하면, 스페이서 물질 층(150)은 제거되어, 측벽 스페이서(160) 및 내부 스페이서(170)가 형성될 수 있다. 측벽 스페이서(160) 및 내부 스페이서(170)는, 게이트 구조체(130a, 130b, 130c) 사이의 소오스/드레인 리세스 내에 형성될 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법은, 폴리 게이트 구조체가 지지 기둥 및 마스크의 역할을 할 수 있고, 내부 스페이서를 위한 공간이 스페이서 물질이 증착되기 전에 형성되므로, 측벽 스페이서 및 내부 스페이서는 동시에 형성될 수 있다. 또한, 내부 스페이서의 두께 및 위치가 정교하게 제어될 수 있다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 및 도 2f는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 2a 내지 도 2f는 도 1a 내지 도 1d를 참조하여 설명한 반도체 장치의 제조 공정의 변형 예를 도시한다. 구체적으로, 도 2a 내지 도 2f를 참조하여 설명하는 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 상이한 채널 유형 물질에 대한 추가적인 제조 공정 단계를 포함할 수 있다. 도 2a 내지 도 2f를 참조하여 설명하는 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, NMOS 영역은 제거되고 PMOS 영역은 유지될 수 있다.
도 2a를 참조하면, 도 1a에 도시된 구조체와 동일한 구조체가 제공될 수 있다. 그러나, 도 2a 내지 도 2f에서, 제1 층(110)은 NMOS 층일 수 있고, 제2 층(120)은 PMOS 층일 수 있다.
도 2b를 참조하면, 산화물 층(210)은 도 2a의 구조체의 일부 상에 형성될 수 있다. 또한, 도 2b를 참조하면, 폴리실리콘 층(또는 질화물 층)(220)은 산화물 층(210) 상에 형성될 수 있다. 보다 구체적으로, 폴리실리콘 층(220)은 PMOS 영역의 산화물 층(210) 상에 형성될 수 있다.
포토 패터닝 및 습식 식각 공정이 수행되어, 폴리실리콘 층(220)이 제거될 수 있다. 이로써, 도 2c의 구조체가 형성될 수 있다. 폴리실리콘 층(220)이 제거되는 공정에서, PMOS 영역은 폴리실리콘 층(220)에 의해 보호되기 때문에, NMOS 영역(예를 들어, SiGe)은 노출될 수 있다.
도 2d를 참조하면, 게이트 구조체(130a, 130b, 130c) 사이의 NMOS 층인 제1 층(110)의 부분은 제거되어, PMOS 층인 제2 층(120) 사이에 빈 공간(110a, 110b)이 형성될 수 있다.
도 2e는 도 1c에 대응될 수 있고, 도 2f는 도 1d에 대응될 수 있으므로, 반복되는 설명은 생략한다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 및 도 3f는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 3a 내지 도 3f는 도 1a 내지 도 1d를 참조하여 설명한 반도체 장치의 제조 공정의 변형 예를 도시한다. 구체적으로, 도 3a 내지 도 3f를 참조하여 설명하는 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 상이한 채널 유형 물질에 대한 추가적인 제조 공정 단계를 포함할 수 있다. 도 3a 내지 도 3f를 참조하여 설명하는 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, PMOS 영역은 제거되고 NMOS 영역은 유지될 수 있다.
도 3a를 참조하면, 도 1a에 도시된 구조체와 동일한 구조체가 제공될 수 있다. 따라서, 반복되는 설명을 생략한다. 그러나, 도 3a 내지 도 3f에서, 제1 층(110)은 NMOS층일 수 있고, 제2 층(120)은 PMOS 층일 수 있다.
도 3b를 참조하면, 도 2b와 유사하게, 산화물 층(310)은 도 3a의 구조체의 일부 상에 형성될 수 있다. 또한 도 3b를 참조하면, 폴리실리콘 층(또는 질화물 층)(32)은 산화물 층(310) 상에 형성될 수 있다. 보다 구체적으로, 폴리실리콘 층(320)은 NMOS 영역의 산화물 층(310) 상에 형성될 수 있다.
포토 패터닝 및 습식 식각 공정이 수행되어, 폴리실리콘 층(320)이 제거될 수 있다. 이로써, 도 3c의 구조체가 형성될 수 있다. 폴리실리콘 층(320)이 제거되는 공정에서, NMOS 영역은 폴리실리콘(320)에 의해 보호되기 때문에, PMOS 영역(예를 들어, Si)은 노출될 수 있다.
도 3d를 참조하면, 게이트 구조체(130a, 130b, 130c) 사이의 PMOS 층인 제2 층(120)은 제거되어, NMOS 층인 제1 층(110) 사이의 빈 공간(310a, 310b)이 형성될 수 있다.
도 1c 및 도 1d에서 스페이서 물질 층(150)은 게이트 구조체(130a, 130b, 130c)의 상면 및 측벽 상에 형성된다는 점에서, 도 3e는 도 1c에 대응될 수 있고, 도 3f는 도 1d에 대응될 수 있다.
그러나, 도 3e에서, 스페이서 물질 층(150)은 빈 공간(310a, 310b) 내에 형성될 수 있고, 게이트 구조체(130a, 130b, 130c) 사이의 NMOS 층인 제1 층(110) 상에도 형성될 수 있다.
도 3f에서, 스페이서 물질 층(150)은 제거되어, 게이트 구조체(130a, 130b, 130c) 사이의 소오스/드레인 리세스 내에 측벽 스페이서(160) 및 내부 스페이서(170)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 희생층
120: 채널층 130a, 130b, 130c: 게이트 구조체
140a, 140b, 140c: 하드 마스크
150: 스페이서 물질 층
160: 측벽 스페이서 170: 내부 스페이서

Claims (10)

  1. 기판 상에, 교대로 적층되는 복수의 희생층 및 복수의 채널층을 형성하고,
    상기 복수의 채널층 중 최상층의 채널층 상에 복수의 게이트 구조체를 형성하되, 상기 복수의 게이트 구조체 각각은 서로 이격되고,
    상기 복수의 게이트 구조체 각각 상에 마스크를 형성하고,
    상기 복수의 게이트 구조체 사이의 상기 복수의 희생층의 부분을 선택적으로 식각하여 제거하고,
    상기 복수의 게이트 구조체 각각의 측벽 상과, 상기 복수의 희생층의 부분이 제거된 영역 내에 스페이서 물질 층을 형성하고,
    상기 스페이서 물질 층을 식각하여, 상기 복수의 게이트 구조체 각각의 측벽에 측벽 스페이서를 형성하고 상기 복수의 채널층 사이에 내부 스페이서를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 복수의 희생층은 실리콘 게르마늄을 포함하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 복수의 채널층은 실리콘을 포함하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 복수의 게이트 구조체는 폴리실리콘을 포함하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 마스크는 하드마스크인 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 복수의 게이트 구조체 사이의 상기 복수의 희생층의 부분을 선택적으로 식각하기 전, 상기 복수의 게이트 구조체 사이의 영역에 대해 이온 주입 공정을 수행하는 것을 더 포함하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 측벽 스페이서와 상기 내부 스페이서는 동시에 형성되는 반도체 장치의 제조 방법.
  8. 기판 상에, 교대로 적층되는 복수의 희생층 및 복수의 채널층을 형성하고,
    상기 복수의 채널층 중 최상층의 채널층 상에 복수의 게이트 구조체를 형성하되, 상기 복수의 게이트 구조체 각각은 서로 이격되고,
    상기 복수의 게이트 구조체 각각 상에 마스크를 형성하고,
    상기 복수의 게이트 구조체 사이에, 상기 최상층의 채널층 상에 산화물 층을 형성하고,
    PMOS 영역의 상기 산화물 층 상에 제1 층을 형성하되, 상기 제1 층은 질화물 층과 폴리실리콘 층 중 어느 하나이고,
    상기 PMOS 영역의 상기 산화물 층 상에 형성된 상기 제1 층을 제거하고,
    상기 복수의 게이트 구조체 사이의 상기 복수의 희생층의 부분을 선택적으로 식각하여 제거하고,
    상기 복수의 게이트 구조체 각각의 측벽 상과, 상기 복수의 희생층의 부분이 제거된 영역 내에 스페이서 물질 층을 형성하고,
    상기 스페이서 물질 층을 식각하여, 상기 복수의 게이트 구조체 각각의 측벽에 측벽 스페이서를 형성하고 상기 복수의 채널층 사이에 내부 스페이서를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 층은 포토 패터닝 및 습식 식각 공정에 의해 제거되는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 복수의 희생층은, 식각 공정에 의해 NMOS 영역으로부터 제거되는 반도체 장치의 제조 방법.
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