KR20060092579A - 비휘발성 메모리 셀, 그 동작방법 및 그 제조방법 - Google Patents
비휘발성 메모리 셀, 그 동작방법 및 그 제조방법 Download PDFInfo
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Abstract
본 발명은 비휘발성 메모리 셀의 제조시 제조공정을 단순화하여 제조 비용을 감소시킬 수 있는 비휘발성 메모리 셀, 그 비휘발성 메모리 셀의 데이터의 동작방법 및 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 워드라인과, 상기 워드라인과 교차하는 비트라인과, 상기 워드라인과 교차하도록 상기 비트라인과 나란한 방향으로 신장된 프로그램 라인과, 상기 워드라인과 상기 비트라인이 교차하는 지점에 접속되어 상기 워드라인에 의해 선택되는 제1 선택 트랜지스터와, 상기 워드라인과 상기 프로그램 라인이 교차하는 지점에 접속되어 상기 워드라인에 의해 선택되는 제2 선택 트랜지스터와, 상기 제1 선택 트랜지스터와 선택 라인 사이에 접속되고, 프로그램 동작시 상기 제1 선택 트랜지스터를 통해 전달된 제1 바이어스와 상기 선택 라인을 통해 인가된 제2 바이어스에 의해 셀 게이트에 전자가 주입되어 프로그램 동작을 수행하는 제1 셀 트랜지스터와, 상기 제2 선택 트랜지스터와 상기 선택 라인 사이에 접속되고, 소거 동작시 상기 제2 선택 트랜지스터를 통해 전달된 상기 제1 바이어스와 상기 선택 라인을 통해 전달된 제2 바이어스에 의해 상기 셀 게이트에 정공이 주입되어 소거 동작을 수행하는 제2 셀 트랜지스터를 포함하는 비휘발성 메모리 셀을 제공한다.
EEPROM 셀, PMOS, NMOS, 플로팅 게이트, 전자, 정공.
Description
도 1은 종래기술에 따른 EEPROM 셀의 등가 회로도.
도 2는 도 1에 도시된 EEPROM 셀의 평면도.
도 3a 내지 도 3c는 도 2를 각각 A-A', B-B' 및 C-C' 방향으로 절단한 단면도.
도 4는 본 발명의 바람직한 실시예에 따른 EEPROM 셀의 등가 회로도.
도 5는 도 4에 도시된 EEPROM 셀의 평면도.
도 6a 내지 도 6c는 도 4를 각각 A-A', B-B' 및 C-C' 방향으로 절단한 단면도.
도 7a 내지 도 7d는 도 5에 도시된 EEPROM 셀의 제조방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
BL : 비트라인 PL : 프로그램 라인
WL : 워드라인 SL : 선택 라인
ST1, ST2 : 제1 선택 트랜지스터, 제2 선택 트랜지스터
CT1, CT2 : 제1 셀 트랜지스터, 제2 셀 트랜지스터
TR : 터널링 영역 11, 111 : 반도체 기판
12, 113 : 소자분리막 13 : N+ 베리드층
112 : N웰 114 : 제1 게이트 절연막
115 : 제2 게이트 절연막 14 : 컨트롤 게이트
17, 116a : 플로팅 게이트 116b : 제1 게이트 전극
116c : 제2 게이트 전극 117a, 118a : 소오스 영역
117b, 118b : 드레인 영역 18, 119 : 컨택 플러그
본 발명은 비휘발성 메모리 셀, 그 동작방법 및 제조방법에 관한 것으로, 특히 EEPROM(Electrical Erasable Programmable Read Only Memory) 셀, 그 동작방법 및 제조방법에 관한 것이다.
최근에는, 신분증, 신용카드 및 전자화폐 등과 같이 여러 기능을 한 장의 카드에 담을 수 있는 스마트 카드(smart card)의 사용이 점차 확대되고 있다. 스마트 카드는 사용자 정보 및 거래 정보 등을 저장하는 동시에 그 목적에 맞는 프로그램 을 내장하고 있다. 이에 따라, 스마트 카드에는 보통 사용자 정보 및 거래 정보를 기록/저장하기 위한 비휘발성 메모리 셀들과 소정의 프로그램을 코딩(coding)하기 위한 마스크롬이 하나의 칩 형태로 내장되어 있다.
비휘발성 메모리 셀로는 플래시(FLASH) 셀, EPROM(Erasable Programmable Read Only Memory) 셀, EEPROM(Electrical EPROM) 셀이 널리 사용되고 있다. 이중, EEPROM 셀은 단일 폴리(1-poly) 구조 EEPROM 셀과 스택(Stack) 구조를 갖는 EEPROM 셀이 있다.
이하, 도 1, 도 2, 도 3a 내지 도 3c를 참조하여 종래 기술에 따른 단일 폴리 구조를 갖는 EEPROM 셀을 설명하기로 한다. 여기서, 도 1은 종래 기술에 따른 EEPROM 셀의 등가 회로도이고, 도 2는 도 1에 도시된 EERPOM 셀의 평면도이다. 또한, 도 3a는 도 2에 도시된 A-A' 절취선을 따라 도시한 단면도이고, 도 3b는 도 2에 도시된 B-B' 절취선을 따라 도시한 단면도이며, 도 3c는 도 2에 도시된 C-C' 절취선을 따라 도시한 단면도이다.
도 1, 도 2, 도 3a 내지 도 3c에 도시된 바와 같이, 종래기술에 따른 EEPROM 셀은 데이터가 저장되는 셀 트랜지스터(CT)와, 셀 트랜지스터(CT)와 비트라인(BL) 사이에 접속되고, 워드라인(WL)에 의해 선택되는 선택 트랜지스터(ST1)(이하, 제1 선택 트랜지스터라 함)와, 셀 트랜지스터(CT)와 프로그램 라인(PL) 사이에 접속되고, 워드라인(WL)에 의해 선택되는 선택 트랜지스터(ST2)(이하, 제2 선택 트랜지스터라 함)를 포함한다.
셀 트랜지스터(CT)는 도 3a에 도시된 바와 같이, 반도체 기판(11) 내부의 일정 영역에 N+ 베리드층(13)이 형성되고, N+ 베리드층(13) 내에 컨트롤 게이트(14)가 형성된다. 컨트롤 게이트(14)가 형성된 반도체 기판(11) 상의 일정 영역에 게이트 절연막(15) 및 터널 산화막(16)이 형성된다. 게이트 절연막(15) 및 터널 산화막(16) 상에는 플로팅 게이트(17)가 형성된다. 이때, 터널 산화막(16)은 게이트 절연막(15)보다 얇게 형성된다. 도면에 도시되었으나 미설명된 '12'는 소자분리막이고, '18'은 컨택 플러그이다.
제1 선택 트랜지스터(ST1)는 도 3b에 도시된 바와 같이, 반도체 기판(11) 상에 형성된 게이트 절연막(15)과, 게이트 절연막(15) 상에 형성된 제1 게이트 전극(20a)과, 제1 게이트 전극(20a)의 양측으로 노출된 기판(11)에 형성된 소오스/드레인 영역(21)으로 구성된다.
제 2 선택 트랜지스터(ST2)는 도 3c에 도시된 바와 같이, 게이트 절연막(15)과 게이트 절연막(15) 상에 형성된 제2 게이트 전극(20b)과, 제2 게이트 전극(20b)의 양측으로 노출된 기판(11)에 형성된 소오스/드레인 영역(21)으로 구성된다.
도 1에 도시되었으나 미설명된 'C2'는 컨트롤 게이트(14)와 플로팅 게이트(17) 사이에 개재된 게이트 절연막(15)의 정전용량(Capacitance)이고, 'C1'은 플로팅 게이트(17)와 반도체 기판(11) 간에 개재된 터널 산화막(16)의 정전용량이다.
이하, 하기의 표 1을 참조하여 이러한 구성을 갖는 종래 기술에 따른 EEPROM 셀의 독출(read), 소거(erase) 및 프로그램(program) 동작방법에 대해 설명하기로 한다.
이러한 종래의 EEPROM 셀은 F-N 터널링(Fouler Nordheim Tunneling)을 이용하여 소거 및 프로그램 동작이 이루어진다. F-N 터널링(Tunneling)이란 터널 산화막(16)으로 고전계를 인가하여 전자(Electron)가 반도체 기판(11)으로부터 플로팅 게이트(17)로 주입됨으로써 소거 동작이 수행되도록 하고, 소거 동작을 통해 주입된 전자를 반도체 기판(11)으로 방출시킴으로써 프로그램 동작이 수행되도록 하는 메카니즘이다. 이때, 반도체 기판(11)은 프로그램 라인(PL)과 연결된다. 한편, 소거 및 프로그램 동작은 소자에 따라 상기에서 설명한 방법과 다른 방법으로 수행할 수도 있다.
| 동작 모드 | 메카니즘 | WL | 컨트롤게이트 | PL | SL | BL |
| 소거 | F-N 터널링 | VCC | VPP | GND | VCC | Floating |
| 프로그램 | F-N 터널링 | VCC | GND | VPP | VCC | Floating |
| 독출 | - | VCC | GND | GND | GND | Vread |
독출 동작
플로팅 게이트(17)에 전자가 주입되거나 방출됨에 따라 메모리 셀의 문턱 전압이 변하게된다. 이때 문턱 전압의 변화에 따른 전류의 차이를 센싱하여 EEPR0M 셀의 데이타(Data)를 독출한다.
EEPROM 셀의 독출 동작을 위해서는, 선택 트랜지스터(ST1)를 턴온(Turn-on)시키고, 비트라인(BL)에 독출전압(Vread), 예컨대 1 내지 2V의 독출전압을 인가한 후, 비트라인(BL)에 흐르는 전류를 식별한다. 이때, 플로팅 게이트(17)의 문턱 전압이 0V 이하일 경우에는 전류가 흐르게 되고, OV를 초과하는 경우에는 전류가 흐르지 않게 된다.
이로써, OV 이하일 경우에는 프로그램 상태로 인식되고, OV를 초과하는 경우에는 소거 상태로 인식된다.
소거 동작
종래기술에 의한 EEPROM 셀의 소거 동작을 위해서는 즉, 트랜지스터의 문턱 전압이 OV를 초과하도록 하기 위해서는 컨트롤 게이트(14)에 15V 이하의 고전압(Vpp)을 인가하여야 한다.
즉, 컨트롤 게이트(14)에 고전압(Vpp)이 인가되면 터털링 영역(TR: Tunneling Region)에서 F-N 터널링이 이루어져 프로그램 라인(PL)으로부터 플로팅 게이트(17)로 전자가 주입된다. 플로팅 게이트(17)로 전자가 주입되면, 플로팅 게이트(17)가 (-)가 되어, 문턱 전압이 2V 이상이 되므로 소거 동작이 이루어진다.
이때, 컨트롤 게이트(14)와 플로팅 게이트(17) 사이에 개재된 게이트 절연막(15)에 의한 정전용량이 터널링 영역(TR)에 형성된 터널 산화막(16)에 의한 정전용량보다 더 크기 때문에 터널 산화막(16)이 형성된 터널링 영역(TR)에서 F-N 터널링이 이루어지는 것이다.
프로그램 동작
종래기술에 의한 EEPROM 셀의 프로그램 동작을 위해서는 즉, 트랜지스터의 문턱 전압이 0V 이하가 되도록 하기 위해서는 프로그램 라인(PL)에 고전압(Vpp)을 인가하여야 한다.
즉, 프로그램 라인(PL)에 고전압(Vpp)이 인가되면 터널링 영역(TR)에서 F-N 터널링이 이루어져 플로팅 게이트(17)로부터 프로그램 라인(PL)으로 전자를 방출시킨다. 플로팅 게이트(17)에서 전자가 방출되면, 플로팅 게이트(17)가 (+)가 되어, 문턱 전압이 -2V 이하가 된다.
그러나, 상기와 같은 종래기술에 의한 EEPROM 셀 및 그 동작방법은 다음과 같은 여러가지 문제점들이 있다.
첫째, 종래기술과 같은 EEPROM 셀을 제조하기 위해서는, 표준 로직(Logic)소자의 제조 공정에 최소 2번 이상의 마스크 공정이 추가로 필요하다. 예컨대, 셀 트랜지스터(CT)의 형성을 위해서는 N+ 베리드층(13)을 만들어주어야 하므로, N+ 베리드층(13) 형성을 위한 별도의 마스크 공정 및 불순물 이온주입 공정을 실시하여야한다. 또한, 터널 산화막(16)을 형성하기 위한 별도의 마스크 공정을 실시하여야 한다.
따라서, 반도체 소자의 제조 비용이 증가함에 따라 수율이 저하되는 문제점이 있다.
둘째, 메모리 셀 동작 특성상 셀 트랜지스터(CT)의 게이트 절연막(15)의 면적이 터널 산화막(16)의 면적보다 10배 이상은 되어야한다. 이러한 셀 트랜지스터(CT)의 면적 증가로 인해 전체적인 메모리 셀 면적이 증가하는 문제점이 있다.
셋째, 데이타의 소거 및 프로그램 동작시에 F-N 터널링을 이용함으로써, 대략 15V 정도의 고전압(Vpp)이 필요하게 된다. 이러한, 고전압(Vpp)을 사용하기 위해서는 주변회로에 고전압용 트랜지스터의 형성이 필수적으로 추가되게 된다. 따라서, 전체적인 메모리 셀 제조 단계가 증가하여 제조 공정이 복잡해지는 문제점이 있다.
넷째, 고전압용 트랜지스터를 형성함에 따라 전체적으로 칩(chip) 면적이 증가하는 문제점이 있다.
다섯째, F-N 터널링을 이용하기 위해서는, 일정 전계 이상이 필요하므로 메모리 셀에 대한 설계(Scaling)가 어렵다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 다양한 목적이 있다.
첫째, 본 발명은 비휘발성 메모리 셀의 제조시 제조공정을 단순화하여 제조 비용을 감소시킬 수 있는 비휘발성 메모리 셀을 제공하는데 그 목적이 있다.
둘째, 본 발명은 비휘발성 메모리 셀의 데이타를 소거 및 프로그램하기 위하여 F-N 터널링을 이용함에 따라 발생되는 여러 가지 문제점을 해결할 수 있는 비휘발성 메모리 셀의 동작방법을 제공하는데 다른 목적이 있다.
셋째, 본 발명은 상기 비휘발성 메모리 셀의 제조방법을 제공하는데 또 다른 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 워드라인과, 상기 워드라인과 교차하는 비트라인과, 상기 워드라인과 교차하도록 상기 비트 라인과 나란한 방향으로 신장된 프로그램 라인과, 상기 워드라인과 상기 비트라인이 교차하는 지점에 접속되어 상기 워드라인에 의해 선택되는 제1 선택 트랜지스터와, 상기 워드라인과 상기 프로그램 라인이 교차하는 지점에 접속되어 상기 워드라인에 의해 선택되는 제2 선택 트랜지스터와, 상기 제1 선택 트랜지스터와 선택 라인 사이에 접속되고, 프로그램 동작시 상기 제1 선택 트랜지스터를 통해 전달된 제1 바이어스와 상기 선택 라인을 통해 인가된 제2 바이어스에 의해 셀 게이트에 전자가 주입되어 프로그램 동작을 수행하는 제1 셀 트랜지스터와, 상기 제2 선택 트랜지스터와 상기 선택 라인 사이에 접속되고, 소거 동작시 상기 제2 선택 트랜지스터를 통해 전달된 상기 제1 바이어스와 상기 선택 라인을 통해 전달된 제2 바이어스에 의해 상기 셀 게이트에 정공이 주입되어 소거 동작을 수행하는 제2 셀 트랜지스터를 포함하는 비휘발성 메모리 셀을 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 상기 비휘발성 메모리 셀의 동작방법에 있어서, 소거 동작시, 상기 워드라인 및 상기 프로그램 라인에 접지전압을 인가하고 상기 선택 라인 및 기판에 전원전압을 인가하여 상기 셀 게이트에 정공을 주입시키고, 프로그램 동작시, 상기 워드라인 및 상기 선택 라인에 전원전압을 인가하고 상기 비트라인 및 상기 기판에 접지전압을 인가하여 상기 셀 게이트에 전자를 주입시키며, 독출 동작시, 상기 워드라인에 전원전압 및 상기 비트라인에 상기 전원전압보다 낮은 독출전압을 인가하고, 상기 선택 라인에 접지전압을 인가하여 독출 동작을 수행하는 비휘발성 메모리 셀의 동작방법을 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 제1 및 제2 영역으로 정의된 제1 도전형의 반도체 기판을 제공하는 단계와, 상기 제1 영역에 제2 도전형의 웰 영역을 형성하는 단계와, 상기 제1 및 제2 영역에 각각 서로 분리된 선택 게이트와 셀 게이트를 형성하는 단계와, 상기 제1 영역의 상기 선택 게이트와 상기 셀 게이트 사이로 노출된 상기 웰 영역 내에 각각 제1 도전형의 소오스/드레인 영역을 형성하는 단계와, 상기 제2 영역의 상기 선택 게이트와 상기 셀 게이트 사이로 노출된 상기 기판 내에 제2 도전형의 소오스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 셀의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
실시예
도 4는 본 발명의 바람직한 실시예에 따른 EEPROM 셀의 등가 회로도이고, 도 5는 도 4에 도시된 EERPOM 셀의 평면도이다. 또한, 도 6a는 도 5에 도시된 A-A' 절취선을 따라 도시한 단면도이고, 도 6b는 도 5에 도시된 B-B' 절취선을 따라 도시한 단면도이며, 도 6c는 도 5에 도시된 C-C' 절취선을 따라 도시한 단면도이다. 더불어, 도 7a 내지 도 7d는 도 6a 내지 도 6c의 제조방법을 동시에 설명하기 위하여 도시된 공정단면도이다. 여기서, 도 4와, 도 5와, 도 6a 내지 도 6c와, 도 7a 내지 도 7d에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 요소이다.
EEPROM 셀
도 4, 도 5, 도 6a 내지 도 6c를 참조하여 본 발명의 바람직한 실시예에 따른 EEPROM 셀을 설명하기로 한다.
도 4, 도 5, 도 6a 내지 도 6c에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 EEPROM 셀은 데이터가 저장되는 제1 셀 트랜지스터(CT1) 및 제2 셀 트랜지스터(CT2)와, 제1 셀 트랜지스터(CT1)와 비트라인(BL) 사이에 접속되고, 워드라인(WL)에 의해 선택되는 제1 선택 트랜지스터(ST1)와, 제2 셀 트랜지스터(CT2)와 프로그램 라인(PL) 사이에 접속되고, 워드라인(WL)에 의해 선택되는 제2 선택 트랜지스터(ST2)와, 제1 및 제2 셀 트랜지스터(CT1 및 CT2) 중 어느 하나를 선택하는 선택 라인(SL)을 포함한다. 이때, 제1 셀 트랜지스터(CT1) 및 제1 선택 트랜지스터(ST1)는 NMOS 트랜지스터이고, 제2 셀 트랜지스터(CT1) 및 제2 선택 트랜지스터(ST2)는 PMOS 트랜지스터이다.
제1 셀 트랜지스터(CT1) 및 제2 셀 트랜지스터(CT2)는 도 6a에 도시된 바와 같이, P형 반도체 기판(111) 내부의 일정 영역에 N웰(112; N-Well)이 형성되고, N웰(112)이 형성된 기판(111)의 소정 영역에 복수의 소자분리막(113)이 형성된다. N웰(112)이 형성되지 않은 기판(111) 상에는 제1 셀 트랜지스터(CT1)의 게이트 절연막(114; 이하, 제1 게이트 절연막이라 함)이 형성되고, N웰(112)이 형성된 기판 (111) 상에는 제2 셀 트랜지스터(CT2)의 게이트 절연막(115; 이하, 제2 게이트 절연막이라 함)이 형성된다. 그리고, 소자분리막(113), 제1 게이트 절연막(114) 및 제2 게이트 절연막(115)이 형성된 전체 구조 상부의 단차를 따라 일정 폭의 셀 게이트 전극(116a)이 형성된다. 이때, 셀 게이트 전극(116a)은 제1 및 제2 셀 트랜지스터(CT1, CT2)의 게이트 전극으로 사용된다. 또한, 셀 게이트 전극(116a)의 양측으로 노출되는 기판(111) 상에는 도 6b에 도시된 바와 같이 제1 소오스/드레인 영역(117a/117b)이 형성된다.
이로써, N웰(112)이 형성되지 않은 반도체 기판(111) 상에는 NMOS형 제1 셀 트랜지스터(CT1)가 형성되고, N웰(112)이 형성된 반도체 기판(111) 상에는 PMOS형 제2 셀 트랜지스터(CT2)가 형성된다.
제1 선택 트랜지스터(ST1)는 도 6b에 도시된 바와 같이, 반도체 기판(111) 상에 형성된 제1 게이트 절연막(114)과, 제1 게이트 절연막(114) 상에 형성된 제1 선택 트랜지스터(ST1)용 게이트 전극(116b; 이하, 제1 게이트 전극이라 함)과, 제1 게이트 전극(116b)의 양측으로 노출된 반도체 기판(111)에 형성된 제1 소오스/드레인 영역(117a/117b)을 포함한다. 이때, 제1 소오스/드레인 영역(117a/117b)은 고농도의 N+로 형성된다. 따라서, 제1 선택 트랜지스터(ST1)는 NMOS용 트랜지스터가 된다.
제 2 선택 트랜지스터(ST2)는 도 6c에 도시된 바와 같이, N웰(112)이 형성된 반도체 기판(111) 상에 형성된 제2 게이트 절연막(115)과, 제2 게이트 절연막(115) 상에 형성된 제 2 선택 트랜지스터(ST2)용 게이트 전극(116c; 이하, 제2 게이트 전극이라 함)과, 제2 게이트 전극(116c)의 양측으로 노출된 반도체 기판(111)에 형성된 제2 소오스/드레인 영역(118a/118b)으로 구성된다. 이때, 제2 소오스/드레인 영역(118a/118b)은 고농도의 P+로 형성된다. 따라서, 제2 선택 트랜지스터(ST2)는 PMOS형 트랜지스터가 된다.
한편, 도 5에 도시된 '119'는 컨택 플러그이다.
즉, 본 발명의 바람직한 실시예에 의한 EEPROM 셀은 앞서 언급한 종래기술에서와 같이 N+ 베리드층 및 터널 산화막을 형성하지 않고 셀 트랜지스터를 형성하므로 불필요한 마스크 공정을 생략할 수 있다. 따라서, 제조공정의 단순화 및 제조비용의 절감을 가져올 수 있다. 또한, 컨트롤 게이트와 기판 간에 개재되는 정전용량이 게이트 절연막을 별도로 형성하지 않기 때문에 메모리 셀의 전체적인 면적을 감소시킬 수 있다.
EEPROM 셀의 동작방법
본 발명의 바람직한 실시예에 따른 EEPROM 셀은 앞서 언급한 종래의 EEPROM 셀과 같이 F-N 터널링을 이용하여 소거 및 프로그램 동작을 진행하지 않고 다음과 같은 방법으로 진행한다. 즉, 본 발명의 바람직한 실시예에 따른 EEPROM 셀은 셀 게이트 전극(116a)에 전자(Electron) 또는 정공(Hole)이 주입됨에 따라 메모리 셀의 문턱 전압이 변하면서 소거 또는 프로그램 동작이 이루어진다. 이때, 문턱 전압 의 변화에 따른 전류의 차이를 센싱하여 EEPR0M 셀의 데이타를 독출한다. 이하에서는, 표 2를 참조하여 본 발명의 EEPROM 셀의 독출, 소거 및 프로그램 동작 특성을 설명하기로 한다.
| 동작 모드 | 메카니즘 | WL | BL | PL | SL | 기판 |
| 소거 | 정공 주입 | GND | Floating | GND | VCC | VCC |
| 프로그램 | 전자 주입 | VCC | GND | Floating | VCC | GND |
| 독출 | - | VCC | Vread | Floating | GND | - |
독출 동작
본 발명의 바람직한 실시예에 따른 EEPROM 셀의 독출동작을 위해서는, NMOS로 형성된 제1 선택 트랜지스터(ST1)를 턴온시키고, 비트라인(BL)에 독출전압(Vread)을 인가한 후, 제1 셀 트랜지스터(CT1)의 채널에 흐르는 전류를 식별한다. 이때, 셀 게이트 전극(116a)의 문턱 전압이 OV를 초과하는 경우에는 전류가 흐르지 않게되고, 문턱 전압이 0V 이하일 경우에는 전류가 흐르게 된다. 즉, 셀 게이 전극(116a)의 문턱 전압이 OV를 초과하는 경우에는 소거 상태로 인식하고, OV 이하일 경우에는 프로그램 상태로 인식한다.
소거 동작
본 발명의 바람직한 실시예에 따른 EEPROM 셀의 소거 동작은 워드라인(WL)에 접지전압(GND)을 인가하고, 프로그램 라인(PL)에 접지전압(GND)을 인가하면서, 선택 라인(SL)에 전원전압(VCC)을 인가한다.
이에 따라, 제1 선택 트랜지스터(ST1)가 턴오프되는 반면 제2 선택 트랜지스터(ST2)가 턴온된다. 따라서, 프로그램 라인(PL)에 인가된 접지전압(GND)이 제2 셀 트랜지스터(CT2)의 드레인 영역(118b)에 전달되어 제2 셀 트랜지스터(CT2)의 드레인 영역(118b)에 접지전압(GND)이 공급된다. 반면에, 선택 라인(SL)을 통해 제2 셀 트랜지스터(CT2)의 소오스 영역(118a)에 전원전압(VCC)이 공급된다.
이와 같이, 제2 셀 트랜지스터(CT2)의 소오스 영역(118a) 및 드레인 영역(118b) 간에 발생된 전압차로 인해 제2 셀 트랜지스터(CT2)의 채널 영역(미도시)에 다수의 정공들이 발생한다. 이때, 반도체 기판(111)에 전원전압(VCC)을 인가하면, 다수의 정공들이 제2 게이트 절연막(115)을 통해 셀 게이트(116a)에 주입된다.
결국, 셀 게이트(116a)가 (+)가 되어, 셀 게이트(116a)의 문턱 전압이 0V를 초과하게 된다.
프로그램 동작
본 발명의 바람직한 실시예에 따른 EEPROM 셀의 프로그램 동작을 위해서는 즉, 셀 게이트(116a)의 문턱 전압이 OV 이하가 되도록 하기 위해서는 워드라인(WL)에 전원전압(VCC)을 인가하고 비트라인(BL)에 접지전압(GND)을 인가하면서, 선택 라인(SL)에 전원전압(VCC)을 인가한다.
이에 따라, 제1 선택 트랜지스터(ST1)가 턴온되는 반면 제2 선택 트랜지스터(ST2)가 턴오프된다. 따라서, 비트라인(BL)에 인가된 접지전압(GND)이 제1 셀 트랜지스터(CT1)의 드레인 영역(117b)에 전달되어 제1 셀 트랜지스터(CT1)의 드레인 영역(117b)에 접지전압(GND)이 공급된다. 반면에, 선택 라인(SL)을 통해 소오스 영역(117a)에 전원전압(VCC)이 공급된다.
이와 같이, 제1 셀 트랜지스터(CT1)의 소오스 영역(117a) 및 드레인 영역(117b) 간에 발생된 전압차로 인해 제1 셀 트랜지스터(CT1)의 채널 영역(미도시)에 다수의 전자들이 발생한다. 이때, 반도체 기판(111)에 접지전압(GND)을 인가하면, 다수의 전자들이 제1 게이트 절연막(114)을 통해 셀 게이트(116a)에 주입된다.
결국, 셀 게이트(116a)가 전자로 충전되어 셀 게이트(116a)의 문턱 전압이 0V이하가 된다.
즉, 본 발명의 바람직한 실시예에 따른 EEPROM 셀의 동작방법에 따르면, 앞서 언급한 종래기술에서와 같이 F-N 터널링을 이용하지 않고 셀 게이트에 정공 또는 전자를 주입함으로써 메모리 셀의 소거 및 프로그램 동작을 진행한다. 따라서, F-N 터널링시 필요한 고전압을 사용하지 않아도 되므로 고전압 트랜지스터의 형성이 불필요하다.
이는, 고전압 트랜지스터 형성에 의한 면적 증가를 감소시켜 전체적인 메모리 셀의 면적을 감소시킬 수 있도록 하고, 고전압 트랜지스터 형성을 위한 별도의 공정이 필요하지 않게 되므로 전체적인 공정단계를 감소시킬 수 있다.
EEPROM 셀의 제조방법
도 7a 내지 도 7d를 통하여 본 발명의 바람직한 실시예에 따른 EEPROM 셀의 제조방법을 설명하기로 한다. 여기서는, 설명의 편의를 위해 도 6a 내지 도 6c의 결과물을 형성하기 위한 제조방법을 동시에 나타내었다.
도 6a는 도 5의 A-A' 절취선에 따라 절단한 단면도로, NMOS 및 PMOS의 제1 및 제2 셀 트랜지스터가 동시에 형성된다. 도 6b는 도 5의 B-B' 절취선에 따라 절단한 단면도로, NMOS의 제1 선택 트랜지스터 및 제1 셀 트랜지스터가 형성된다. 도 6c는 도 5의 C-C' 절취선에 따라 절단한 단면도로, PMOS의 제2 선택 트랜지스터 및 제2 셀 트랜지스터가 형성된다.
이하에서는, A-A' 절취선에 따라 절단한 영역을 제1 영역이라 하고, B-B' 절취선에 따라 절단한 영역을 제2 영역이라 하며, C-C' 절취선에 따라 절단한 영역을 제3 영역이라 하기로 한다.
먼저, 도 7a에 도시된 바와 같이, 불순물 이온주입 공정을 실시하여 반도체 기판(111)을 P형 또는 N형으로 도핑한다. 여기서는, P형으로 도핑된 P형 반도체 기판(111)을 제공한다.
이어서, 마스크 공정 및 웰 이온주입 공정을 실시하여 제1 영역(A-A')의 반도체 기판(111) 일부에 웰 영역(112)을 형성하고, 제3 영역(C-C')의 반도체 기판(111) 내에 웰 영역(112)을 형성한다. 이때, 웰 영역(112)은 N웰(N-Well)로 형성한다.
즉, 웰 영역(112)이 형성된 제1 영역(A-A')의 반도체 기판(111)에는 PMOS의 제1 셀 트랜지스터(CT1)가 형성되고, 웰 영역(112)이 형성되지 않은 제1 영역(A-A')의 반도체 기판(111)에는 NMOS의 제2 셀 트랜지스터(CT2)가 형성된다.
이어서, 도 7b에 도시된 바와 같이, 제1 영역 내지 제3 영역(A-A', B-B' 및 C-C')에 각각 복수의 소자분리막(113)을 형성한다. 이때, 소자분리막(113)은 LOCOS(LOCal Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 통해 형성한다.
이어서, 도 7c에 도시된 바와 같이, 산화공정을 실시하여 제1 영역 내지 제3 영역(A-A', B-B' 및 C-C')의 반도체 기판(111) 상에 제1 게이트 절연막(114) 및 제2 게이트 절연막(115)을 형성한다.
즉, 웰 영역(112)이 형성되지 않은 제1 영역(A-A')의 반도체 기판(111) 상에는 제1 게이트 절연막(114)을 형성하는 반면, 웰 영역(112)이 형성된 제1 영역(A-A')의 반도체 기판(111) 상에는 제2 게이트 절연막(115)을 형성한다.
그리고, 제2 영역(B-B')의 반도체 기판(111) 상에는 제1 게이트 절연막(114)을 형성하고 제3 영역(C-C')의 반도체 기판(111) 상에는 제2 게이트 절연막(115)을 형성한다.
이어서, 각 제1 영역 내지 제3 영역(A-A', B-B' 및 C-C')의 제1 게이트 절연막(114) 및 제2 게이트 절연막(115)이 형성된 전체 구조 상부의 단차를 따라 도전층(116)을 증착한다. 이때, 도전층(116)은 폴리 실리콘막을 단층으로 증착하거나, 폴리 실리콘막 상에 텅스텐(W) 또는 텅스텐 실리사이드층(WSi2)을 적층시켜 형성한다.
이어서, 도 7d에 도시된 바와 같이, 마스크 공정 및 식각공정을 실시하여 제1 영역 내지 제3 영역(A-A', B-B' 및 C-C') 각각에 셀 게이트(116a), 제1 게이트 전극(116b) 및 제2 게이트 전극(116c)을 형성한다.
예컨대, 제1 영역(A-A')에는 셀 게이트(116a)를 형성하고 제2 영역(B-B')에는 셀 게이트(116a) 및 제1 게이트 전극(116b)이 동시에 형성된다. 또한, 제3 영역(C-C')에는 셀 게이트(116a) 및 제2 게이트 전극(116c)이 동시에 형성된다. 이때, 제1 및 제2 게이트 전극(116b 및 116c)은 워드라인(WL)으로 기능한다.
이어서, 셀 게이트(116a) 및 게이트 전극(116b)이 형성된 결과물 상에 소오스/드레인 이온주입 공정을 실시하여 제2 영역(B-B')의 셀 게이트(116a) 및 제1 게이트 전극(116b) 양측으로 노출된 반도체 기판(111)에 소오스/드레인 영역(117a/117b)을 형성한다.
또한, 제3 영역(C-C')의 셀 게이트(116a) 및 제2 게이트 전극(116c) 양측으로 노출된 웰 영역(112) 내에 소오스/드레인 영역(118a/118b)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 비휘발성 메모리 셀의 제조 공정시 앞서 언급한 종래기술에서와 같이 N+ 베리드층 및 터널 산화막을 형성하기 위한 공정이 필요 없게 되므로, 불필요한 마스크 공정을 건너뛸 수 있다. 따라서, 제조공정의 단순화 및 제조비용의 절감을 가져올 수 있다.
또한, 본 발명에 의하면, 정전용량이 큰 셀 트랜지스터의 게이트 절연막을 별도로 형성하지 않아 메모리 셀의 전체적인 면적을 감소시킬 수 있다. 따라서, 메모리 셀 면적의 설계가 용이하다.
더불어, 본 발명에 의하면, 비휘발성 메모리 셀의 동작시 앞서 언급한 종래기술에서와 같이 F-N 터널링을 이용하지 않고 셀 게이트에 정공 또는 전자를 주입하여 메모리 셀의 소거 및 프로그램 동작을 진행한다. 이에 따라, 고전압을 사용하지 않아도 되므로 고전압 트랜지스터를 형성하지 않아도 된다. 이는, 고전압 트랜지스터 형성에 의한 면적 증가를 방지하여 전체적인 메모리 셀의 면적을 감소시키고, 고전압 트랜지스터 형성을 위한 별도의 공정을 불필요하게 하므로 전체적인 공정단계를 감소시킬 수 있다.
따라서, 본 발명에 따른 비휘발성 메모리 셀은 단일 전원을 이용하는 비휘발성 메모리 셀에 용이하게 사용될 수 있다.
Claims (15)
- 워드라인;상기 워드라인과 교차하는 비트라인;상기 워드라인과 교차하도록 상기 비트라인과 나란한 방향으로 신장된 프로그램 라인;상기 워드라인과 상기 비트라인이 교차하는 지점에 접속되어 상기 워드라인에 의해 선택되는 제1 선택 트랜지스터;상기 워드라인과 상기 프로그램 라인이 교차하는 지점에 접속되어 상기 워드라인에 의해 선택되는 제2 선택 트랜지스터;상기 제1 선택 트랜지스터와 선택 라인 사이에 접속되고, 프로그램 동작시 상기 제1 선택 트랜지스터를 통해 전달된 제1 바이어스와 상기 선택 라인을 통해 인가된 제2 바이어스에 의해 셀 게이트에 전자가 주입되어 프로그램 동작을 수행하는 제1 셀 트랜지스터; 및상기 제2 선택 트랜지스터와 상기 선택 라인 사이에 접속되고, 소거 동작시 상기 제2 선택 트랜지스터를 통해 전달된 상기 제1 바이어스와 상기 선택 라인을 통해 전달된 제2 바이어스에 의해 상기 셀 게이트에 정공이 주입되어 소거 동작을 수행하는 제2 셀 트랜지스터;를 포함하는 비휘발성 메모리 셀.
- 제 1 항에 있어서,상기 제1 및 제2 셀 트랜지스터는 서로 상기 셀 게이트를 공유하는 비휘발성 메모리 셀.
- 제 1 항에 있어서,상기 제1 및 제2 셀 트랜지스터는 서로 다른 타입의 트랜지스터로 이루어진 비휘발성 메모리 셀.
- 제 3 항에 있어서,상기 제1 셀 트랜지스트는 NMOS 트랜지스터로 이루어지고, 상기 제2 셀 트랜지스터는 PMOS 트랜지스터로 이루어진 비휘발성 메모리 셀.
- 제 1 항에 있어서,상기 제1 및 제2 선택 트랜지스터는 서로 다른 타입의 트랜지스터로 이루어진 비휘발성 메모리 셀.
- 제 5 항에 있어서,상기 제1 선택 트랜지스터는 NMOS 트랜지스터로 이루어지고, 상기 제2 선택 트랜지스터는 PMOS 트랜지스터로 이루어진 비휘발성 메모리 셀.
- 제 1 항에 있어서,상기 셀 게이트 및 상기 워드라인은 단일 폴리 실리콘막으로 형성된 비휘발성 메모리 셀.
- 제 1 항에 있어서,상기 비트라인과 상기 프로그램 라인은 서로 다른 불순물 이온으로 도핑된 비휘발성 메모리 셀.
- 제 1 항에 있어서,상기 셀 게이트는 상기 프로그램 및 소거 동작시 플로팅 상태로 유지되는 비휘발성 메모리 셀.
- 제 1 항 내지 제 9 항 중 어느 하나의 항으로 이루어진 비휘발성 메모리 셀의 동작방법에 있어서,소거 동작시, 상기 워드라인 및 상기 프로그램 라인에 접지전압을 인가하고 상기 선택 라인 및 기판에 전원전압을 인가하여 상기 셀 게이트에 정공을 주입시키고,프로그램 동작시, 상기 워드라인 및 상기 선택 라인에 전원전압을 인가하고 상기 비트라인 및 상기 기판에 접지전압을 인가하여 상기 셀 게이트에 전자를 주입시키며,독출 동작시, 상기 워드라인에 전원전압 및 상기 비트라인에 상기 전원전압보다 낮은 독출전압을 인가하고, 상기 선택 라인에 접지전압을 인가하여 독출 동작을 수행하는,비휘발성 메모리 셀의 동작방법.
- 제 10 항에 있어서,상기 소거 동작시, 상기 비트라인은 플로팅 상태로 유지되는 비휘발성 메모리 셀의 동작방법.
- 제 10 항에 있어서,상기 프로그램 및 독출 동작시, 상기 프로그램 라인은 플로팅 상태로 유지되는 비휘발성 메모리 셀의 동작방법.
- 제1 및 제2 영역으로 정의된 제1 도전형의 반도체 기판을 제공하는 단계;상기 제1 영역에 제2 도전형의 웰 영역을 형성하는 단계;상기 제1 및 제2 영역에 각각 서로 분리된 선택 게이트와 셀 게이트를 형성하는 단계;상기 제1 영역의 상기 선택 게이트와 상기 셀 게이트 사이로 노출된 상기 웰 영역 내에 각각 제1 도전형의 소오스/드레인 영역을 형성하는 단계; 및상기 제2 영역의 상기 선택 게이트와 상기 셀 게이트 사이로 노출된 상기 기판 내에 제2 도전형의 소오스/드레인 영역을 형성하는 단계;를 포함하는 비휘발성 메모리 셀의 제조방법.
- 제 13 항에 있어서,상기 제1 및 제2 영역에 형성된 상기 셀 게이트는 서로 접속되는 비휘발성 메모리 셀의 제조방법.
- 제 13 항에 있어서,상기 제1 및 제2 영역에 형성된 상기 선택 게이트는 서로 접속되는 비휘발성 메모리 셀의 제조방법.
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