JP2003152119A - メモリデバイス及び集積回路 - Google Patents

メモリデバイス及び集積回路

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JP2003152119A
JP2003152119A JP2002252983A JP2002252983A JP2003152119A JP 2003152119 A JP2003152119 A JP 2003152119A JP 2002252983 A JP2002252983 A JP 2002252983A JP 2002252983 A JP2002252983 A JP 2002252983A JP 2003152119 A JP2003152119 A JP 2003152119A
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ドレイ・シリル
Daniel Caspar
キャスパー・ダニエル
Richard Fournel
フォーネル・リチャード
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Abstract

(57)【要約】 【課題】少なくとも３つの完全に自然のプログラムレベ
ルを持つことができるFAMOSメモリロケーションを提供
すること。 【解決手段】FAMOSメモリロケーションは、アクティブ
領域にある少なくとも２つの電極を定めるよう、少なく
とも２つの非対称な重なりの輪郭（PF1,PF2）に沿って
半導体基板のアクティブ面に重なる、シングルフローテ
ィングゲート（GR）を備える。メモリロケーションプロ
グラム手段（MC,SW）は、少なくとも３つのプログラム
論理レベルを前記メモリロケーションに出力するよう、
所定の異なる電圧の組を前記電極に選択的に加える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路に関し、特
にFAMOSタイプのメモリセル又はメモリロケーション（m
emory location）、すなわちFAMOSタイプの集積回路に
関する。
【０００２】
【従来の技術】FAMOS（Floating-Gate Avalanche-Injec
tion MOS）技術が、p型MOSトランジスタで得られるメモ
リロケーションを用いており、そのシングルゲートが絶
縁されている（すなわち電気的に接続されていない）こ
とは想像できるであろう。
【０００３】従って、このシングルゲートは浮遊してい
る。
【０００４】このメモリロケーションは、p型MOSトラン
ジスタ製造の基本的な技術的処理にさらなるステップを
加えることなく得ることができる。例えばFLASH、EPRO
M、又はEEPROM型等フローティングゲート及びコントロ
ールゲートを備える他のメモリロケーションと異なり、
FAMOSメモリセルは、シングルフローティングゲートの
みを備えている。
【０００５】FAMOSメモリロケーションを消去するにあ
たり、紫外線を採用することができる。この場合、この
タイプのメモリロケーションは、OTP（one-time progra
mmable）メモリとして特に用いられる。
【０００６】現在、FAMOSメモリセルの構成は、線形ト
ランジスタに依存している。それはつまり、アクティブ
領域（active region）に重なり、従ってトランジスタ
のソース及びドレインの２つの電極を定める矩形ゲート
を有するものである。それゆえメモリロケーションは完
全に対称であり、プログラムモード及び読み出しモード
におけるその電気的特性は、トランジスタが接続される
方法には依存していない。
【０００７】複数のプログラムレベル、及び従って複数
の読み出しレベル、例えば４つのプログラムレベルであ
りすなわちメモリセル毎に２ビットのもの、を備える唯
一の可能な方法は、プログラム時間を細かく制御し、そ
れによって多くの又は少ない電荷をフローティングゲー
トに注入することである。
【０００８】
【発明が解決しようとする課題】しかしながらかかる方
法は、具現化が極度に困難であり、読み出し回路の性能
に適合する一時的プログラムウィンドウを保証するため
に、臨界的制御メカニズムを必要とする。
【０００９】本発明の目的は、少なくとも３つの完全に
自然のプログラムレベルを持つことができるFAMOSメモ
リロケーションを提供することである。少なくともこの
プログラムレベルは、メモリロケーションの物理的特性
及び加えられた様々なバイアス電圧に依存しているが、
一般的に１ｍｓ単位の所定飽和時間以上で、これらのバ
イアス電圧が加えられる時間の長さには依存していな
い。実際、本発明によると、メモリロケーションは自然
に自らこの飽和時間を超え、プログラムレベルに対応し
た平衡点は、加えられたバイアス電圧のみに依存してい
る。
【００１０】
【課題を解決するための手段】よって本発明は、アクテ
ィブ領域にある少なくとも２つの電極を定めるよう、少
なくとも２つの非対称な重なりの輪郭に沿って半導体基
板のアクティブ面に重なる、シングルフローティングゲ
ートを有するFAMOSメモリロケーションを備えるメモリ
デバイスを備える。
【００１１】さらにメモリデバイスは、少なくとも３つ
のプログラム論理レベルを前記メモリロケーションに出
力するよう、所定の異なる電圧の組を前記電極に選択的
に加えるメモリロケーションプログラム手段を含む。
【００１２】本発明に係るFAMOSメモリロケーション
は、非対称構成を有する。従って、複数の別々のプログ
ラムレベルが、様々な電極に加えられたバイアス電圧に
従って「自然に」生成されることが可能となる。所定時
間後、メモリロケーションはゲートに注入される電荷の
数についての平衡点に自分で達し、それによりプログラ
ム論理レベルの定義を可能にする。
【００１３】さらに本発明にかかるFAMOSセルは、従来
のCMOS製造処理、特に注入に関して修正を必要としな
い。異なる組のバイアス電圧を組み合わせて、様々なプ
ログラムレベルが得られるようにしているのは、ゲート
の配置だけである。いいかえると、本発明に係るメモリ
ロケーションは、本来不揮発性メモリセルの生成目的と
されていないCMOS論理処理と直接適合する。
【００１４】本発明の一実施形態によると、前記フロー
ティングゲートは、２つの電極を定義するよう、２つの
非対称な重なりの輪郭に沿って前記アクティブ面に重な
る。このことは特に、ゲートが環状構成を有するときに
当てはまる。
【００１５】前記３つのプログラム論理レベルの１つ
は、例えば消去されたメモリロケーションに対応し、こ
の場合前記プログラム手段は、前記メモリロケーション
における電極にバイアス電圧を加えない。
【００１６】第２プログラム論理レベルをメモリロケー
ションに出力するにあたっては、前記メモリロケーショ
ンプログラム手段は例えば、第１電極をメモリロケーシ
ョントランジスタのドレインと定義し、第２電極をメモ
リロケーショントランジスタのソースと定義し、対応す
る第１バイアス電圧を加える。
【００１７】第３プログラム論理レベルをメモリロケー
ションに出力するにあたっては、前記メモリロケーショ
ンプログラム手段は例えば、第１電極をメモリロケーシ
ョントランジスタのソースと定義し、第２電極をメモリ
ロケーショントランジスタのドレインと定義し、対応す
る第２バイアス電圧を加える。
【００１８】実例を挙げると、プログラム手段は、例え
ば最初の場合０ボルトを第１電極に加え、５ボルトを第
２電極に加える。第２の場合、５ボルトを第１電極に加
え、０ボルトを第２電極に加える。
【００１９】ゲートが環状構成を有するとき、第１電極
を該ゲートの内側に位置する中央電極と定義することが
できる一方、第２電極を該ゲートの外側に位置する周辺
電極として定義することができる。
【００２０】本発明の他の実施形態では、フローティン
グゲートは、ゲートの外側に位置する周辺電極、８の字
の第１ループの内側に位置する第１中央電極、及び８の
字の第２ループの内側に位置する第２中央電極、を定義
する８の字の形の配置を有する。メモリロケーションプ
ログラム手段は、３つ以上、例えば４つ又はそれ以上の
プログラム論理レベルをメモリロケーション上に出力す
るために、異なる組のバイアス電圧を前記電極に選択的
に加えることができる。
【００２１】これに関連して、メモリロケーションプロ
グラム手段は、前記３つの電極のうち１つをメモリロケ
ーショントランジスタのドレインと定義し、前記３つの
電極のうち他の１つを該メモリロケーショントランジス
タのソースと定義し、第３の電極を制御電極と定義する
ことができる。
【００２２】メモリロケーションプログラム手段は例え
ば、各々異なるプログラム論理レベルを得るために、対
応するバイアス電圧をソース及びドレインに加え、ソー
ス電圧及びドレイン電圧の間の異なる電圧を前記制御電
極に選択的に加えることができる。
【００２３】もちろん、ソース及びドレインを、さらに
多くのプログラムレベルを得るために逆にすることも可
能である。
【００２４】プログラム論理レベルの１つは、消去され
たメモリロケーションに対応し、メモリロケーションの
電極にバイアス電圧を加えないとすることも可能であ
る。
【００２５】例えば、周辺電極は、トランジスタのソー
スに対応することができ、ドレインは、２つの中央電極
のうち１つに対応することができる。
【００２６】本発明に係るデバイスは、プログラム論理
レベルの読み出し手段であって、ドレイン電流を測定で
きるよう前記メモリロケーショントランジスタのソース
及びドレインに特定のバイアス電圧を加える手段をさら
に含む。
【００２７】望ましくは、読み出し手段が、ソースを周
辺電極と定義するとき、より大きいドレイン電流を得る
ことができる。
【００２８】本発明の対象は、以上で定義したメモリデ
バイスの少なくとも１つを備える集積回路でもある。
【００２９】
【発明の実施の形態】図１において、CMはFAMOSメモリ
ロケーションを示している。このメモリロケーション
は、例えば「浅い溝」タイプの絶縁領域（ここでは説明
を簡単にするため図示しない）に囲まれたシリコン基板
のアクティブ領域ZAにおいて、pMOSトランジスタのゲー
トGRを備えている。このゲートGRは、フローティングゲ
ートであり、すなわち電気的に接続されていないもので
あり、例えば二酸化ケイ素でできた酸化層のゲートを介
してアクティブ領域の上にのっている。
【００３０】ゲートGRは、環状の構成を有し、その結果
２つの非対称の輪郭、すなわち内周PF2より長い外
（周）の輪郭PF1、に従ってアクティブ領域に重なる。
【００３１】それゆえゲートGRはアクティブ領域におい
て、第１に中央電極ECを、第２に周辺電極EPを定める。
コンタクトパッドCCは、バイアス電圧を受けるべく中央
電極ECにおかれる。さらに周辺電極は、バイアス電圧を
さらに受けるために、複数のコンタクトパッドCPに接続
される。
【００３２】重なりの輪郭PF1及びPF2の外形が非対称な
ので、ゲート／中央電極の結合容量は、ゲート／周辺電
極の結合容量より低い。
【００３３】この構成が、異なる組のバイアス電圧と組
み合わされることで、メモリロケーションCMの複数自然
プログラムレベルを取得することを可能にしている。
【００３４】図１は、スイッチSWの極めて概略的な形式
のプログラム手段を示している。スイッチSWは、制御手
段MCにより制御され、様々な位置を仮定することがで
き、様々な組のバイアス電圧をメモリロケーション電極
の接触部に加えることを可能にしている。物理的に、こ
れらのプログラム手段は、例えばゲート及びマルチプレ
クサを備える論理回路の形式で、当業者により容易につ
くることができる。
【００３５】第１プログラムレベルは、消去されたメモ
リロケーションで得ることができる。この場合、メモリ
ロケーションの電極にバイアス電圧を加えられない。そ
してスイッチSWの２つの枝は点１にある。
【００３６】第２プログラムレベルは、スイッチSWの２
つの枝を点２におくことにより得られる。この方法にお
いて、中央電極の接触部CCは、供給電圧Vdd、例えば＋
５ボルトに接続されるが、周辺電極の接触部CPはアース
される。
【００３７】かかる構成において、周辺電極EPは、pMOS
のドレインであるが、中央電極は、pMOSトランジスタの
ソースである。
【００３８】第３プログラムレベルは、接触部CPを点３
に接続すること、及び接触部CCをアースされている中央
の点２に接続することにより得ることができる。この場
合、ドレインとして動作するのは中央電極ECであり、ソ
ースとして動作するのは周辺電極である。
【００３９】ゲート／ソースとゲート／ドレインの結合
容量が違うので、ゲートに注入される電荷の数は、ドレ
インが周辺部にあるときよりドレインが中央にあるとき
の方が多くなる。
【００４０】プログラム論理は、一般的には−１ボルト
程度の特定ソース／ドレイン読み出し電圧Vdsを加える
ことにより読み出される。実際測定は、メモリロケーシ
ョンを望ましくない形でプログラムしないために、あま
り高いスレッショールド電圧を超えないことを保証する
ためなされる。従って、表示にあたっては、０ボルトの
ソース電圧及び−１ボルトのドレイン電圧が選択され
る。
【００４１】読み出しは、ソースを周辺電極として、ド
レインを中央電極として選択することにより又はその反
対で実行することができる。しかしながら、より高いド
レイン電流を得るために、読み出しモードにおいてドレ
インを周辺電極として選択することは都合がよい。これ
は、ドレイン電圧がソース電圧より低いので、ゲートの
電位が、ゲートが周辺電極の電位になるまで負の電位に
なるからである。その結果、ゲート／ソース電圧は、こ
の構成において、中央電極のドレインで得られるゲート
／ソース電圧より高くなる。この結果、トランジスタの
伝導性は高くなり、ドレイン電流は大きくなる。
【００４２】図１において、読み出し処理は、スイッチ
SWを操作して、接触部CPを−１ボルトに等しい電圧VLに
接続される点４に接続すること、そして接触部CCをアー
スされる他の点４に接続することにより、実行される。
このようにして読み出しモードでは、ドレインは周辺部
にある。
【００４３】ドレイン電流レベルの測定により、３つの
プログラムレベルを区別することができる。具体的に
は、メモリセルが消去された状態の時、pMOSトランジス
タはオフになり、すなわち数ピコアンプ程度のドレイン
電流が得られる。メモリセルが、ソースが中央にありド
レインが周辺にあるとしてプログラムされるとき、ドレ
イン電流は100μA程度となる。ドレインが中央にありソ
ースが周辺にあるようにメモリセルがプログラムされる
とき、このドレイン電流は大きくなり、例えば３倍に大
きくなる。
【００４４】図２に示された実施形態において、ゲート
は８の形の構成を有している。これは、３つの重なりの
輪郭PF1,PF2,PF3に沿ってアクティブ領域ZAに重なる。
外側の重なりの輪郭は、この８の字の２つのループの、
それぞれ内周に対応する２つある内側の重なりの輪郭PF
2及びPF3とは別のものである。
【００４５】従ってフローティングゲートは、ゲートGR
の外側にある周辺電極EP、８の字の第１ループの内側に
ある第１中心電極EC1、８の字の第２ループの内側にあ
る第２中心電極EC2を定めている。
【００４６】例えば、中心電極EC1をpMOSトランジスタ
のドレインとして、周辺電極EPをpMOSトランジスタのソ
ースとして定義することが可能である。第２中心電極EC
2は制御電極として扱われる。
【００４７】さらに具体的には、メモリセルをプログラ
ムする例として、ソースに５ボルトを加え、ドレインに
０ボルトを加える。この結果、第１プログラム論理レベ
ルになる。
【００４８】次に、複数の異なる値のバイアス電圧を選
択的に制御電極EC2に加える。このバイアス電圧はソー
ス電圧とドレイン電圧の間にある。各制御電圧値は、ゲ
ートに注入される電荷の数を修正し、その結果異なるプ
ログラム論理状態を出力する。それゆえ４つのプログラ
ムレベルを、容易に得ることができる。
【００４９】プログラムレベルの数は、ソース及びドレ
イン電圧の極を逆にしてこの制御電圧を使用することに
よりさらに増やすことができるが、周辺にあるドレイン
及び８の字の第１ループにあるソースを定義するためで
ある。
【００５０】もちろん、先の実施形態のように、プログ
ラム論理レベルの１つは消去されたメモリロケーション
に対応し、プログラム手段はバイアス電圧をメモリロケ
ーションの電極に加えないとすることもできる。
【００５１】このメモリセルCMのプログラムレベル読み
出しに関し、このことは先の実施形態の場合の上述のも
のと同様の方法で実行される。
【００５２】どの実施形態を用いる場合でも、メモリセ
ルは、集積回路において、行列配置である他の同様のメ
モリセルで用いることができる。それゆえメモリ平面が
得られ、セル数において特にコンパクトとなり、多くの
数の符号の組み合わせが可能となる。
【００５３】本発明は説明した実施形態に限定されるも
のではなく、むしろこの変形例全てを含む。従って、ゲ
ートの他の非対称の重なりの輪郭を考えることも可能で
ある。しかしながら環状の輪郭が望ましい。それは、ア
クティブ領域に囲まれる絶縁領域の輪郭を修正すること
なく、記憶されたデータを保持できるようにしているか
らである
【図面の簡単な説明】
【図１】本発明に係るメモリデバイスの第１実施形態を
示す図である。
【図２】本発明に係るメモリデバイスの第２実施形態を
示す図である。
【符号の説明】
CM メモリロケーション CC,CP コンタクトパッド EP 周辺電極 GR ゲート ZA アクティブ領域 SW スイッチ MC 制御手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キャスパー・ダニエル フランス国 38660 サン・ヒレール・ド ゥ・トゥヴェ、シュマン・ドゥ・マルガン 21 (72)発明者 フォーネル・リチャード フランス国 38660 ランバンン、シュマ ン・デ・フォンタネット 171 Ｆターム(参考） 5B025 AA02 AB02 AC04 AD04 AF04 5F083 EP03 EP22 NA01 ZA21 5F101 BA12 BA17 BB06 BB12 BD35 BF05

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】アクティブ領域にある少なくとも２つの電
    極を定めるよう、少なくとも２つの非対称な重なりの輪
    郭に沿って半導体基板のアクティブ面に重なる、シング
    ルフローティングゲートを有するFAMOSメモリロケーシ
    ョンと、 少なくとも３つのプログラム論理レベルを前記メモリロ
    ケーションに出力するよう、所定の異なる電圧の組を前
    記電極に選択的に加えるメモリロケーションプログラム
    手段と、を備えるメモリデバイス。
  2. 【請求項２】前記フローティングゲートは、２つの電極
    を定義するよう、２つの非対称な重なりの輪郭に沿って
    前記アクティブ面に重なり、 前記３つのプログラム論理レベルの１つは、消去された
    メモリロケーションに対応し、この場合前記メモリロケ
    ーションプログラム手段は、前記メモリロケーションに
    おける電極にバイアス電圧を加えないで、 第２プログラム論理レベルを前記メモリロケーションに
    出力するにあたっては、前記メモリロケーションプログ
    ラム手段は、第１電極をメモリロケーショントランジス
    タのドレインと定義し、第２電極をメモリロケーション
    トランジスタのソースと定義し、対応する第１バイアス
    電圧を加え、 第３プログラム論理レベルを前記メモリロケーションに
    出力するにあたっては、前記メモリロケーションプログ
    ラム手段は、第１電極をメモリロケーショントランジス
    タのソースと定義し、第２電極をメモリロケーショント
    ランジスタのドレインと定義し、対応する第２バイアス
    電圧を加える、請求項１に記載のデバイス。
  3. 【請求項３】第１電極を該ゲートの内側に位置する中央
    電極と定義し、第２電極を該ゲートの外側に位置する周
    辺電極として定義する環状構成を、ゲートが有する請求
    項２に記載のデバイス。
  4. 【請求項４】前記フローティングゲートは、ゲートの外
    側に位置する周辺電極、８の字の第１ループの内側に位
    置する第１中央電極、及び８の字の第２ループの内側に
    位置する第２中央電極、を定義する８の字の形の配置を
    有し、前記メモリロケーションプログラム手段は、３つ
    以上のプログラム論理レベルをメモリロケーション上に
    出力するために、異なる組のバイアス電圧を前記電極に
    選択的に加える、請求項１に記載のデバイス。
  5. 【請求項５】前記メモリロケーションプログラム手段
    は、前記３つの電極のうち１つをメモリロケーショント
    ランジスタのドレインと定義し、前記３つの電極のうち
    他の１つを該メモリロケーショントランジスタのソース
    と定義し、第３の電極を制御電極と定義し、 前記メモリロケーションプログラム手段は、各々異なる
    プログラム論理レベルを得るために、対応するバイアス
    電圧をソース及びドレインに加え、ソース電圧及びドレ
    イン電圧の間の異なる電圧を前記制御電極に選択的に加
    える、請求項４に記載のデバイス。
  6. 【請求項６】プログラム論理レベルの１つは、消去され
    たメモリロケーションに対応し、メモリロケーションの
    電極にバイアス電圧を加えない、請求項４又は５に記載
    のデバイス。
  7. 【請求項７】前記周辺電極は、トランジスタのソースに
    対応し、ドレインは、２つの中央電極のうち１つに対応
    する、請求項４から６のいずれか１つに記載のデバイ
    ス。
  8. 【請求項８】プログラム論理レベルの読み出し手段であ
    って、ドレイン電流を測定できるよう前記メモリロケー
    ショントランジスタのソース及びドレインに特定のバイ
    アス電圧を加える手段をさらに備える、請求項１から６
    のいずれか１つに記載のデバイス。
  9. 【請求項９】前記読み出し手段は、ソースを周辺電極と
    定義する、請求項８に記載のデバイス。
  10. 【請求項１０】請求項１から９のいずれか１つによるメ
    モリデバイスを少なくとも１つ備える集積回路。
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