KR19980081627A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR19980081627A
KR19980081627A KR1019980014362A KR19980014362A KR19980081627A KR 19980081627 A KR19980081627 A KR 19980081627A KR 1019980014362 A KR1019980014362 A KR 1019980014362A KR 19980014362 A KR19980014362 A KR 19980014362A KR 19980081627 A KR19980081627 A KR 19980081627A
Authority
KR
South Korea
Prior art keywords
resistor
memory element
semiconductor device
comparison
voltage
Prior art date
Application number
KR1019980014362A
Other languages
English (en)
Other versions
KR100299549B1 (ko
Inventor
오까모또유지
후나하시노리오
Original Assignee
가네꼬히사시
닛뽕덴끼가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬히사시, 닛뽕덴끼가부시끼가이샤 filed Critical 가네꼬히사시
Publication of KR19980081627A publication Critical patent/KR19980081627A/ko
Application granted granted Critical
Publication of KR100299549B1 publication Critical patent/KR100299549B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3422—Circuits or methods to evaluate read or write disturbance in nonvolatile memory, without steps to mitigate the problem
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/005—Circuit means for protection against loss of information of semiconductor storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0216—Coatings
    • H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02162—Coatings for devices characterised by at least one potential jump barrier or surface barrier for filtering or shielding light, e.g. multicolour filters for photodetectors
    • H01L31/02164—Coatings for devices characterised by at least one potential jump barrier or surface barrier for filtering or shielding light, e.g. multicolour filters for photodetectors for shielding light, e.g. light blocking layers, cold shields for infrared detectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Photometry And Measurement Of Optical Pulse Characteristics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치는 제 1 및 제 2 소자와, 차광 소자 및 비교기를 포함한다. 제 1 및 제 2 소자는 동일한 기판위에 형성되고, 자외선의 조사시 전기적 특성이 변화하며, 변화된 상태를 유지한다. 제 1 소자는 제 2 소자의 배열과 동일한 배열을 갖는다. 차광 소자는 자외선을 차폐시키기 위하여 제 1 소자위에 형성된다. 비교기는 제 1 및 제 2 소자의 전기적 특성들을 비교하여 비교 결과에 근거하여 이상 검출 신호를 출력한다.

Description

반도체 장치
본 발명은 자외선의 방사를 검출하기 위한 자외선 검출부를 가진 반도체 장치에 관한 것이다.
현재, 전기적으로 삭제가능한 프로그램가능한 판독전용 메모리 (EEPROM) 가 통신 기능에 중요한 휴대용 컴퓨터내의 일반적인 외부 메모리 장치로서 사용되고 있다. EEPROM 은 데이터가 개별적인 메모리셀내에서 또는 개별적인 메모리셀로부터 전기적으로 기록되거나 삭제될수 있는 이점이 있다. 그러나, EEPROM 내에 저장된 데이터는 자외선의 조사에 의해 자연적으로 삭제된다.
이런 이유로, 일본 실용신안 공개 번호 제 5-38915 호에 개시되어 있는 바와 같이, 데이터 삭제를 초래하는 자외선을 차폐시키기 위하여 차광막이 EEPROM 셀위에 통상적으로 형성되어 있다.
차광막은 종래에는 EEPROM 셀위에 형성되어 있기 때문에, 차광막이 손상되어 EEPROM 셀에 자외선광이 조사되더라도 반도체 장치는 동작한다. 이 경우에, 어떤 셀의 데이터가 우연히 삭제되더라도 동작 이상은 검출되지 않는다. 저장된 어떤 데이터가 비정상이 된 결함이 있는 EEPROM을 가진 반도체 장치가 바람직하지 않게 사용된다.
이러한 EEPROM 이 컴퓨터의 외부 메모리 장치로서 사용될 때, 컴퓨터는 파괴된 데이터로 인하여 폭주할 수 있다.
본 발명의 목적은 자외선등의 영향하에서 특성이 변화하는 소자로 만들어지며, 자외선에 의해 특성이 변화되는 소자에 자외선이 조사되는 것을 검출할 수 있는 반도체 장치를 제공하는 것이다.
도 1a 는 본 발명의 실시예 1 에 따른 반도체 장치의 개략적 배열을 도시한 도면.
도 1b 는 도 1a 에 도시된 메모리 소자의 주요 부분의 개략도.
도 2 는 도 1a 에 도시된 반도체 장치의 동작을 설명하기 위한 플로우챠트.
도 3 은 본 발명의 실시예 2 에 따른 반도체 장치의 개략적 배열을 도시한 도면.
도 4 는 메모리 소자의 특성을 도시한 그래프.
도 5 는 본 발명의 실시예 3 에 따른 반도체 장치의 개략적 배열을 도시한 도면.
*도면의 주요부분에 대한 부호의 설명*
1 : 셀 2 : 비교 셀
3 :검출기 4, 5 : 감지 증폭기
6, 7 : 인버터 8 : 비교기
11, 21 : 메모리 소자 11a : 차광 소자
12, 22 : 저항 101 : 반도체 기판
102 : 소오스 103 : 드레인
105 : 플로팅 게이트 106, 108 : 절연막
107 : 제어 게이트 109 : 소오스 전극
110 : 드레인 전극 41, 42, 51, 52 : pMOS 트랜지스터
43, 44, 53, 54 : nMOS 트랜지스터
상기 목적을 성취하기 위하여, 본 발명에 따라서, 동일한 기판위에 형성되며, 자외선의 조사하에서 전기적 특성이 변화하며, 변화된 상태를 유지하며, 제 1 소자가 제 2 소자의 배열과 같은 배열을 가진, 제 1 및 제 2 소자와; 자외선을 차폐하기 위하여 제 1 소자위에 형성된 차광 소자; 및 제 1 소자와 제 2 소자의 전기적 특성을 비교하여 비교 결과에 근거하여 이상 검출 신호를 출력하는 비교 수단을 포함하는 반도체 장치가 제공된다.
본 발명은 첨부된 도면을 참조로 하기에 상세히 설명된다.
도 1a 및 1b 는 도 1a 에 도시된 바와 같이, 본 발명의 실시예 1 에 따른 반도체 장치를 개략적으로 도시한다. 도 1a 에 도시된 바와 같이, 실시예 1 의 반도체 장치는 반도체 기판 (이후에 설명될 것임) 위에 형성된 셀 (1) 과 비교셀 (1) 및, 검출기 (3)를 포함한다. 비교셀 (2)과 검출기 (3) 는 자외선 검출부를 구성한다. 셀 (1) 은 메모리 소자 (11) 와 메모리 소자 (11) 의 드레인에 접속된 저항 (12) 으로 이루어져 있다. 도 1b 에 도시된 바와 같이, 자외선을 차폐시키거나 감소시키기 위한 알루미늄 차광 소자 (11a) 가 메모리 소자 (11) 위에 형성된다. 비교셀 (2) 은 비교 메모리 소자 (21) 와 비교 메모리 소자 (21) 의 드레인에 접속된 저항 (22) 으로 이루어져 있다.
이상 검출기 (3) 는 메모리 소자 (11) 과 저항 (12) 의 한단자사이의 접속점에서의 신호와 비교 메모리 소자 (21) 와 저항 (22) 의 한 단자사이의 접속점에서 신호를 비교한다. 이러한 신호들사이의 차이가 소정값이상이 될 때, 이상 검출기 (3) 는 이상을 결정하고, 이상 검출 신호를 출력한다. 각각의 저항 (21 및 22) 의 다른 단자는 전원에 접속되고, 메모리 소자 (11) 와 비교 메모리 소자 (21) 의 소오스는 접지된다.
이 반도체 장치는 도시되지는 않았지만 EEPROM 등을 더 포함한다. 이상 검출기 (3) 로부터 이상 검출 신호를 수신한 후에, EEPROM 의 동작은 정지한다.
메모리 소자 (11) 의 구조가 도 1b를 참조로 설명된다.
n 형 불순물로 도핑된 소오스 (102) 및 드레인 (103) 은 소정 간격으로 p 형 반도체 기판 (101) 내에 형성된다. 주변과 전기절연된 플로팅 게이트 (105) 는 소오스 (102) 와 드레인 (103) 사이에 끼워진 영역내에서 게이트 절연막 (104)을 통하여 형성된다. 제어 게이트 (107) 는 절연막 (106)을 통해 플로팅 게이트 (105) 위에 형성된다. 플로팅 게이트 (105) 와 제어 게이트 (107) 는 짙게 도핑된 폴리실리콘으로 이루어져 있다.
상기 설명된 바와 같이, 실시예 1 의 메모리 소자 (11) 는 차광 소자 (11a) 가 제어 게이트 (107) 위의 절연막 (108)을 통해 전체 플로팅 게이트 (105)를 덮도록 형성된다. 소오스 전극 (109) 은 소오스 (102) 와 옴 접촉하며, 드레인 전극 (110) 은 드레인 (103) 과 옴 접촉한다.
비교 메모리 소자 (21) 는 메모리 소자 (11) 의 구조와 실제로 구조가 동일하다. 비교 메모리 소자 (21) 는 차광 소자 (11a) 가 없다는 것만 메모리 소자 (11) 과 다르다. 즉, 메모리 소자 (11) 과 비교 메모리 소자 (21) 는 소오스 및 드레인에서 확산 밀도가 같으며, 게이트 길이가 같으며, 게이트폭등도 같다.
메모리 소자 (11) 와 비교 메모리 소자 (21)에서, 플로팅 게이트 (105) 내에 전자가 축적되지 않으면, 전류는 게이트 전압을 제어 게이트 (107) 에 인가할때 소오스 (102) 및 드레인 (103)을 통해 흐른다. 전자가 플로팅 게이트 (105) 내에 축적되면, 플로팅 게이트 (105) 내의 전자중의 음 전하로 인하여, 소오스 (102) 와 드레인 (103) 사이에 채널이 결코 유도되지 않는다. 이 상태에서, 한계 전압이 증가하고, 동일한 게이트 전압이 제어 게이트 (107) 에 인가되더라도 소오스 (102) 와 드레인 (103)을 통해 전류가 흐르지 않는다.
전자가 플로팅 게이트 (105) 내에 축적되는 상태는 제어 게이트 (107) 와 드레인 (103) 에 걸쳐 예를 들면, 10에서 20V 의 고전압을 인가함으로써 형성될 수 있다. 더 상세히, 고전압이 제어 게이트 (107) 와 드레인 (103) 에 걸쳐 인가될 때, 채널을 통과하여 지나는 전자는 드레인 (103) 의 끝에서 높은 전기장하에서 전자 사태 항복을 초래한다. 이때 형성된 고에너지 전자 몇몇은 게이트 절연막 (104) 에 의해 형성된 전위 장벽을 지나가고, 게이트 절연막 (104) 의 전도 대역으로 주입되고, 드레인 (103), 플로팅 게이트 (105) 및 소오스 (102) 사이의 용량성 결합에 의해 발생된 전기장에 의해 플로팅 게이트 (105) 로 이동한다.
플로팅 게이트 (105) 내에 축적된 전자는 자외선의 조사에 의해 열 캐리어로 변화된다. 열 캐리어는 상위 및 하위 절연막 (104 및 106)을 통해 제어 게이트 (107) 와 반도체 기판 (101) 으로 새어나간다.
자외선의 조사를 검출하는 동작이 설명된다.
도 1a 에 도시된 자외선 검출부에서, 전자는 초기 상태에서 메모리 소자 (11) 와 비교 메모리 소자 (21) 의 플로팅 게이트 (105) 내에 축적된다. 이 상태에서, 한계 전압은 상기 설명된 바와 같이, 메모리 소자 (11) 와 비교 메모리 소자 (21) 모두에서 높다. 그러므로, 이상 검출기 (3)에서, 셀 (1) 로부터의 입력 신호의 전압은 비교 셀 (2) 로부터의 입력 신호의 전압과 같다.
이 상태에서, 셀 (1) 과 비교 셀 (2) 에 자외선이 조사될 때, 비교 메모리 소자 (21) 의 플로팅 게이트 (105) 에만 자외선이 조사된다. 그 다음에, 비교 메모리 소자 (21) 의 플로팅 게이트 (105) 내에 축적된 전자는 감소하고, 상기 설명된 바와 같이, 한계 전압은 비교 메모리 소자 (21) 내에서 감소한다. 결과적으로, 이상 검출기에서, 셀 (1)로부터의 입력 신호의 전압은 비교 셀 (2) 로부터의 입력 신호의 전압과 다르게 된다.
두 개의 입력 신호들사이의 전압차가 소정값이상이 될 때, 이상 검출기 (3) 는 이상을 검출하고 이상 검출 신호를 출력한다. 즉, 실시예 1 의 반도체 소자에서, 이상 검출기 (3) 는 자외선의 조사에 응답하여 이상 검출 신호를 출력한다. 이상 검출기 (3) 로부터의 이상 검출 신호의 존재/부재를 감시함으로써, 자외선의 조사는 검출될 수 있다.
도 2 는 상기 배치를 가진 반도체 장치의 동작을 도시한다. 도 2를 참조로, 이상 검출 신호가 이상 검출기 (3) 으로부터 출력되는지가 단계 S1에서 조사된다. 단계 S1에서 예 이면, 흐름은 단계 S2 로 이동하여 동작을 중지한다. 단계 S1에서 아니오 이면, 흐름은 단계 S3 으로 이동하여, 소정 시간동안 동작을 연속적으로 수행한다. 소정 시간이 경과한 후에, 흐름은 단계 S1 으로 이동하여, 상기 동작을 반복적으로 실행한다.
상기 설명된 동작에서, 반도체 장치의 동작은 이상 검출 신호의 출력에 따라서 정지되지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 정상 데이터는 이상 검출 신호의 출력시 반도체 장치의 EEPROM 에 재기록될 수 있다.
도 3 은 본 발명의 실시예 2 에 따른 반도체 장치를 개략적으로 도시한다.
실시예 2에서, 도 3 에 도시된 바와 같이, 동작 증폭기로 이루어진 비교기 (303) 가 도 1a 에 도시된 이상 검출기 (3)를 대신하고, 나머지 배치는 도 1a 와 동일하다.
이러한 배치를 가진 반도체 장치에서 자외선을 검출하는 동작이 설명된다. 메모리 소자 (11) 와 비교 메모리 소자 (21)에서, 예를 들면 10에서 20V 까지의 고전압이 제어 게이트 (107) 와 드레인 (103) 에 걸쳐 인가된다. 그 다음에, 전자는 메모리 소자 (11) 와 비교 메모리 소자 (21) 의 플로팅 게이트 (105) 내에 축적되고, 메모리 소자 (11) 와 비교 메모리 소자 (21) 는 도 4 에 도시된 특성 A 의 상태로 변화한다. 즉, 소오스 및 드레인은 게이트 전압 VG= 하이 의 인가시에도 비전도성이 유지된다.
반도체 장치에 자외선이 조사될 때, 자외선은 차광 소자 (11a) 가 형성되지 않는 비교 메모리 소자 (21) 의 플로팅 게이트 (105) 에 도달하고, 플로팅 게이트 (105) 내의 전자는 감소한다. 결과적으로, 비교 메모리 소자 (21) 는 도 4 에 도시된 특성 B 의 상태로 변화한다.
이때, 게이트 전압 VG= 하이 이 제어 게이트 (107) 에 인가되면, 드레인 전류는 IA로 증가한다. 그러나, 차광 소자 (11a) 가 자외선의 조사를 차폐하기 때문에 메모리 소자 (11) 는 도 4 에 도시된 특성 A 의 상태로 남아있다. 따라서, 메모리 소자 (11)에서, 드레인 전류는 게이트 전압 VG= 하이 이 제어 게이트에 인가되더라도 0 으로 남아있다.
신호선 F 의 전위 (VF) 는 신호선 H 의 전위 (VH) 와 비교되어 VF＞VH를 얻는다. 비교기 (303) 로의 두 개의 입력은 전위차를 가지며, 비교기 (303) 로부터의 출력은 반전된다. 즉, 비교기 (303) 로부터의 출력을 반전시킴으로서, 반도체 장치로의 자외선의 조사는 히스토리 (history) 로서 유지된다.
도 5 는 본 발명의 실시예 3 에 따른 반도체 장치를 개략적으로 도시한다. 도 1a 에서와 같은 참조 범호가 동일 부분에 표시된다.
도 5 에 도시된 바와 같이, 실시예 3에서, 반도체 장치는 셀 (1) 과 비교셀 (2) 로부터의 출력을 증폭시키고, 증폭된 출력을 비교기 (이상 검출기)(8) 에 출력하기 위한 감지 증폭기 (5 및 4)와; 감지 증폭기 (5 및 4) 에 접속되며, 셀 (1) 과 비교 셀 (2) 의 기판과 동일한 기판위에 형성된 비교 셀 (2a)을 더 포함한다. 비교셀 (2a) 은 비교 메모리 소자 (21a)와 비교 메모리 소자 (21a) 의 드레인에 접속된 저항 (22a) 으로 이루어져 있다.
셀 (1) 의 저항 (12) 과 비교셀 (2) 의 저항 (22) 는 동일한 저항값 R21 과 R22를 갖도록 설정되고, 비교셀 (2a) 의 저항 (22a) 은 저항 (22) 의 저항값보다 큰 저항값 (R22a)을 갖도록 설정된다. (R22a＞R21) 메모리 소자 (11) 는 도 4 에 도시된 특성 B를 나타내도록 구성된다. 특성 B 의 상태는 소오스와 드레인사이의 비전도 상태 (도 4 에 도시된 특성 A) 와 소오스와 드레인 사이의 전도 상태 (도 4 에 도시된 특성 D) 사이의 중간 특성이다.
감지 증폭기 (4) 는 비교셀 (2 및 2a) 로부터의 출력을 수신하는 반면, 감지 증폭기 (5) 는 셀 (1) 과 비교 셀 (2a) 로부터의 출력을 수신한다. 감지 증폭기 (4) 는 pMOS (p 채널 MOS) 트랜지스터 (41 및 42) 와 nMOS (n 채널 MOS) 트랜지스터 (43 및 44) 로 만들어진 CMOS (Complementary Metal Oxide Semiconductor) 구조를 갖는다. 유사하게, 감지 증폭기 (5) 는 pMOS 트랜지스터 (51 및 52) 와, nMOS 트랜지스터 (53 및 54) 로 이루어진 CMOS 구조를 갖는다. 감지 증폭기 (4) 로부터의 출력은 인버터 (6)를 통해 비교기 (8) 로 입력된다. 감지 증폭기 (5) 로부터의 출력은 인버터 (7)를 통해서 비교기 (8) 에 입력된다.
이 배치에서, 비교 메모리 소자 (21 및 21a) 모두가 전도 상태에 있을 때, 비교 메모리 소자 (21 및 21a) 의 드레인측위의 L 점에서의 전압 (VL) 과 M 점에서의 전압 (VM) 이 비교되어, R22a＞R22 이기 때문에 VL＞VM이다. 메모리 소자 (11 및 21) 의 드레인 전류 (ID11및 ID21) 는 도 4 로부터 ID11=IA이고 ID21=IB이므로, ID11＞ID21의 관계를 갖는다.
그러므로, 메모리 소자 (11) 의 드레인 측위의 K 점에서의 전위는 L 점에서의 전위보다 높다. 두 비교 메모리 소자 (21 및 21a) 가 전도상태에 있을 때, VK＞VL＞VM가 유지된다. 한편, 비교 메모리 소자 (21a) 만이 비전도 상태에 있을 때(도 4 에 도시된 특성 A), 전위 VK,VG및 VG는 VM＞VK＞VL의 관계를 갖는다.
감지 증폭기 (4 및 5) 의 동작이 설명된다. 감지 증폭기 (4 및 5) 는 일반적으로 사용되는 전류 미러형 감지 증폭 회로이며, 동일한 특성을 갖도록 설계된다.
감지 증폭기 (4)를 고려하여, 출력 인버터 (6) 의 한계 전압은 N 점에서 전압 VN과 동일하도록 설정된다. N 점에서의 전압 VN은 트랜지스터 (42 및 44) 에 의한 전압 분배로 발생된다. 유사하게, O 점에서의 전압 VO은 트랜지스터 (41 및 43) 에 의한 전압 분배로서 발생된다. 트랜지스터 (41 및 42) 와 트랜지스터 (43 및 44) 는 같은 특성을 갖도록 설계된다.
트랜지스터 (43) 의 게이트 전압 VM과 트랜지스터 (44) 의 게이트 전압 VL이 VM＞VL의 관계를 갖는다고 가정한다. 이 경우에, 트랜지스터 (41 및 42) 의 ON 저항값 (R43 및 R44) 은 R43＜R44를 만족하기 때문에, N 점 및 O 점에서의 전압 VN및 VO는 VN＞VO의 관계를 갖는다. 인버터 (6) 의 한계 전압은 VN과 같기 때문에, 인버터 (6) 로부터의 출력 (I) 은 하이 레벨에 있다.
트랜지스터 (43) 의 게이트 전압 VM및 트랜지스터 (44) 의 게이트 전압 VL이 VM＜VL의 관계를 갖는다고 가정한다. 이 경우에, VN＜VO이 유지되고, 인버터 (6) 의 한계 전압이 VO와 같기 때문에, 인버터 (6) 로부터의 출력 (I) 은 로우 레벨에 있다.
비교 메모리 소자 (21 및 21a) 의 전도성 및 비전도성 상태의 결합이 고려된다. 메모리 소자 (21 및 21a) 모두가 전도성 상태에 있을 때, 즉, VK＞VL＞VM이 설정될 때, VL＞VM및 VK＞VM이 유지된다. 그러므로, 인버터 (6 및 7) 로부터의 출력 (I 및 J) 은 모두 로우 레벨에 있다.
비교 메모리 소자 (21a) 만이 비전도 상태에 있을 때, 즉, VM＞VK＞VL이 설정될 때, VM＞VL및 VM＞VK이 유지된다. 그러므로, 인버터 (6 및 7) 로부터의 출력 I 및 J 는 하이 레벨에 있다.
각각의 메모리 소자 (11) 및 비교 메모리 소자 (21a) 각각에서, 동일한 전압이 제어 게이트 (107) 및 드레인 (103) 에 인가되어 소오스 및 드레인을 비전도성으로 한다. 그 다음에, 메모리 소자 (11) 는 도 4 에 도시된 특성 B를 갖도록 변화하는 반면, 비교 메모리 소자 (21a) 는 도 4 에 도시된 특성 A를 갖도록 변화한다. 비교 메모리 소자 (21) 는 상태 (도 4에서 특성 D) 로 설정되고, 플로팅 게이트내에 전자가 축적되지 않으며 소오스 및 드레인을 전도성으로 만든다.
상기 상태에서, 반도체 장치에 자외선이 조사될 때, 메모리 소자 (11) 의 특성은 메모리 소자 (11) 위의 차광 소자 (11a) 의 존재 때문에 변화하지 않는다. 비교 메모리 소자 (21) 의 특성은 플로팅 게이트내에 원래 어떤 전자도 축적되지 않기 때문에 또한 변화하지 않는다. 다시 말해서, 메모리 소자 (11) 는 비전도 상태로 유지되고, 비교 메모리 소자 (21) 는 전도성 상태로 유지된다.
그러나, 비교 메모리 소자 (21a)에서, 플로팅 게이트 (105) 내에 축적된 전자는 소오스 (102) 및 드레인 (103)을 전도성으로 하기 위하여 자외선을 조사하여 감소된다. 즉, 비교 메모리 소자 (21a) 의 전기적 특성은 자외선의 영향하에서 도 4 에 도시된 특성 C 로 변화한다.
이때, 메모리 소자 (11) 와 비교 메모리 소자 (21 및 21a) 의 드레인 전류 ID11, ID21및 ID21a는 ID11=IB, ID21=IA및 ID21a=IE이다. 이러한 드레인 전류가 비교되면, ID21＞ID21a＞ID11가 얻어진다. 드레인 측위의 메모리 소자 (11) 와 비교 메모리 소자 (21 및 21a) 의 전위 VK, VL및 VM은 VK＞VM＞VL이다.
VM＞VL이기 때문에 인버터 (6) 로부터의 출력은 하이 레벨에 있으며, 인버터 (7) 로부터의 출력은 VK＞VM이기 때문에 로우 레벨에 있다. 더 상세히, 인버터 (6) 로부터의 출력과 인버터 (7) 로부터의 출력은 자외선의 조사시에 서로 다르다.
인버터 (6 및 7) 로부터의 출력은 이러한 출력의 레벨들이 동일한지를 결정하고 비교 결과를 출력하는 비교기 (8) 에 입력된다. 비교기 (8) 의 출력 결과를 감시함으로써, 자외선의 조사는 검출될 수 있다.
실시예 3 에 따라서, 감지 증폭기 (4) 는 L 점에서의 전압 VL의 크기를 M 점에서의 전압 VM의 크기와 비교하고, 감지 증폭기 (5) 는 K 점에서의 전압 VK의 크기를 M 점에서의 전압 VM의 크기와 비교한다. 비교기 (8) 는 감지 증폭기 (4 및 5) 로부터 출력된 전압 레벨들을 비교한다. 따라서, 메모리 소자 (11) 과 비교 메모리 소자 (21) 의 온도 특성등에서의 변화는 상쇄될 수 있다.
각각의 실시예에서, EPROM 이 메모리 소자와 비교 메모리 소자로서 사용되더라도, 본 발명은 이것에 한정되지 않으며, 당연히 플로팅 게이트형 EEPROM 이 사용될 수도 있다. EEPROM을 사용하는 것은 비전도성 상태의 형성을 용이하게 한다.
차광 소자용 물질은 알루미늄으로 한정되지 않으며, 다른 금속도 사용될 수 있다.
상기 설명된 바와 같이, 본 발명에 따라서, 제 1 및 제 2 소자의 자외선 조사 상태는 자외선의 조사시 서로 다르게 된다. 다시 말해서, 자외선의 조사시,제 1 및 제 2 소자의 전기적 특성은 서로 다르게 되며, 이 차이는 비교 수단에 의해 검출되고 출력된다. 결과적으로, 자외선의 조사가 검출될 수 있으며, 검출 결과는 전기적으로 감지될 수 있다.

Claims (7)

  1. 같은 기판위에 형성되어, 자외선의 조사시 전기적 특성이 변화하며, 변화된 상태를 유지하는 제 1 소자 (11) 및 제 1 소자의 배열과 같은 배열을 가진 제 2 소자 (21);
    상기 제 1 소자위에 형성되어 자외선을 차폐하기 위한 차광 소자 (11a); 및
    상기 제 1 및 제 2 소자의 전기적 특성을 비교하여 비교 결과에 근거하여 이상 검출 신호를 출력하기 위한 비교 수단 (3, 8, 303)을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 소자는 제 1 및 제 2 메모리 소자로 구성되며, 각각의 상기 제 1 및 제 2 메모리 소자는,
    소정 간격으로 반도체 기판내에 형성된 소오스 및 드레인 (102, 103);
    게이트 절연막 (104)을 통하여 상기 소오스와 드레인사이에 끼워진 영역내에 형성되며 주위와 절연된 플로팅 게이트 (105); 및
    절연막 (106)을 통하여 상기 플로팅 게이트위에 형성된 제어 게이트 (107)를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 차광 소자는 상기 플로팅 게이트의 전체 영역에 따라서 절연막 (108)을 통하여 상기 제 1 메모리 소자의 상기 제어 게이트위에 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서, 상기 제 1 및 제 2 메모리 소자로 구성된 제 1 및 제 2 셀 (1, 2)을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    전원과 그라운드사이의 상기 제 1 소자에 직렬로 접속된 제 1 저항 (12); 및
    상기 전원과 상기 그라운드사이의 상기 제 2 소자에 직렬로 접속되며 상기 제 1 저항의 저항값과 동일한 저항값을 가진 제 2 저항 (22)을 더 포함하며,
    상기 비교 수단은 상기 제 1 소자와 상기 제 1 저항사이의 접속점에서의 전압 신호와 상기 제 2 소자와 상기 제 2 저항사이의 접속점에서의 전압 신호를 비교하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    전원과 그라운드사이의 상기 제 1 소자에 직렬로 접속된 제 1 저항 (12);
    상기 전원과 상기 그라운드사이의 상기 제 2 소자에 직렬로 접속되며 상기 제 1 저항의 저항값과 같은 저항값을 가진 제 2 저항 (22);
    상기 전원과 상기 그라운드사이에 직렬로 접속되는, 자외선의 조사시 전기적 특성이 변화하고, 변화된 상태를 유지하는 제 3 소자 (21a) 와, 상기 제 1 및 제 2 저항의 저항값보다 큰 저항값을 가지는 제 3 저항 (22a);
    상기 제 1 소자와 상기 제 1 저항사이의 접속점에서의 전압 신호와 상기 제 3 소자와 상기 제 3 저항사이의 접속점에서의 전압 신호에 근거하여 전압 레벨 신호를 출력하기 위한 제 1 감지 증폭기 (5); 및
    상기 제 2 소자와 상기 제 2 저항사이의 접속점에서의 전압 신호와 상기 제 3 소자와 상기 제 3 저항사이의 접속점에서의 전압 신호에 근거하여 전압 레벨 신호를 출력하기 위한 제 2 감지 증폭기 (4)를 더 포함하며,
    상기 비교 수단은 상기 제 1 및 제 2 감지 증폭기로부터 출력된 전압 레벨 신호들을 비교하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 반도체 장치는 상기 비교 수단으로부터의 이상 검출 신호의 수신시 동작을 중지하는 것을 특징으로 하는 반도체 장치.
KR1019980014362A 1997-04-23 1998-04-22 반도체장치 KR100299549B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-105779 1997-04-23
JP10577997A JP3001454B2 (ja) 1997-04-23 1997-04-23 半導体装置

Publications (2)

Publication Number Publication Date
KR19980081627A true KR19980081627A (ko) 1998-11-25
KR100299549B1 KR100299549B1 (ko) 2001-10-19

Family

ID=14416646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980014362A KR100299549B1 (ko) 1997-04-23 1998-04-22 반도체장치

Country Status (6)

Country Link
US (1) US6028335A (ko)
EP (1) EP0874369B1 (ko)
JP (1) JP3001454B2 (ko)
KR (1) KR100299549B1 (ko)
CN (1) CN1114950C (ko)
DE (1) DE69806678T2 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2786911A1 (fr) 1998-12-02 2000-06-09 St Microelectronics Sa Memoire eeprom securisee comportant des moyens de detection d'effacement par uv
EP1154375A1 (de) * 2000-05-11 2001-11-14 Infineon Technologies AG Schaltungsanordnung zur Detektion einer äusseren Einwirkung auf einen Halbleiterchip
DE10161046B4 (de) 2001-12-12 2006-02-02 Infineon Technologies Ag Digitale Schaltungsanordnung
US6714464B2 (en) * 2002-06-26 2004-03-30 Silicon Graphics, Inc. System and method for a self-calibrating sense-amplifier strobe
US6970386B2 (en) * 2003-03-03 2005-11-29 Emosyn America, Inc. Method and apparatus for detecting exposure of a semiconductor circuit to ultra-violet light
US6970037B2 (en) * 2003-09-05 2005-11-29 Catalyst Semiconductor, Inc. Programmable analog bias circuits using floating gate CMOS technology
US7149123B2 (en) * 2004-04-06 2006-12-12 Catalyst Semiconductor, Inc. Non-volatile CMOS reference circuit
KR100703971B1 (ko) * 2005-06-08 2007-04-06 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
FR2890485A1 (fr) * 2005-09-02 2007-03-09 St Microelectronics Sa Circuit integre ayant une memoire de donnees protegee contre l'effacement uv
FR2899716A1 (fr) 2006-04-07 2007-10-12 St Microelectronics Sa Procede de securisation de blocs de donnees dans une memoire programmable electriquement
US8997255B2 (en) 2006-07-31 2015-03-31 Inside Secure Verifying data integrity in a data storage device
US8352752B2 (en) * 2006-09-01 2013-01-08 Inside Secure Detecting radiation-based attacks
US8178379B2 (en) * 2007-04-13 2012-05-15 Qimonda Ag Integrated circuit, resistivity changing memory device, memory module, and method of fabricating an integrated circuit
US9406621B2 (en) * 2010-06-10 2016-08-02 Texas Instruments Incorporated Ultraviolet energy shield for non-volatile charge storage memory
CN102314036A (zh) * 2010-06-29 2012-01-11 普诚科技股份有限公司 抗紫外光的电子装置及其制法
JP6033529B2 (ja) * 2011-05-30 2016-11-30 株式会社東海理化電機製作所 検出装置および電流センサ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2618579B1 (fr) * 1987-07-21 1989-11-10 Thomson Semiconducteurs Circuit integre a memoire comportant un dispositif anti-fraude
JPH0777239B2 (ja) * 1988-09-22 1995-08-16 日本電気株式会社 浮遊ゲート型不揮発性半導体記憶装置
US4935702A (en) * 1988-12-09 1990-06-19 Synaptics, Inc. Subthreshold CMOS amplifier with offset adaptation
US5258958A (en) * 1989-06-12 1993-11-02 Kabushiki Kaisha Toshiba Semiconductor memory device
FR2651593B1 (fr) * 1989-09-07 1991-12-06 Sgs Thomson Microelectronics Dispositif de verrouillage a cellule a grille flottante jamais programmable.
JPH046421A (ja) * 1990-04-24 1992-01-10 Matsushita Electric Works Ltd 殺菌灯用紫外線センサ
JPH04138137A (ja) * 1990-09-28 1992-05-12 Nec San-Ei Instr Co Ltd 皮膚状態検出装置
JP3454520B2 (ja) * 1990-11-30 2003-10-06 インテル・コーポレーション フラッシュ記憶装置の書込み状態を確認する回路及びその方法
JPH0538915A (ja) * 1991-02-13 1993-02-19 Atsugi Unisia Corp 電磁サスペンシヨン装置
JPH04326574A (ja) * 1991-04-26 1992-11-16 Nec Yamagata Ltd 半導体記憶装置の製造方法
JP3632256B2 (ja) * 1994-09-30 2005-03-23 株式会社デンソー 窒化シリコン膜を有する半導体装置の製造方法
US5656521A (en) * 1995-01-12 1997-08-12 Advanced Micro Devices, Inc. Method of erasing UPROM transistors
JP3456049B2 (ja) * 1995-03-07 2003-10-14 ソニー株式会社 半導体装置のデータ書き込み方法及び装置

Also Published As

Publication number Publication date
EP0874369B1 (en) 2002-07-24
CN1114950C (zh) 2003-07-16
KR100299549B1 (ko) 2001-10-19
EP0874369A2 (en) 1998-10-28
DE69806678D1 (de) 2002-08-29
DE69806678T2 (de) 2003-02-06
CN1198592A (zh) 1998-11-11
EP0874369A3 (en) 1999-09-29
US6028335A (en) 2000-02-22
JP3001454B2 (ja) 2000-01-24
JPH10303399A (ja) 1998-11-13

Similar Documents

Publication Publication Date Title
US6028335A (en) Semiconductor device
KR950010870B1 (ko) 반도체 집적회로
JP2860308B2 (ja) Ｍｏｓ集積回路の閾値を調整する方法
Diorio et al. A single-transistor silicon synapse
US8705280B2 (en) Electrically programmable floating common gate CMOS device and applications thereof
JP3577316B2 (ja) 高電圧検出を用いる破壊保護回路
US5767545A (en) Power mosfet having current detection means
US8031506B2 (en) One-time programmable memory cell
JPS6184054A (ja) 集積ｍｏｓ回路
CA1235505A (en) Circuit for generating the programming voltage for an erasable read-only memory
US5942936A (en) Offset compensating method and circuit for MOS differential stages
US5942931A (en) Circuit for protecting an IC from noise
US7218560B2 (en) Semiconductor memory device
US4725915A (en) Semiconductor integrated circuit
US5949075A (en) Radiation dosimeter
EP0161446A2 (en) Semiconductor integrated circuit comprising a protective transistor and a MOS transistor with an LDD structure
CN100538911C (zh) 半导体存储器件
US6278327B1 (en) Negative voltage detector
US20050195016A1 (en) Small size circuit for detecting a status of an electrical fuse with low read current
JPH02189799A (ja) 不揮発性半導体記憶装置の高電圧制御回路
EP0477896B1 (en) Nonvolatile semiconductor memory device
KR20140074846A (ko) 불휘발성 메모리 회로
KR101960549B1 (ko) 불휘발성 반도체 기억 장치
JP2020191644A (ja) 補償回路及び補償回路の製造方法
JPH05167412A (ja) 半導体リレー回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060612

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee