KR20010040453A - Ｕｖ 조사에 의해 소거가능한 비휘발성 메모리를 포함하는반도체 장치 - Google Patents

Abstract

본 발명은 UV 소거된 EPROM 및 OTP 메모리의 임계 전압을 낮추는 간단한 방법을 개시한다. 소거 동안에, 방사(15)에 의해 조사되는 광다이오드(12)에 의해 광전압으로서 온칩 발생되는 제어 게이트(10) 또는 워드선(2)에 전압을 인가한다. 워드선은 반도체 바디에서 감광성 pn 접합을 형성하는 지대에 더 연결되므로, 상기 접합을 가로지르는 전하 운송으로 인하여 발생된 광전압을 상당히 감소되는 것을 방지하기 위한 조치를 취한다.

Description

ＵＶ 조사에 의해 소거가능한 비휘발성 메모리를 포함하는 반도체 장치{SEMICONDUCTOR DEVICE COMPRISING A NON-VOLATILE MEMORY WHICH IS ERASABLE BY MEANS OF UV IRRADIATION}

비휘발성 메모리는 일반적으로 잘 알려져 있다. 트랜지스터의 통상적인 실시예는 n형의 소스 및 드레인 지대를 가진 n채널형의 부동 게이트 및, p형 표면 영역을 가진다. n형 실시예를 후술할 것이다. 그러나, 원리상 반대되는 도전형의 실시예도 가능하다. 정보는 트랜지스터의 임계 전압을 정의하는 부동 게이트상에 전하의 형태로 기록된다. 저장된 정보에 따라, 메모리셀에서 임계 전압은 (비교적) 높거나 혹은 (비교적) 낮은 값은 가진다. 이들 두 값사이에 놓인 전압이 판독을 위해 제어 게이트로 인가되고, 트랜지스터의 통전 여부가 확인된다.

기록을 위하여, 선택된 셀의 채널로부터의 열전자의 주입에 의해 부동 게이트상에 네거티브 전하를 제공하므로써 n채널 트랜지스터의 임계 전압을 하이(high) 값으로 증가시킬 수 있다. 셀은 UV 영역에서의 전자기 방사에 의한 조사를 통해 소거될 수 있는 데, 이후로부터 간단히 UV 방사로서 지칭할 것이다. UV 방사는 반도체 바디를 향하는 부동 게이트와 채널 사이의 게이트 산화물의 전위 장벽을 가로질러 흐르기에 충분한 에너지의 부동 게이트에서의 전자를 형성한다. 충분한 수의 전자가 부동 게이트로부터 사라질 때, 저 임계 전압을 가진 상태를 다시 얻는 다.

실행시에, 임계 전압이 종종, UV 소거 동안에 그의 원래 값, 예를 들면, 1.1 V로 돌아가지 않고 보다 높은 값, 예를 들면, 2V 이 된다는 것을 알아냈다. 이 높은 임계 전압은 예를 들면, 저전압 또는 저전력 애플리케이션시에 문제를 일으킬 수 있다. "ON" 상태(저 임계)로 프로그래밍된 메모리셀은 사실상 전원 전압보다 낮은 임계 전압을 가져야 한다. 사실상 온칩 전하 펌프를 가진 보다 높은 전압을 발생하는 것이 가능하지만, 이러한 전하 펌프는 종종 그의 높은 소산으로 인하여 좋지 않다.

발명이 이루고자 하는 기술적 과제

따라서, 본 발명의 목적은 특히 UV 소거 동안에 저 임계 전압을 얻는 비휘발성 UV 소거가능 메모리를 제공하는 데 있다. 본 발명에 따라서, 전술한 내용에서 언급한 종류의 반도체 장치는 본 발명의 목적을 위하여 UV 조사에 의한 소거 동안에 제어 게이트에 공급되는 광전압을 발생하기 위해 제공되는 수단에 의해 특징지워 진다. 본 발명은 특히, 열역학 평형시에, 페르미 준위가 동일할 때, 빌트인 전압(built-in voltage)을 n형 부동 게이트와 p형 기판 사이에 제공한다는 인식을 근거로 한다. n형 부동 게이트는 일반 도핑 레빌의 경우에 기판에서의 전위보다 대략 1 V 높은 실온에서의 전위를 가진다. 이 전위차는 기록 동안에 부동 게이트에 인가된 모든 전자가 소거 동안에 다시 기판으로 되돌아가는 것을 방지한다. 소거 동안에 제어 게이트에 네거티브 전압을 인가하면 빌트인 전압 부분을 보상할 수 있게 되며, 따라서, 보다 많은 전자가 소거 동안에 부동 게이트로부터 사라질 것이다. 제어 게이트에 인가된 전압과 같이 UV 조사 그자체 동안에 발생된 광전압을 사용하면 독립된 외부 전압원을 사용할 필요가 없게 된다.

본 발명에 따르는 반도체 장치의 특정한 실시예는 상기 수단이 표면 영역에 제공되어 제어 게이트에 전도성있게 연결된 제 2 도전형의 표면 지대의 형태인 광다이오드를 구비한다는 특징을 가지며, 상기 광다이오드는 적어도 그의 표면 영역 부분 위에서 전자기 방사에 영향받기 쉽다. 광다이오드는 동시에 예를 들면 플라즈마 에칭과 같은 소정의 공정 단계 동안에 게이트상에 전하가 저장됨으로 인해 발생되는 정전기 항복으로부터 제어 게이트를 보호하는 보호 다이오드로서 동작할 수 있다.

본 발명에 따르는 장치의 주 실시예는 메모리셀이 행 및 열의 시스템에 배치된다는 특징을 가지며, 공통 열의 셀에서 제어 게이트는 워드선을 통해 공통 광다이오드에 연결된다.

워드선은 광다이오드에 연결될 뿐만 아니라 디코더 회로의 출력을 통하여 n채널 MOST 및 p채널 MOST의 드레인에도 연결된다. 광다이오드에 의해 발생되는 광전압에 의해, 예를 들면, 순방향으로 n채널 MOST의 n형 드레인과 p형 표면 영역 사이에 pn 접합을 바이어스하기 위해 광다이오드의 음극에 연결된 제어 게이트를 가지는 n채널 부동 게이트의 경우에도 가능한 데, 이는 광전압의 감소를 일으킬 수 있다. 이 감소는 예를 들어, 드레인의 표면 영역을 가능한 작게 만들므로써 수용가능한 레벨로 쉽게 제한할 수 있다. 디코더 회로의 p채널 MOST의 p형 드레인과 워드선 사이의 연결에 의해 큰 누설 전류가 발생된다. p채널 MOST는 p형 표면 영역에 제공되며, p형 표면 영역을 가진 비교적 큰 표면 영역을 가지는 감광성 pn 접합을 형성하는 n-웰(n-well)에 형성된다. n-웰 및 p형 표면 영역을 함께 가지는 드레인은 p형 표면 영역에 의해 형성된 이미터, n-웰에 의해 형성된 베이스 및 p형 드레인에 의해 형성된 콜렉터를 가지는 종형 pnp 트랜지스터를 형성하는 데, 베이스 전류는 웰 및 표면 영역의 pn 접합을 가로지르는 광전류에 의해 공급된다. 본 발명에 따르는 반도체 장치의 바람직할 실시예는 메모리에 표면 영역을 가지는 트랜지스터의 제 1 도전형 소스 및 드레인이 제공되며 이후로부터 웰로 지칭되는 제 2 도전형의 표면 영역을 가진 전계 효과 트랜지스터를 구비한 디코더가 제공되고, 워드선은 드레인에 연결되며, 입사 UV 방사에 적어도 국부적으로 대향하여 웰을 차폐하기 위한 수단이 제공되는 특징을 가진다. 웰을 적어도 국부적으로 차폐시키면 웰에서 광전류가 감소되고, 따라서, 상기 기생 트랜지스터의 전류 레벨도 감소된다. 본 발명의 따르는 반도체 장치의 바람직한 실시예는 드레인, 웰 및 제 1 도전형의 표면 영역 사이에 기생 트랜지스터의 동작을 억제하기 위한 수단이 더 제공된다는 특징을 가진다. 제 1 실시예에서 상기 수단은 제 1 도전형의 표면 영역에서 웰옆에 제공되며 이 표면 영역에 전도성있게 연결된 제 2 도전형의 강 도핑된 표면 지대를 더 포함한다는 특징을 가진다. 웰, 제 1 도전형의 표면 영역 및, 제 2 도전형의 강 도핑된 표면 지대는 제각기, 단락된 베이스-콜렉터 접합을 가진 횡형 바이폴라 트랜지스터의 각 이미터, 베이스 및 콜렉터를 형성한다. 웰에 의해 수집된 발생 광전류 부분은 이 트랜지스터에 의해 기판으로 흘러 들어 가고, 따라서, 상기 종형 기생 트랜지스터에서 전류는 감소된다. 제 2 실시예는 상기 수단이 웰에 형성되며 이 웰에 전도성있게 연결된 제 1 도전형의 표면 지대를 더 포함한다는 특징을 가진다. 이 표면 지대는 웰에 의해 형성되며 제각기 제 1 도전형의 표면 영역을 가지는 베이스 및 이미터를 가지는 부가적인 바이폴라 트랜지스터의 콜렉터를 형성하고, 베이스 및 콜렉터는 단락된다. 또한, 이 트랜지스터는 워드선에 연결된 기생 트랜지스터를 통한 누설 전류의 감소를 일으키고, 따라서, 광다이오드에 의해 발생되는 광전압을 증가시킨다. 본 발명은 독립형 메모리에 더할 나위 없이 적합하지만, 특정한 장점들은 가능한 저 전압으로 인하여 표준 CMOS 또는 BICMOS 공정 단계에 부가적으로 몇몇 여분의 공정 단계가 필요하므로 표준 CMOS 또는 BICMOS 회로와 결합된 메모리가 있는 내장 메모리에서도 얻을 수 있다.

본 발명은 표면에 인접한 제 1 도전형의 표면 영역을 가진 반도체 바디를 포함하는 반도체 장치에 관한 것으로, 반도체 바디의 표면에 UV 조사에 의해 소거가능하며 다수의 메모리셀을 포함한 비휘발성 메모리를 가지며, 각 메모리셀은 반대되는 즉 제 2 도전형인 소스 및 드레인 지대, 소스와 드레인 사이의 채널 위에 위치하는 부동 게이트 및, 이 부동 게이트 위에 위치하는 제어 게이트를 가진 전계효과 트랜지스터의 형태이다.

본 발명의 상기 및 다른 장점들은 실시예를 참조하여 보다 상세히 설명될 것이다.

도 1은 본 발명에 따르는 비휘발성 메모리 부분을 도시한다.

도 2는 도 1의 장치를 통한 제 1 단면도이다.

도 3은 도 1의 장치를 통한 제 2 단면도이다.

도 4는 도 1의 장치를 통한 제 3 단면도이다.

도 5는 도 1의 장치에 사용되는 부동 게이트와 반도체 바디 사이에 형성되는 MOS 구조물의 밴드도이다.

도 1은 본 발명에 따르는 플래시 EPROM의 선도이다. 본 예에서, 메모리는 3×3 행렬을 포함하지만, 실제 실시예에서는 보다 큰 수의 행 및 열을 가질 수 있다는 것을 명백히 알 수 있을 것이다. 메모리(1)는 워드선(2) 및 비트선(3)을 포함한다. 메모리셀은 워드선과 비트선의 교차지점에 있으며, 각 메모리셀은 부동 게이트를 가진 전계효과 트랜지스터 T_ij를 포함하는 데, 여기서, i 및 j는 각각 셀의 행 번호 및 열 번호를 지칭한다. 비트선(3)은 수직 방향으로 실행되며 공통 열에서 트랜지스터의 드레인에 연결되고, 도면에 도시되지 않은 디코더 회로 및/또는 판독 회로에 연결된다. 트랜지스터 T의 소스는 공통 기준점, 예를 들면, 접지에 연결된다. 워드선(2)의 각각은 공통 행에서 트랜지스터 T의 제어 게이트에 연결되고 디코더 회로(4)에 의해 제어된다.

도 2의 단면도는 부동 게이트 트랜지스터 T를 도시한다. 메모리 행렬은 표면에 인접한 적어도 표면 영역(5)이 p형인 실리콘 바디에 형성된다. 작용면적은 전계 산화물 패턴(6), 예를 들면, LOCOS에 의해 표면 영역에서 정의된다. 트랜지스터는 p형 소스(7) 및 n형 드레인(8)을 포함한다. 지대(7, 8)는 도면의 평면에 수직하며 충분한 열 길이 위에 연장된 기다란 지대일 수 있으며, 이 열의 셀에 대해 공통 소스 또는 드레인을 형성할 수 있다. 분명한 것은, 소스가 워드선에 평행한 기다란 지대를 포함하는 반면에 드레인은 비트선에 의해 서로 열 바이 열로 연결된 개별 지대에 의해 형성되는 구성과 같은 다른 구성을 사용할 수 있다. 일반적인 방식으로 전기 절연 층에 의해 서로로부터 및 채널로부터 전기 절연된 제어 게이트(10) 및 부동 게이트(9)는 소스와 드레인 사이의 채널 영역 위에 제공된다. 장치는 예를 들어, 실리콘 산화물로 만들어진 절연층(11)에 의해 코팅되며, 여기서 접촉부는 예를 들어, 제어 게이트(10)가 알루미늄으로 만들어진 금속 트랙에 의해 형성된 워드선(2)에 연결되므로써 형성된다.

기록을 위해, 예를 들면, 장치를 테스트하기 위해 선택된 셀의 워드선과 비트선 사이에 포지티브 전압을 인가한다. 선택된 셀에서, 게이트 산화물을 통해 부동 게이트로의 흐름을 위해 충분한 에너지를 가진 전자가 형성되므로, 네거티브 전하가 부동 게이트에 저장된다. 부동 게이트의 이 전하 상태는 트랜지스터의 높은 임계 전압에 대응한다. 부동 게이트가 전기적으로 중성이거나 혹은 사실상 중성인 다른 전하 상태는 저 임계 전압에 대응한다.

판독 동안, 하이(high) 및 로우(low) 임계 전압 사이의 전압이 워드선을 통해 제어 게이트에 인가되고, 트랜지스터의 통전 여부가 확인된다..

소거는 본질적으로 단파 방사, 특히 UV 방사를 가지는 조사에 의해 알려진 방식으로 발생되고, 메모리 행렬의 모든 셀은 동시에 소거될 수 있다. UV 방사는 게이트 산화물을 통해 기판과 부동 게이트 사이에 전하 운송이 가능하도록 충분히 높은 에너지를 가지고 트랜지스터의 채널 영역에서 및 부동 게이트에서 활성 전자를 발생시킨다. 소거하에서 가능한 한 방지하기 위하여, 제어 게이트에 인가되며 부동 게이트에 전자 공급을 방해하는 게이트 구조물에서 전계를 유도하는 UV 조사 동안에 광전압을 발생시키는 수단(12)을 본 발명에 따르는 장치에 메모리셀에 제공한다. 본 예에서 이들 수단(12)은 p형 표면 영역(5)을 가진 감광성 pn 접합(14)을 형성하는 n형 표면 지대(13)에 의해 형성된 광다이오드를 포함한다. 접촉부(16)를 통해 부동 게이트(10)에 연결된 지대(13) 또는 공핍된 p형 표면 영역(5)에서의 적어도 지대(13)의 바로 주위는 가능한 높은 광전압을 얻기 위하여 표면 영역의 주 부분 위에서 UV 방사(15)에 영향받기 쉽다.

도 1에서 알 수 있는 바와 같이, 형렬의 메모리셀은 각 행의 워드선(2)에 연결된 음극을 가지는 공통 광다이오드(12)로써 행 바이 행으로 제공된다. 이 연결에서, 통상적인 메모리에서 워드선은 종종 장치가 제조 동안에 정전기 방전(ESD)에 의해 발생되는 손상을 입지 않도록 보호하기 위하여 보호 다이오드에 연결된다는 점에 주목한다. 이러한 ESD는 예를 들면, 전하가 국부적으로 저장되고 보호 다이오드를 통해 흘러갈 수 있는 동안에 플라즈마 에칭의 결과일 수 있다. 광다이오드(12)에 의해 수행될 수 있는 기능을 가지는 이러한 보호 다이오드는 여기서 기술한 장치에는 필요없다.

이제, 부분적으로 도 5의 에너지도를 참조하여 장치의 동작을 기술할 것이다. 이 도면에서, 영역 A, B, C는 메모리 트랜지스터의 n형 부동 게이트(9), 아래의 게이트 산화물 및 p형 채널 영역의 각각의 밸런치 대역 및 전도 대역을 나타낸다. 점선(17)으로 도시된 에너지 준위가 페르미 준위이다. 다양한 영역의 전위 설정에서 외부 전압원 및 부동 게이트상의 중성 전하가 없을 시에 영역 A, B, C에서 페르미 준위가 동일하다. n형 부동 게이트와 p형 채널 사이의 전위차에 의해 발생되는 전기장은 영역 B(게이트 산화물)에 널리 퍼져 있다. 이러한 상황에서 UV 방사(15)의 흡수를 통해 에너지 전자(18)가 발생될 때, 이들 전자는 전기장으로 인해 게이트 산화물을 가로질러 부동 게이트로 표류할 것이다. 이 전하 운송은 부동 게이트로 운송되는 전자로 인하여 게이트 산화물을 가로지르는 전기장이 0이 되거나 혹은 적어도 사실상 0이 된 후가 될때 까지 멈추지 않을 것이다.

UV 소거 동안에 부동 게이트와 제어 게이트 사이에 전하 운송이 불가능하다고 가정시에, 오랜 기간의 소거 후에 평형 상태가 게이트 산화물을 가로지르는 전자 운송에 의해 정의된다. 게이트 산화물을 가로지르는 전기장은 소거 동안에 제어 게이트에 인가되는 전압에 적어도 사실상 관계없이 결국에 사라질 것이다. 전계가 있는 한, 부동 게이트와 기판 사이에 전하 운송이 발생될 것이다. 전자는 특히 셀이 프로그램되었는 지의 여부에 의존하는 전계의 방향에 따라서 부동 게이트로부터 기판으로 운송되거나 혹은 역이 될 것이다. 이 운송은 기판과 부동 게이트 사이에 게이트 산화물을 관통하는 UV 방사가 기판에 및 부동 게이트에 흡수되므로 가능하며, 활성 전자는 게이트 산화물의 측면에 발생된다. 실제, 트랜지스터의 소스/드레인과 부동 게이트 사이에 다소의 오버랩이 있고 부동 게이트에서 전자 집중이 p형 표면 영역(5)에서 보다 높으므로 게이트 산화물을 가로지르는 전계는 완전히 사라지지 않을 것이다. 이 나머지 전계는 제어 게이트(10)상의 전압에 의존하지 않는 다. 이 전압은 제어 게이트와 부동 게이트 간의 커패시턴스에 저장된 전하량을 결정한다. 제어 게이트(10)상의 네거티브 전압은 부동 게이트상의 포지티브 전하를 이끈다. 이 부가적인 포지티브 전하는 임계 전압을 제어 게이트상의 전압과 동일하거나 혹은 적어도 사실상 동일하도록 만든 다.

UV 방사원으로서 저압 Hg 증기 방전 램프를 사용하는 경우, 실험적으로 입증된 바와 같이, 대략 83%의 광전력이 254 nm의 파장을 가진 방사에 의해 형성된다. 소거 동안에 상기 전압을 제어 게이트에 인가하면, 특정한 실시예에서 소거 동안에 대략 1.3 V의 임계 전압이 얻어지며, 초기 임계 전압은 대략 1.1 V이고, 반면에, 제어 게이트에 이 전압을 인가하지 않은 경우에도 소거 동안에 대략 1.8 V의 임계 전압을 얻는 다.

도 1에 도시된 바와 같이, 디코더 회로(4)는 워드선(2)을 제어한다. 각 워드선은 주로 CMOS 트랜지스터쌍의 출력에 연결된다. 이 결과, 각 광다이오드는 워드선을 통해 하나 또는 몇몇 제어 게이트에 연결될 뿐만 아니라, 반도체 바디에서 pn 접합을 형성하는 반도체 지대에 연결된다. 이것은 도 3에 도시되어 있다. 출력 단계는 n채널 트랜지스터(20) 및 p채널 트랜지스터(21)를 포함한다. 트랜지스터를 도식적으로 도시하였지만, 소스/드레인 확장 또는 게이트의 측벽상의 스페이서와 같은 트랜지스터의 표준 특징을 형성하는 소정 구성요소는 단순성을 위하여 도시되지 않았다는 점에 주목한다. n채널 트랜지스터(20)는 p형 표면 영역(5)에 형성된 n형 소스 및 드레인 지대(22, 23), 그리고, 게이트(24)를 포함한다. p채널 트랜지스터(21)는 p형 소스 및 드레인 지대(26, 25), 그리고 게이트(27)를 포함한다. 지대(25, 26)는 p형 표면 영역(5)으로부터 지대(25, 26)를 전기적으로 절연시키는 n형 웰(29)에 제공된다. n채널 MOST의 드레인(23)과 p채널 MOST의 드레인(25)은 출력(28)에 연결되고, 출력(28)을 통하여 워드선(2)에 연결된다. 또한, 소거 동안에 트랜지스터(20)의 n형 지대(23)에 워드선(2)을 통하여 네거티브 광전압을 인가하므로써, 지대(23)와 p형 영역 사이의 pn 접합은 순방향 바이어스된다. 이 pn 접합을 가로지르는 전류는 광전압의 감소를 일으킬 수 있다. 그러나, 이 감소는 예를 들면, 광다이오드(13)의 표면 영역과 드레인 사이의 비를 충분히 크게 만든 다는 점에서 수용가능한 저 값으로 제한될 수 있다. 또한, UV 방사가 소거 동안에 드레인(23)에 혹은 부근에 흡수되도록 장치를 설계하는 것이 가능하며, 이 결과로 지대(23)가 광전압을 발생한다. 보다 심각한 문제는 워드선(2)을 통해 광다이오드(12)에 연결된 p형 드레인(25)에 의해 발생되는 데, 여기서, 표면 영역(5)은 이미터이고, n 웰(29)은 베이스이고, p형 표면 지대(25)는 콜렉터이다. 소거 동안에, n 웰(29)과 p형 표면 영역(5) 사이의 pn 접합(30)의 부근에서정공-전자 쌍이 발생될 것이다. 정공은 기판(5)으로 표류할 것이다. 전자는 n 웰(29)로 가고, 상기 종형 pn 트랜지스터(5, 29, 25)를 위한 베이스 전류를 공급한다. 이 트랜지스터는 통전되어, 종형 pnp 트랜지스터를 통하여 전류를 감소시키기 위한 조치가 없는 경우에 광다이오드(12)에 의해 공급되는 광전압은 상당히 감소된다.

도 4의 단면도는 개별적으로 뿐만 아니라 서로 다양한 결합을 할 수 있는 이러한 조치 집합을 도시한다. 이 도면은 p 채널 MOST(21)를 포함하는 도 3에 도시된 부분과 다른 n 웰(29)의 또다른 부분을 도시한다. 먼저, UV 방사(15)에 대항하여 pn 접합(30)을 가능한 곳에서 차폐시키므로써 n 웰(29)과 p형 표면 영역(5) 사이의 pn 접합(30)의 감광성 표면 영역을 감소시킬 수 있다. 이것은 예를 들면, 트랜지스터의 게이트로써 동시에 형성되는 폴리-Si 층(32)과 함께 혹은, 배선으로써 동시에 제공될 수 있는 예를 들면, 알루미늄인 금속층(31)으로써 성취될 수 있다.

두번째로, n 웰(29)에 p형 표면 지대(33)를 형성하므로써 부가적인 pnp 트랜지스터를 제공하는 것이 가능하며, 이 표면 지대는 도시된 금속 연결부(35) 및 강 도핑된 n형 표면 지대(34)를 통해 웰(29)과 단락된다. p형 표면 영역(5), n 웰(29) 및 p형 지대(33)는 또한 단락된 콜렉터 및 베이스(33, 29), 그리고, 그의 이미터로서 p형 영역(5)을 가진 종형 pnp 트랜지스터를 형성한다. 이 트랜지스터를 통해 전류는 n 웰로 들어가므로, n 웰에서 광전류는 효과적으로 감소되고, 따라서, p형 드레인(25)과 p 형 표면 영역(5) 사이의 pnp 트랜지스터에서의 베이스 전류도 감소된다.

도 4에 도시된 제 3 조치는 n 웰(29)의 에지를 따라 n형 표면 지대(36)의 제공하는 것이다. n형 지대(36)는 도식적으로 도시된 단락회로(37) 및 강 도핑된 p형 표면 지대(38)를 통해 p형 표면 영역(5)에 연결된다. 지대(36)는 n 웰(29) 및 p형 표면 영역(5)에 의해 형성된 이미터 및 베이스를 가지는 횡형 pnp 트랜지스터의 콜렉터를 형성한다. npn 트랜지스터는 n 웰의 저전압으로 인하여 통전 상태이므로, n 웰에 의해 수집되는 광전류는 이 트랜지스터를 통해 표류한다. 지대(36)는 부가적으로, pn 접합(30) 부근의 UV 방사의 흡수를 통해 발생된 전자의 일부를 수집하는 가드 링(guard ring)으로서 동작한다. 이것은 드레인(25)과 표면 영역(5) 사이의 종형 pnp 트랜지스터에서의 베이스 전류를 감소시키고, 따라서, 종형 pnp 트랜지스터를 통한 전류를 감소시킨다.

워드선에 인가시에 UV 소거된 셀에서 임계 전압의 대략 0.4 V의 감소를 일으키는 -0.44 V의 실효 광전압을 발생시키기 위해 이들 세 조치를 결합하여 회로에 사용할 수 있다는 것을 알 수 있으므로, 임계 전압은 거의 그의 초기값, 즉, 프로그래밍 이전의 값으로 되돌아 간다.

본 발명은 한번 이상 기록 및 소거할 메모리에 유리하게 사용될 수 있다. 그러나, 본 발명은 특히 단지 한번만 기록/프로그래밍되는(OTP=One Time programmable) 비휘발성 메모리를 위해서도 사용된다. 사용자가 장치를 명확하게 프로그래밍할 수 있는 후에, 이러한 장치의 셀을 테스트동안 프로그래밍하고, 후속하여 UV 방사에 의해 소거한다. 원래 값과 동일한 값 또는 거의 동일한 값을 가지는 저 임계 전압은 종종 배터리작동 기기와 같은 저전력 애플리케이션 또는 저전압 애플리케이션에서 주로 중요하다.

본 발명은 기술된 예로 제한되지 않으며, 당업자라면 본 발명의 범주내에서 다양한 변경을 행할 수 있을 것이다. 본 발명은 소스/드레인 영역이 실리사이드된 실시예에서 유리하게 사용될 수 있다. 사용된 공정에 따라, 광다이오드를 방사에 투과되지 않는 금속 실리사이드로써 코팅할 수 있다. 그럴지라도, 여전히, pn 접합(14)의 전기장이 널리 퍼져있는 실리사이드된 n형 지대(13)의 주변을 따르는 p형 표면 영역(5)의 부분이 방사에 영향받기 쉬운 경우에 여전히 충분히 큰 광전압을 발생할 수 있다. 예를 들면, 광다이오드의 유효성을 개선시키기 위하여 소거 동안에 UV 방사에 스펙트럼의 가시 부분의 파장의 방사를 부가시킬 수 있다.

Claims (9)

1. 표면에 인접한 제 1 도전형의 표면 영역을 가지는 반도체 바디를 포함하는 반도체 장치로서, 상기 반도체 바디의 표면에 UV 조사에 의해 소거가능하며 다수의 메모리셀을 포함한 비휘발성 메모리가 제공되고, 각 메모리셀은 반대되는 즉, 제 2 도전형의 소스 및 드레인 지대, 상기 소스와 드레인 지대 사이의 채널위에 위치하는 부동 게이트 및, 상기 부동 게이트위에 위치한 제어 게이트를 가지는 전계 효과 트랜지스터의 형태인 상기 반도체 장치에 있어서, UV 조사에 의한 소거 동안 상기 제어 게이트에 공급되는 광전압을 발생하기 위한 수단이 제공되는 것을 특징으로 하는 반도체 장치.
2. 제 1 항에 있어서,

   상기 수단은 상기 표면 영역에 제공되며 상기 제어 게이트에 전도성있게 연결된 상기 제 2 도전형의 표면 지대의 형태로 광다이오드를 포함하고, 상기 광다이오드는 적어도 그의 표면 영역 부분 위에서 전자기 방사에 영향받기 쉬운 것을 특징으로 하는 반도체 장치.
3. 제 2 항에 있어서,

   상기 메모리셀은 행 및 열의 시스템에 배열되고, 공통 행에서 셀의 제어 게이트는 워드선을 통하여 공통 광다이오드에 연결되는 것을 특징으로 하는 반도체 장치.
4. 제 3 항에 있어서,

   상기 메모리에 이후로부터 웰(well)로서 지칭되는 상기 제 2 도전형의 표면 영역을 가진 전계효과 트랜지스터를 포함하는 디코더 회로가 제공되고, 여기에, 상기 전계효과 트랜지스터의 상기 제 1 도전형의 소스 및 드레인이 제공되며, 상기 워드선은 상기 드레인에 연결되고, 입사 방사에 적어도 국부적으로 대항하여 웰을 차페하기 위한 수단이 더 제공되는 것을 특징으로 하는 반도체 장치.
5. 제 4 항에 있어서,

   상기 드레인, 상기 웰 및 상기 표면 영역 사이에 기생 바이폴라 트랜지스터 작용을 억제하기 위한 수단이 더 제공되는 것을 특징으로 하는 반도체 장치.
6. 제 5 항에 있어서,

   상기 수단은 상기 제 1 도전형의 상기 표면 영역에서의 상기 웰 옆에 제공되며 이 표면 영역에 전도성있게 연결되는 상기 제 2 도전형의 강 도핑된 표면 지대를 더 포함하는 것을 특징으로 하는 반도체 장치.
7. 제 5 항 또는 제 6 항에 있어서,

   상기 수단은 상기 웰에 형성되며 상기 전도성있게 연결된 상기 제 1 도전형의 표면 지대를 더 포함하는 것을 특징으로 하는 반도체 장치.
8. 제 1 항 내지 제 7 항중의 어느 한 항에 있어서,

   상기 메모리는 플래시 EPROM형인 것을 특징으로 하는 반도체 장치.
9. 제 1 항 내지 제 8 항중의 어느 한 항에 있어서,

   상기 메모리는 CMOS 또는 BICMOS 집적회로에 내장되는 것을 특징으로 하는 반도체 장치.