KR20010098844A

KR20010098844A - 반도체기억장치

Info

Publication number: KR20010098844A
Application number: KR1020010022096A
Authority: KR
Inventors: 타카타마사히로; 타카타히데카주
Original assignee: 마찌다 가쯔히꼬; 샤프 가부시키가이샤
Priority date: 2000-04-24
Filing date: 2001-04-24
Publication date: 2001-11-08
Also published as: DE60102257T2; EP1152427A3; JP3651767B2; KR100395733B1; EP1152427B1; EP1152427A2; JP2001307494A; US20010033514A1; US6370060B2; DE60102257D1; TW514921B

Abstract

반도체기억장치는 각각 복수의 메모리셀을 각각 포함하고 어드레스신호에 따라 선택가능한 복수의 메모리 뱅크; 선택된 메모리셀로부터 독출전압을 수신하기 위한 메모리 비트선; 레퍼런스전압을 출력하는 레퍼런스 셀; 레퍼런스전압을 수신하기 위한 레퍼런스 비트선; 상기 메모리 비트선으로부터의 전압과 상기 레퍼런스 비트선으로부터의 전압간의 차를 증폭하기 위한 비교 및 증폭 장치; 및 상기 선택된 메모리셀과 상기 비교 및 증폭 장치 사이의 제1 부하 용량이 상기 레퍼런스셀과 상기 비교 및 증폭 장치 사이의 제2 부하 용량과 거의 동일하도록 상기 레퍼런스 비트선에 제3 부하용량을 제공하기 위한 부하용량 조정 장치를 구비한다.

Description

반도체기억장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 메모리셀로부터 독출된 데이터의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 그 레벨들 사이의 차를 증폭함으로써 데이터의 독출을 행하는, 예컨대 마스크 ROM, EPROM, 플래시메모리 및 강유전체메모리 등의 반도체 기억장치에 관한 것이다.

종래, 이 종류의 반도체기억장치는, 미리 설정한 레퍼런스전압레벨과 메모리셀로부터 독출된 데이터의 전압레벨을 비교하여 그 레벨들 사이의 차를 증폭함으로써 데이터를 독출한다.

상기 종래의 반도체기억장치의 일례로서 반도체기억장치(100)의 회로도를 도 6에 나타낸다. 도 6에 도시된 바와 같이, 반도체기억장치(100)는 메모리셀 어레이(110), 어드레스신호(AS)에 의해 선택된 복수의 워드선(W0-Wn)중 하나에 신호를 출력하는 로우 디코더(120), 및 어드레스신호(AS)에 의해 선택된 복수의 컬럼선택 신호선(Ba0-Bam)중 하나에 신호를 출력함으로써 복수의 비트선(B00-B0n)중 하나를 선택하는 컬럼디코더(130)를 포함한다.

메모리셀 어레이(110)는 매트릭스상으로 배열된 M0S 트랜지스터로 이루어지는 복수의 메모리셀(MC), 복수의 워드선(W0-Wn), 및 복수의 비트선(B00-B0n)을 포함한다. 행방향 및 열방향으로 각각, n개씩의 메모리셀(MC)이 제공된다.

각 행의 n개의 메모리셀(MC)의 컨트롤게이트(G)는 대응하는 워드선(W)에 공통 접속된다. 더 구체적으로, O 번째의 행방향의 메모리셀(MC000-MC0n0)의 컨트롤게이트(G)는 워드선(W0)에 공통 접속된다. n 번째의 행방향의 메모리셀(MC00n-MC0nn)의 컨트롤게이트(G)는 워드선(Wn)에 공통 접속된다.

각 열의 n개의 메모리셀(MC)의 드레인(D)은 대응하는 비트선(B)에 공통 접속된다. 더 구체적으로, 0 번째의 열방향 메모리셀(MC000-MC00n)의 드레인(D)은 비트선(B00)에 공통 접속된다. n 번째의 열방향 메모리셀(MC0n0-MC0nn)의 드레인(D)은 비트선(B0n)에 공통 접속된다. 각 열의 메모리셀(MC)의 소스(S)는 공통 접속되어 접지된다.

로우 디코더(120)의 출력은 각각 워드선(WO-Wn)에 접속된다. 입력어드레스신호(AS)의 행선택 신호치에 따라, 로우 디코더(120)가 선택된 워드선(W)에 워드선 선택신호를 출력한다.

컬럼 디코더(130)는 컬럼 프리디코더(131) 및 각각 스위치회로를 구성하는 스위치트랜지스터(ST00-ST0n)를 포함한다. 각 스위치회로는 컬럼 프리디코더(131)로부터의 컬럼선택신호에 의해 ON된다.

메모리셀 어레이(110)에서 데이터를 독출하도록, 컬럼 프리디코더(131)는 입력 어드레스신호(AS)에서 디코드된 컬럼선택신호를 컬럼선택 신호선(Ba0-Bam)중 하나에 출력한다.

스위치트랜지스터(STOO-STOn)는 각각 비트선(B00-B0n)에 접속된다. 컬럼 프리디코더(131)로부터의 컬럼선택신호를 그 신호에 의해 선택되는 스위치트랜지스터(ST)중 하나의 게이트로 전송하고, 상기 컬럼 선택 신호를 수신한 스위치트랜지스터(ST)는 대응하는 비트선(B)을 메모리비트선(BB0)에 접속한다.

반도체기억장치(100)는 레퍼런스 비트선(BBr)의 저항치를 조정하기 위한 스위치회로(140), 레퍼런스전압레벨을 설정가능하게 하는 레퍼런스회로(150), 설정된 레퍼런스전압레벨과 메모리셀(MC)에서의 전압레벨을 비교하여 그 레벨들 사이의 차를 증폭함으로써 메모리데이터를 출력가능하게 하는 센스블록(160), 및 센스블록(160)에서의 출력을 반도체기억장치(100)의 외부로 출력하는 출력회로(170)를 포함한다.

스위치회로(140)는 스위치트랜지스터(STref)를 포함한다. 메모리비트선(BB0)과 선택된 비트선(B)(B00-B0n) 및 레퍼런스 비트선(BBr)의 전체 저항치가 같게 되도록 스위치트랜지스터(STref)의 ON 저항이 제어된다. 즉, 상기 스위치트랜지스터(STref)의 게이트에는 선택된 컬럼선택 신호선(Ba)으로의 액티브전압과 동일한 전압을 입력함으로써, 컬럼디코더(130)내의 선택된 스위치트랜지스터(ST)의 ON 저항과 스위치트랜지스터(STref)의 ON 저항이 서로 동일하게 된다.

레퍼런스회로(150)는 독출 제어신호가 입력되는 레퍼런스 워드선(Wref) 제어회로(151) 및 레퍼런스셀(Tref)을 포함한다. 상기 레퍼런스셀(Tref)은 레퍼런스 워드선(Wref)에 접속된 컨트롤게이트(G), 레퍼런스 비트선(BBr)에 접속되는 드레인(D) 및 접지되어 있는 소스를 포함한다.

센스블록(160)은 메모리비트선(BB0)에 스위치(161)를 통해 접속되는 프리챠지회로(162), 메모리비트선(BB0)에 접속되는 바이어스회로(Bias0), 레퍼런스 비트선(BBr)에 스위치(163)를 통해 접속되는 프리챠지회로(164), 레퍼런스 비트선(BBr)에 접속되는 바이어스회로(Biasr) 및 센스 앰플리파이어(SA)를 포함한다. 센스 앰플리파이어(SA)의 두 개의 입력중 하나(즉, 입력 B0)는 바이어스회로(Bias0)의 출력에 접속되고, 센스 앰플리파이어(SA)의 다른 입력(즉, 입력 Br)은 바이어스회로(Biasr)의 출력에 접속된다. 센스 앰플리파이어(SA)는, 데이터 독출을 위해, 소정 레퍼런스 전압 레벨과 메모리비트선(BB0)의 전압레벨을 비교하여 그 레벨들 사이의 차를 증폭하여, 반도체기억장치(100)의 외부로 출력한다.

프리챠지회로(162)는 스위치트랜지스터(ST00∼ST0n)에 의해 선택된 비트선(B)의 부유용량(또는 기생용량)을 고속으로 충전시키기 위해 프리챠지 동작을 행하고, 부유용량의 충전이 완료되면, 스위치(161)를 OFF하여 프리챠지 동작을 정지시킨다. 또한, 프리챠지회로(164)는 프리챠지회로(162)와 동일한 구성을 가진다.

바이어스회로(Bias0)는 피드백회로(165), 트랜지스터(T1)(트랜스퍼 게이트용 n-채널 트랜지스터) 및 레퍼런스저항(R)을 포함한다. 피드백회로(165)는 도 7에 나타낸 바와 같이 직렬로 접속된 레퍼런스저항(r)과 트랜지스터(t)로 구성된다. 레퍼런스저항(r)과 트랜지스터(t) 사이의 접속점(a')이 트랜지스터(T1)의 게이트에 접속되고, 트랜지스터(t)의 게이트는 메모리비트선(BB0)에 접속되어 있다. 또한, 피드백회로(165)는 도 7에 도시된 바와 다른 구성으로 될 수 있다. 바이어스회로(Biasr)는 피드백회로(165)와 트랜지스터(T2)를 포함하고, 바이어스회로(Bias0)와 동일한 구성을 갖는다.

출력회로(170)는 출력제어회로(171) 및 일시적인 데이터 보유용의 출력버퍼(172)를 포함한다. 상기 출력회로(170)는 센스 앰플리파이어(SA)에서의 출력을 순차 반도체기억장치(100)의 외부로 출력한다.

상기 구성을 가진 반도체기억장치(100)는 다음과 같이 동작한다.

어드레스신호(AS)가 로우 디코더(120)에 입력되면, 그 어드레스신호(AS)의 행선택신호치에 따라, 로우디코더(120)가 선택된 워드선(W)(더 구체적으로, 선택된 행의 메모리셀(MC)의 컨트롤게이트(G))에 워드선 선택신호를 보낸다. 컬럼 프리디코더(131)에도 어드레스신호가 입력된다. 입력 어드레스신호(AS)의 컬럼 선택신호치에 따라, 컬럼 프리디코더(131)는 선택된 컬럼선택신호선(Ba)에 컬럼선택 신호를 보낸다. 그 후, 대응하는 스위치트랜지스터(ST)의 게이트에 열선택신호가 출력된다. 스위치트랜지스터(ST)에 접속된 비트선(B)은 도통 상태로 된다.

이 방식으로, 입력된 어드레스신호(AS)에 따라, 선택된 워드선(W) 및 선택된 컬럼선택 신호선(Ba)에 소망의 전압이 인가된다. 선택된 워드선(W) 및 선택된 컬럼선택 신호선(Ba)에 따라 메모리셀(MC)중 하나가 선택된다. 메모리비트선(BB0)은 선택된 메모리셀(MC)의 임계전압에 따라 후술하는 바와 같이 전압을 얻는다.

즉, 선택된 메모리셀(MC)의 임계전압이 워드선(W)에 인가되는 소망의 전압치 보다 높게 설정되어 있는 경우, 선택된 메모리셀(MC)(예컨대, MC000)은 도통하지 않는다. 따라서, 프리챠지회로(162)로부터의 충전전류는, 스위치트랜지스터(ST00)를 통해 프리챠지회로(162)에 접속된 메모리셀 (MC000)에 의해 차단되어 있기 때문에, 메모리비트선(BB0)의 전압은 하이로 유지된다. 그 결과, 피드백회로(165)의 트랜지스터(t)(도 7)가 도통하게 되어 접속점(a')의 전압이 로우가 됨으로써, 상기 트랜지스터(T1)가 고저항 상태(즉, OFF)로 된다. 따라서, 선택된 메모리셀(MC)의 임계전압이 워드선(W)의 전압보다 높게 설정되어 있는 경우에는, 센스 앰플리파이어(SA)의 입력(B0)이 저항(R)을 통해 전압으로 인가되어 고전압 레벨로 된다.

또한, 선택된 메모리셀(MC)의 임계전압이 워드선(W)에 인가되는 소망의 전압 보다 낮게 설정되어 있는 경우, 선택된 메모리셀(MC)(예컨대, MC000)이 도통한다. 따라서, 메모리비트선(BB0)의 전압은, 메모리셀(MC000)을 통해 프리챠지회로(162)에서의 충전전류가 흐르는 것에 의해 로우로 유지된다. 그 결과, 피드백회로(165)의 트랜지스터(t)(도 7)가 도통할 수 없고, 따라서 접속점(a')의 전압은 하이로 된다. 상기 트랜지스터(T1)는 저저항 상태(즉, ON 상태)로 된다. 따라서, 선택된 메모리셀(MC)의 임계전압이 워드선(W)의 전압 보다 낮게 설정되어 있는 경우에는, 센스 앰플리파이어(SA)의 입력(B0)은 저전압 레벨로 된다.

다음에, 센스 앰플리파이어(SA)의 다른 입력(Br)에 입력되는 레퍼런스 전압에 대해 설명한다.

외부에서 Wref 제어 회로(151)에 독출 제어 신호를 입력하면, Wref 제어회로(151)는 레퍼런스셀(Tref)의 게이트(G)에 접속되어 있는 워드선(Wref)에, 메모리셀 어레이(110)에서의 메모리셀(MC)의 게이트(G)에 인가되는 전압과 동일한 전압이 인가된다. 이 방식으로, 레퍼런스셀(Tref)의 임계전압을 적절하게 조정하여, 프리챠지회로(164) 및 바이어스회로(Biasr)의 작용에 의해, 센스 앰플리파이어(SA)의 입력(Br)에 입력되는 레퍼런스전압이, 센스 앰플리파이어(SA)의 입력(B0)에 인가될 수 있는 하이 레벨과 로우레벨 사이의 대략 중간의 전압레벨이 되도록 한다. 이 동작중에, 스위치트랜지스터(STref)는 도통상태로 한다.

센스 앰플리파이어(SA)의 입력(B0)에 입력되는 하이 레벨 또는 로우레벨의전압 및 센스 앰플리파이어(SA)의 입력(Br)에 입력되는 레퍼런스전압을, 센스 앰플리파이어(SA)에서 비교하여 그 전압레벨들 사이의 차를 증폭한다. 센스 앰플리파이어(SA)에서의 출력신호는 출력제어회로(171)를 통과한 후 출력 버퍼(172)에 일시적으로 보유된 후에 반도체기억장치(100)의 외부로 순차 출력된다.

이하, 반도체기억장치(100)에 존재하는 부유용량에 대해 설명한다. 일반적으로, 이 실시예에서와 같이, 메모리비트선(BB0)은 스위치트랜지스터 (STOO∼STOn)를 통해 서로 병렬로 복수의 메모리셀(MC)에 접속되어 있다. 따라서, 비트선(B00-B0n)이 복수의 메모리셀(MC)에 접속되기에 충분하게 길게 될 필요가 있다. 이러한 구조에서는, 비교적 큰 부유용량이 존재한다. 프리챠지회로(162)는 스위치트랜지스터(ST00∼ST0n)에 의해 선택된 비트선(B)의 부유용량을 고속으로 충전시키기 위해 프리챠지 동작을 실행하고, 부유용량의 충전이 완료되면 프리챠지 동작을 정지한다. 즉, 센스 앰플리파이어(SA)가 동작하기 전에, 프리챠지회로(162)가 프리챠지 동작을 실행한다. 센스 앰플리파이어(SA)의 동작중에, 프리챠지회로(162)는 메모리비트선(BB0)으로부터 스위치회로(161)에 의해 분리되어 프리챠지 동작을 실행하지 않는다.

메모리비트선(BB0)의 부유용량과 레퍼런스 비트선(BBr)의 부유용량이 다를 때, 레퍼런스비트선(BBr)의 프리챠지기간과 메모리비트선(BB0)의 프챠지기간이 다르다. 따라서, 더 짧은 프리챠지기간이 종료될 때 센스 앰플리파이어(SA)가 동작을 개시하면, 더 긴 프리챠지 기간은 아직 종료되지 않은 상태이고 따라서 센스 앰플리파이어(SA)가 틀린 데이터를 출력(잘못된 데이터 독출)하는 문제가 생긴다.

상기 문제를 해결하기 위해, 종래의 반도체기억장치(100)는 레퍼런스 비트선(BBr)의 부유용량과 메모리비트선(BB0)의 부유용량이 서로 같게 조정되도록, 레퍼런스 비트선(BBr)에 접속되는 부하용량(Cr)을 가진 부하 커패시터를 포함한다.

상기 조정용 부하용량(Cr)은, 도 6에 나타낸 바와 같이, 1개의 센스블록(160)에 1개의 메모리비트선(BB0)이 접속되어 있는 구조에서는 충분한 효과를 제공하지만, 복수의 뱅크를 포함하는 구조에서는 충분한 효과를 제공하지 못한다. 상기 "뱅크"라는 용어는 동일한 비트선에 접속되는 메모리셀 어레이의 하나의 집합체라고 정의한다.

도 8은 뱅크(0A-mA)를 포함하는 종래의 반도체기억장치(200)의 구조를 나타낸 블록도이고, 도 6과 동일한 작용 효과를 제공하는 부재에는 동일한 참조부호를 부기하고 그에 대한 설명을 생략한다.

도 8에 도시된 바와 같이, 반도체기억장치(200)는 뱅크(0A-mA)를 포함하며, 각 뱅크는 복수의 메모리셀어레이(110)를 포함한다. 하나의 메모리셀 어레이(110)로부터의 비트선(BO0,B02) 및 다른 메모리셀어레이(110)에서의 비트선(B01,B03)은 스위치트랜지스터(ST00,ST02,ST01,ST03)를 통해 비트선(BB0_-0)에 접속된다. 상기 두 개의 메모리셀어레이(110); 비트선(B00,B01,B02,B03); 스위치트랜지스터(ST00,ST01,ST02,ST03) 및 비트선(BB0_0)에 의해 뱅크(0A)(0번째 뱅크)를 형성한다.

또한, 별도의 두개의 메모리셀 어레이(110)로부터의 비트선(B10,B11,···B1n)은 스위치트랜지스터(ST10,ST11,···,ST1n)를 통해 비트선(BB0_1)에 접속된다. 상기 두 개의 메모리셀 어레이(110); 비트선(B10,B11,···B1n); 스위치트랜지스터(ST10,ST11, ···,ST1n); 및 비트선(BB0_1)에 의해 뱅크(1A)(1번째 뱅크)를 형성한다.

또한, 별도의 두개의 메모리셀 어레이(110)로부터의 비트선(Bm0,Bm1,Bmn)은 스위치트랜지스터(STm0,STm1,···,STmn)를 통해 비트선(BB0_1)에 접속된다. 상기 두 개의 메모리셀 어레이(110); 비트선(Bm0,Bm1,···Bmn); 스위치트랜지스터(STm0,STm1, ···,STmn); 및 비트선(BB0_m)에 의해 뱅크(mA)(m번째 뱅크)를 형성한다. 각 뱅크의 상기 성분들은 각 비트선(비트선 BB0_-0-BB0_-m 중 하나)에 접속된다.

또한, 상기 비트선(BB0_-0-BB0_-m)은 스위치트랜지스터(STb0-STbm)를 통해 메모리비트선(BB0)에 접속된다. 상기 메모리비트선(BB0)은 센스블록(160)에 접속된다. 스위치트랜지스터(STb0-STbm)의 게이트는 각각 뱅크선택선(Bsa0-Bsam)에 접속된다. 뱅크선택신호선(Bsa0-Bsam)에 뱅크선택신호(BSS)(액세스될 메모리셀을 포함하는 뱅크를 나타내는 신호)가 입력될 수 있다. 뱅크선택신호(BSS)는 뱅크디코더회로(180)에 의해 발생된다. 더 구체적으로, 뱅크디코더회로(180)는 입력어드레스신호(AS)에서 뱅크선택신호를 디코드하여 대응하는 뱅크선택신호선(BSa)에 뱅크선택신호(BSS)를 출력한다.

한편, 서로 직렬 접속되는 스위치트랜지스터(STrefc,STrefb)는, 도 6에 나타낸 스위치트랜지스터(STref)와 같이, 메모리비트선(BB0)중 하나의 저항과 레퍼런스 비트선(BBr)의 저항이 서로 같게 되도록 레퍼런스 회로(150) 및 센스블록(160) 사이에 접속된다. 도 8에 도시된 구조가 비트선 선택용의 스위치트랜지스터(STOO∼STmn) 및 뱅크 선택용의 스위치트랜지스터 (STb0∼STbm)의 직렬 2단의 트랜지스터를 포함하기 때문에, 레퍼런스 비트선(BBr)에도 두개의 트랜지스터(STrefc,STrefb)를 제공하여, 메모리비트선(BB0)의 저항과 레퍼런스 비트선(BBr)의 저항이 일치하도록 하고 있다.

여기서, 도8의 반도체기억장치(200)에 존재하는 부유용량에 대해 설명한다. 다른 비트선(BB0_0-BB0_m)의 부유용량은, 예컨대 그에 접속되는 스위치트랜지스터의 수(즉, 대응하는 메모리셀 어레이(110)의 사이즈) 및 센스블록(160)과 대응하는 메모리셀어레이(110) 사이의 차이(즉, 비트선의 길이)에 따라 변화된다. 뱅크 수가 증가함에 따라, 뱅크에서 센스블록(160)의 부유용량들 사이의 차가 커진다.

부유용량이 비교적 작은 부유용량을 가진 뱅크의 부유용량과 같게 되도록 레퍼런스 비트선(BBr)에 부가될때, 이러한 뱅크에서 데이터가 적절하게 독출될 수 있지만, 큰 부유용량을 가진 뱅크에서는 다음의 이유 때문에 적절하게 독출될 수 없다. 레퍼런스 비트선(BBr)의 부유용량이 메모리비트선(BB0)의 부유용량 보다 작기 때문에, 레퍼런스 비트선(BBr)의 프리챠지 동작이 완료되더라도, 메모리비트선(BB0)의 프리챠지 동작은 완료되지 않고, 이 상태로 센스 앰플리파이어(SA)가 독출을 시작하면, 잘못된 데이터가 독출되어 버린다.

또한, 부유용량이 비교적 큰 뱅크와 같게 되도록 레퍼런스 비트선(BBr)에 부유용량을 부가하면, 그러한 뱅크에서 데이터가 적절하게 독출될 수 있지만, 작은부유용량을 가진 뱅크에서 데이터를 독출하기에는 다음의 불편이 따른다. 레퍼런스 비트선(BBr)의 부유용량이 메모리비트선(BB0)의 부유용량 보다 크기 때문에, 레퍼런스 비트선(BBr)의 프리챠지 동작을 완료하기 전에, 메모리비트선(BB0)의 프리챠지 동작이 완료된다. 상기 메모리비트선(BB0)의 프리챠지 동작의 완료로부터, 레퍼런스 비트선(BBr)의 프리챠지 동작의 완료시까지의 시간만큼 액세스가 지연된다.

또한, 센스블록(160)에 포함된 프리챠지회로(162,164)(도 6)가 메모리비트선(BBO) 및 레퍼런스 비트선(BBr)의 충전을 완료할 때, 즉 프리챠지회로(162,164)가 메모리비트선(BB0) 및 레퍼런스 비트선(BBr)에서 분리될 때는, 메모리비트선(BB0) 및 레퍼런스 비트선(BBr)에서 커플링 노이즈(coupling noise)(전위 변동)를 발생시킨다. 이 커플링 노이즈의 레벨은, 메모리비트선(BB0) 및 레퍼런스 비트선(BBr)의 부유용량의 값에 의존하기 때문에, 메모리비트선(BB0) 및 레퍼런스 비트선(BBr) 사이의 부유용량이 다르면, 메모리비트선(BB0) 및 레퍼런스 비트선(BBr) 사이의 커플링 노이즈의 크기도 다르고, 메모리비트선(BB0)과 레퍼런스 비트선(BBr) 사이에 전위차가 발생하여, 센스마진을 감소시킨다.

상기한 바와 같이, 반도체기억장치가 복수의 뱅크를 포함하는 한, 상기 반도체기억장치(200)에서와 같이, 일부 메모리셀에서 센스 마진이 감소되고 센스 속도가 저하된다. 제조 프로세스, 비트선의 길이, 메모리셀 어레이의 사이즈, 및 뱅크 구성에 따라 메모리비트선(BB0) 및 레퍼런스 비트선(BBr) 사이의 부유용량의 차가 변하지만, 일반적으로 배선용량, 배선용량에 접속되는 확산용량, 및 게이트용량을 포함하여 수 pF 내지 수십 pF 정도이다. 이 값은 칩 면적의 증가 및 프로세스의 미세화에 따라 증가한다.

본 발명의 반도체기억장치는, 복수의 메모리셀을 각각 포함하고, 그중 하나가 어드레스신호에 따라 선택가능한 복수의 메모리 뱅크; 상기 선택된 메모리셀로부터 독출전압을 수신하기 위한 메모리 비트선; 레퍼런스전압을 출력하는 레퍼런스 셀; 레퍼런스전압을 수신하기 위한 레퍼런스 비트선; 상기 메모리 비트선으로부터의 전압과 상기 레퍼런스 비트선으로부터의 전압간의 차를 증폭하기 위한 비교 및 증폭 장치; 및 상기 선택된 메모리셀과 상기 비교 및 증폭 장치 사이의 제1 부하 용량이 상기 레퍼런스셀과 상기 비교 및 증폭 장치 사이의 제2 부하 용량과 거의 동일하도록 상기 레퍼런스 비트선에 제3 부하용량을 제공하기 위한 부하용량 조정 장치를 구비한다.

본 발명에 의하면, 어드레스신호에 의해 선택된 메모리 뱅크수단과 거의 동일한 부하용량을 갖는 부하용량 커패시터가 레퍼런스 비트선에 접속된다. 뱅크의 수가 증감하더라도, 메모리셀로부터 비교증폭수단까지의 부유용량과 레퍼런스셀로부터 비교증폭수단까지의 부유용량이 동일하게 될 수 있어, 센스마진이 개선되어, 액세스 타임(즉 센스 스피드)이 감소된다.

본 발명의 1 실시예에 있어서, 부하용량 조정 장치는, 각각의 부하용량을 갖는 복수의 용량 소자; 및 상기 복수의 부하용량 소자의 적어도 하나를 상기 레퍼런스 비트선에 전기적으로 접속하는 복수의 제1스위치 장치를 포함한다.

본 발명에 의하면, 복수의 부하 커패시터에 접속된 복수의 제1스위치 장치가제공된다. 상기 부하 커패시터는, 메모리비트선의 부하용량과 레퍼런스 비트선의 부하용량이 서로 같도록 절환된다. 이에 따라, 부하용량 조정회로의 구조가 간략화될 수 있다.

본 발명의 1 실시예에 있어서, 반도체 기억장치는, 선택된 메모리 셀을 포함하는 복수의 메모리 뱅크중 하나를 선택하기 위한 뱅크선택 신호를 수신하기 위한 복수의 메모리 뱅크에 각각 접속되는 복수의 뱅크선택 신호선을 더 포함하고, 상기 복수의 제1 스위치 장치는 각각 상기 복수의 뱅크선택 신호선에 접속된다.

본 발명에 의하면, 뱅크를 선택하기 위한 신호도 제1 제1스위치 장치를 절환하기 위해 사용되어, 부하용량 조정회로의 구조가 간략화될 수 있다.

본 발명의 1 실시예에 있어서, 반도체 기억장치는, 선택된 메모리 셀을 포함하는 복수의 메모리뱅크중 하나를 선택하기 위한 뱅크선택신호를 수신하기 위한 복수의 메모리 뱅크에 각각 접속되는 복수의 뱅크선택신호선을 더 포함하고, 상기 부하용량 조정 장치는, 상기 뱅크선택신호에 따라 상기 복수의 제1 스위치 장치의 스위치를 제어하기 위한 복수의 제1 스위치 장치에 접속된 논리 회로를 더 포함한다.

본 발명에 의하면, 부하 커패시터는 뱅크선택신호를 수신하는 논리회로에 의해 적절히 조합될 수 있어, 메모리 비트선의 부하용량과 레퍼런스 비트선의 부하용량이 서로 동일하게 될 수 있다. 이에 따라, 각 뱅크에 대한 하나의 커패시터를 제공할 필요가 없어 부하 커패시터의 수를 감소시킬 수 있다.

본 발명의 1 실시예에 있어서, 상기 부하용량 조정 장치는, 상기 복수의 부하용량 조정 소자들의 각각의 인접 부하 용량 소자들간의 제2 스위치 장치들을 포함하고, 상기 레퍼런스 비트선에 제3 부하용량을 제공하기 위해 제2 스위치 장치의 각각이 ON/OFF되도록 제어하는, 반도체기억장치.

본 발명의 1 실시예에 있어서, 상기 복수의 부하용량 소자는, 상기 선택된 메모리셀이 상기 복수의 메모리뱅크중 제1 메모리뱅크에 있을 때 그의 전체 부하 용량이 레퍼런스 비트선에 제공될 제3 부하용량을 형성하는, 제1 부하용량 소자의 군과, 상기 선택된 메모리셀이 상기 복수의 메모리뱅크중 제2 메모리뱅크에 있을 때 그의 전체 부하 용량이 레퍼런스 비트선에 제공될 제3 부하용량을 형성하는, 제2 부하용량 소자의 군으로 분할되고, 그 결과 상기 복수의 제2 스위치 장치의 각각이 ON/OFF되도록 제어된다.

본 발명의 1 실시예에 있어서, 상기 부하용량 조정장치는, 공히 상기 레퍼런스 비트선에 접속된 제3 스위치 장치 및 제4 스위치장치를 더 포함하고, 상기 제3 스위치 장치는 이 제3 스위치장치를 통해 접속가능한 복수의 부하용량 소자들의 양 단부의 일방에 접속되고, 상기 제4 스위치 장치는 상기 복수의 부하용량 소자들의 양 단부의 타방에 접속된다.

상기 제3 스위치 장치 및 제4 스위치장치는 각각 제1 메모리 뱅크 또는 제2 메모리 뱅크를 선택하기 위한 뱅크선택신호에 의해 제어되는 스위치 트랜지스터를 포함한다. 상기 부하용량소자는, 트랜지스터의 사용에 의해, 또는 도선을 접속 또는 절단함에 의해 접속 또는 분리될 수 있다. 상기 제1 메모리 뱅크와 제2 메모리 뱅크는 면적이 가변적으로 되도록 설계된다.

본 발명에 의하면, 메모리셀 어레이의의 전체 사이즈를 동일하게 유지하면서각 뱅크의 메모리셀 어레이의 사이즈가 반도체 기억장치 또는 시스템 구성의 사용에 대응하여 변화될 때, 비트선이 부하용량은 레퍼런스 비트선의 부하용량과 같도록 조정될 수 있다. 이에 따라 센스 마진이 향상되고. 액세스 타임(즉, 센스 스피드)이 감소된다.

도1은 본 발명의 제 1 예를 나타낸 반도체기억장치의 회로구성을 도식적으로 나타낸 블록도이다.

도2는 도1에 나타낸 반도체 기억장치에서 사용될 수 있는, 본 발명의 제 2 예의 부하용량 조정회로의 구성을 나타낸 회로도이다.

도3은 도2에 나타낸 부하용량 조정회로를 설명하기 위한 회로도이다.

도4는 도1에 나타낸 반도체 기억장치에서 사용될 수 있는, 본 발명의 제 3 예의 부하용량조정회로의 구성을 나타낸 회로도이다.

도5a는 본 발명에 의한 반도체기억장치에 있어서의 뱅크구성을 나타낸다.

도5b는 본 발명에 의한 반도체기억장치에 있어서의 다른 뱅크구성을 나타낸다.

도6은 종래의 반도체기억장치의 구성을 개략적으로 나타낸 블록도이다.

도7은 피드백회로의 일례를 나타낸 회로도이다.

도8은 복수의 뱅크를 포함하는 또 다른 반도체기억장치의 구성을 개략적으로 나타낸 블록도이다.

이하에, 본 발명을 첨부도면을 참조하여 예시적으로 설명한다.

다음 설명에서, "메모리 비트선의 부하용량"은 "선택된 메모리 셀로부터 센스 앰플리파이어까지의 부하용량"을 나타내며; "레퍼런스 비트선의 부하용량"은 "레퍼런스 셀로부터 센스 앰플리파이어까지의 부하용량"을 나타낸다.

(예 1)

도1은 본 발명에 따른 제 1 예의 반도체기억장치의 구성을 나타낸 회로도이다. 도6 및 도8에 대해 미리 설명한 동일한 소자는 동일한 참조부호를 부기하고 그 설명을 생략한다. 또, m, n은 O 이상의 정수이다.

도1에 있어서, 반도체기억장치(1)는, 복수의 메모리셀 MC를 갖는 메모리셀 어레이(110)를 각각 포함하는 복수의 메모리 뱅크(메모리 뱅크) 0A, 1A, ... , mA를 포함한다. 하나의 입력 어드레스 신호 AS에 따라, 메모리 셀 MC중 하나가 반도체장치(1)의 모든 메모리셀 MC로부터 선택된다.

뱅크 0A는, 메모리셀 어레이(110), 복수의 비트선 B00 ∼ B0n, 스위치 트랜지스터 ST00 ∼ ST0n(각각 스위치회로를 형성함), 비트선 BB0_0, 및 스위치 트랜지스터 STb0을 포함하고 있다. 비트선 B00 ∼ B0n은 스위치 트랜지스터 ST00 ∼ ST0n을 통해 각각 비트선 BB0_0에 접속되어 있다. 비트선 B00 ∼ B0n중 하나는 입력 어드레스신호 AS에 의해 로우 디코더(row decoder)(120)(도6 참조)에 의해 선택된다. 각 스위치 트랜지스터 STOO ∼ STOn은 컬럼 프리 디코더(column pre-decoder)(131)로부터 출력되는 컬럼선택신호를 수신하는 게이트를 갖는다. 상기 비트선 BB0_0은 스위치 트랜지스터 STb0을 통해 메모리비트선 BB0(즉, 센스블록(160)의 입력단)에 접속되어 있다. 스위치 트랜지스터 STb0의 게이트는 뱅크선택 신호선 Bsa0에 접속되어 있다. 뱅크선택신호 BSS는 뱅크선택 신호선 Bsa0에 입력될 수 있다. 상기 뱅크선택신호는 뱅크디코더회로(180)(도8 참조)에 의해 생성되고 있다. 보다 구체적으로, 상기 뱅크디코더회로(180)는, 입력된 어드레스신호 AS로부터 뱅크선택신호 BSS를 디코드하여, 상기 뱅크 선택신호 BSS를 뱅크선택 신호선 BSa에 출력한다.

또한, 뱅크(1A)는, 메모리셀 어레이(110), 복수의 비트선 B10 ∼ B1n, 스위치 트랜지스터 ST10 ∼ST1n(각각 스위치회로를 형성), 비트선 BB1_0, 및 스위치 트랜지스터 STb1을 포함하고 있다. 비트선 B10 ∼ B1n은 스위치 트랜지스터 STb1을 통해 각각 비트선 BB1_0에 접속되어 있다. 각 스위치 트랜지스터 ST10 ∼ ST1n은 컬럼 프리 디코더(131)로부터 출력되는 컬럼선택신호를 수신하는 게이트를 갖는다. 비트선 BB1_0은 스위치 트랜지스터 STb1을 통해 메모리 비트선 BB0에 접속되어 있다. 스위치 트랜지스터 STb1의 게이트는 뱅트선택신호선 Bsa1에 접속되어 있다.

또한, 뱅크(mA)는, 메모리셀 어레이(110), 복수의 비트선 Bm0 ∼ Bmn, 스위치 트랜지스터 STm0 ∼ STmn(각각 스위치회로를 형성), 비트선 BBm_0, 및 스위치 트랜지스터 STbm을 포함하고 있다. 비트선 Bm0 ∼ Bmn은 스위치 트랜지스터 STbm을통해 각각 비트선 BBm_0에 접속되어 있다. 각 스위치 트랜지스터 STm0 ∼ STmn은 컬럼 프리 디코더(131)로부터 출력되는 컬럼선택신호를 수신하는 게이트를 갖는다. 비트선 BBm_0은 스위치 트랜지스터 STbm을 통해 메모리 비트선 BB0에 접속되어 있다. 스위치 트랜지스터 STbm의 게이트는 뱅트선택신호선 Bsam에 접속되어 있다.

상기한 바와 같이, 메모리셀 어레이(110)의 출력선인 비트선 B00 ∼ B0n, B10 ∼ B1n, ... , Bm0 ∼ Bmn은 스위치 트랜지스터 ST00 ∼ ST0n, ST1O ∼ ST1n, ... , STmO ∼ STmn을 통해, 비트선 BB0_0, BB1_0, ..., BBm_0에 각각 접속되어 있다. 스위치 트랜지스터 ST00 ∼ ST0n, ST1O ∼ ST1n, ... , STmO ∼ STmn의 각 게이트가 각각 (도6에 나타낸 컬럼선택 신호선에 대응하는) 컬럼선택 신호선 Ba0 ∼ Ban에 접속되어 있다. 또한, 제2의 비트선 BB0_0, BB1_0, ..., BBm_0은 각각 스위치 트랜지스터 STb0 ∼ STbm와 메모리비트선 BB0을 통해 센스블록(160)에 접속되어 있다. 스위치 트랜지스터 STb0 ∼ STbm의 게이트는 각각 (도8에 나타낸 뱅크선택 신호선에 대응하는) 뱅크선택 신호선 Bsa0 ∼ Bsam에 접속되어 있다.

반도체기억장치(1)는, 레퍼런스 비트선 BBr의 저항치를 조정하기 위한 스위치회로(141), 레퍼런스 전압레벨을 설정하는 레퍼런스회로(150), 상기 설정된 레퍼런스 전압레벨과 메모리셀 MC로부터의 전압레벨을 비교하여 전압 레벨들 사이의 차를 증폭하여 메모리데이터로서 출력가능하게 하는 센스블록(160), 센스블록(160)의 출력을 송신하는 출력회로(170), 및 레퍼런스 비트선 BBr에 복수의 부하커패시터(부하용량수단)중 적어도 하나를 접속하는 부하용량조정수단으로서의 부하용량 조정회로(190)를 더 포함한다.

센스블록(160)은, 미리 설정된 레퍼런스 전압레벨과 메모리셀 MC로부터 데이터전압레벨을 비교하여 그 전압들 간의 차를 증폭출력하는 비교증폭수단으로서의 센스 앰플리파이어 SA, 고속충전용의 프리챠지회로(162,164), 및 센스 앰플리파이어 SA의 하나의 입력전압을 얻기 위한 바이어스회로 Bias0, Biasr를 갖고 있다.

부하용량 조정회로(190)는, 제1스위치수단으로서의 트랜지스터 Lt0와 조정용의 부하용량 CrO와의 직렬 회로, 제1스위치수단으로서의 트랜지스터 Lt1과 조정용의 부하용량 Cr1과의 직렬 회로, ... , 제1스위치수단으로서의 트랜지스터 Ltm과 조정용의 부하용량 Crm과의 직렬 회로를 포함한다. 상기 직렬 회로들은 레퍼런스 비트선 BBr에 대해 병렬로 접속되어 있다.

또한, 부하용량 조정회로(190)는, 입력 어드레스신호 AS에 따라 뱅크를 선택하는 뱅크디코더(180)(도8 참조)를 스위치 제어수단으로서 사용하고 있다. 뱅크디코더(180)로부터의 뱅크선택신호를 수신하는 뱅크선택 신호선 Bsa0 ∼ Bsam이 각각 트랜지스터 Lt0 ∼ Ltm의 게이트(제어단)에 접속되어 있다.

상기 예에서는, 조정용의 부하용량 CrO ∼ Crm은, 뱅크 0A ∼ mA에 각각 제공된다(즉, 일대일). 조정용의 부하용량 CrO ∼ Crm은, 상기 선택된 메모리셀을 포함하는 뱅크에 접속된 메모리비트선 BB0의 부하용량(이하 기생용량)이, 레퍼런스 비트선 BBr의 부하용량(이하, 기생용량)과 같아지도록 설정되어 있다. 즉, 조정용의 부하용량 Cr0 ∼ Crm은, 메모리셀 MC로부터 센스 앰플리파이어 SA까지의 메모리비트선의 부하용량이 레퍼런스셀 Tref로부터 센스 앰플리파이어 SA까지의 레퍼런스 비트선의 부하용량과 같아지도록 설정된다.

보다 구체적으로, 조정용 부하용량 Cr0은 뱅크 0A의 메모리셀 MC로부터 센스 앰플리파이어 SA까지의 부유용량과 동일한 용량을 갖는다. 조정용 부하용량 Cr1은 뱅크 1A의 메모리셀 MC로부터 센스 앰플리파이어 SA까지의 부유용량과 동일한 용량을 갖는다. 조정용 부하용량 Crm은 뱅크 mA의 메모리셀 MC로부터 센스 앰플리파이어 SA까지의 부유용량과 동일한 용량을 갖는다.

상기 조정용 부하용량 Cr0 ∼ Crm은, 액세스될 메모리셀 MC를 포함하는 뱅크에 따라 부하용량이 선택될 수 있도록 절환될 수 있다. 예컨대 뱅크 0A의 메모리셀 MC을 액세스하기 위해서는, 레퍼런스선 BBr에 조정용 부하커패시터 Cr0을 접속하고, 뱅크 1A의 메모리셀을 액세스하기 위해서는, 레퍼런스선 BBr에 부하커패시터 Cr1을 접속하며, 뱅크 mA의 메모리셀을 액세스하기 위해서는, 레퍼런스선 BBr에 부하커패시터 Crm을 접속하도록, 스위치 트랜지스터 Lt0 ∼ Ltm중 하나에 의해 절환동작이 행해진다. 뱅크선택신호 BSS에 의해 제어되는 각 스위치 트랜지스터 Lt0 ∼ Ltm가 제어되고 있다.

다음과 같이 반도체 메모리장치(1)가 동작한다.

어드레스 신호 AS는 로우 디코더(120)에 입력된다. 입력된 어드레스신호 AS의 어드레스정보에 따라, 선택된 워드선 W(도6 참조)(보다 구체적으로, 선택된 행의 메모리셀 MC의 제어게이트 G)에 워드선 선택신호를 송신한다. 상기 어드레스 신호 AS는 컬럼 프리 디코더(131)(도6 참조)에도 입력된다. 입력된 어드레스 신호 AS의 어드레스 정보에 따라, 컬럼 프리 디코더(131)는 선택된 컬럼 선택신호선 Ba에 컬럼 선택신호를 송신한 후, 액티브 전압이 제공된다. 이에 의해, 액세스될 메모리셀 MC가 선택된다. 선택된 메모리셀 MC를 포함하는 뱅크에 대응하는 뱅크 선택신호선 Bsa0 ∼ Bsam중 하나에 액티브 전압에 제공된다. 메모리비트선 BB0은 하기한 바와 같이 선택된 메모리셀 MC의 임계전압에 근거한 전압을 얻는다.

상기 선택된 메모리셀 MC의 임계전압이, 워드선 W에 인가되는 소망의 액티브전압보다 높게 설정되어 있는 경우, 선택된 메모리셀 MC(즉, MC000)는 도통되지 않는다. 이 때문에, 프리챠지회로(162)로부터의 충전전류는, 스위치 트랜지스터 STO0 및 스위치 트랜지스터 STb0을 통해 프리챠지 회로(162)에 접속된 메모리셀 MC000에 의해 실드(shield)되어, 메모리비트선 BB0의 전압이 하이로 유지된다. 그 결과, 피드백회로(165)의 트랜지스터 t(도7)가 도통되어 접속점 a'의 전압이 로우레벨이 되기 때문에, 트랜지스터 T1(전송게이트용 N채널 트랜지스터)이 고저항 상태(즉, OFF상태)로 된다. 따라서, 선택된 메모리셀 MC의 임계전압이 워드선 W에 인가된 전압보다 높게 설정되어 있는 경우에는, 센스 앰플리파이어 SA의 입력 B0의 전압은 하이 레벨로 된다.

또한, 상기 선택된 메모리셀 MC의 임계전압이, 워드선 W에 인가되는 소망의 전압보다 낮게 설정되어 있는 경우, 선택된 메모리셀 MC(즉 MC000)는 도통한다. 이 때문에, 프리챠지회로(162)로부터의 충전전류가 스위치 트랜지스터 ST00 및 스위치 트랜지스터 STb0을 통해 흐르기 때문에, 메모리비트선 BB0의 전압이 로우레벨로 유지된다. 그 결과, 피드백회로(165)의 트랜지스터 t(도7)가 도통되지 않고, 그 접속점 a'의 전압은 하이 레벨이 된다. 상기 트랜지스터 T1은 저저항 상태(즉, ON 상태)로 된다. 따라서, 선택된 메모리셀 MC의 임계전압이 워드선 W에 인가되는 전압보다 낮게 설정되어 있는 경우에는, 센스 앰플리파이어 SA의 입력 B0의 전압은 로우레벨로 된다.

레퍼런스셀 Tref의 게이트에 접속되어 있는 워드선 Wref(도6에 나타낸 워드선 Wref와 동일한 기능을 갖는)에는, 메모리셀 어레이(11O)의 선택된 워드선 W에 인가되는 전압과 동일한 전압이 인가된다. 이 때, 레퍼런스셀 Tref의 임계전압을 적절히 설정함으로써, 센스 앰플리파이어 SA의 입력 Br에 입력되는 레퍼런스 전압은, 프리챠지 회로(164)와 바이어스 전압 Biasr의 기능에 의해 센스 앰플리파이어 SA의 입력 B0에 인가될 수 있는 하이 레벨과 로우레벨의 거의 중간레벨이 되도록 조정한다.

여기서, 본 발명의 반도체기억장치(1)에 존재하는 부유용량에 관해서 설명한다. 일반적으로, 메모리 비트선 BB0_0에는, 다수의 메모리셀 MC가 서로 병렬로 스위치 트랜지스터 ST00 ∼ ST0n을 통해 접속되어 있다. 따라서, 비트선 B00 ∼ B0n의 배선이 복수의 메모리셀 MC에 접속될 수 있도록 길어질 필요가 있다. 이와 같은 구성에서는, 비교적 큰 부유용량이 존재한다. 프리챠지회로(162)는, 스위치 트랜지스터 ST00∼ST0n에 의해 선택된 비트선 B의 부유용량을 고속으로 충전하기 위해서, 센스 앰플리파이어 SA가 동작하기 전에, 프리챠지회로(162)가 프리챠지동작을 행한다. 센스 앰플리파이어 SA의 동작중에는, 프리챠지회로(162)는 스위치 트랜지스터(161)에 의해 메모리비트선 BB0으로부터 분리되어, 프리챠지 동작이 행해지지 않는다.

레퍼런스 비트선 BBr의 부유용량과 메모리비트선 BB0의 부유용량이 상이하면, 레퍼런스 비트선 BBr의 프리챠지 기간과 메모리비트선 BB0의 프리챠지 기간이 상이하다. 상기 두 프리챠지 기간을 동일하게 하기 위해, 부하용량 Cr0 ∼ Crm을 사용하여 부하용량이 서로 동일하도록 조정할 필요가 있다.

예컨대, 뱅크 0A내의 메모리셀을 액세스할 때에는, 뱅크선택 신호선 Bsa0이 액티브로 되어, 뱅크 0A에 대응하는 트랜지스터 Lt0이 액티브로 된다. 뱅크 0A와 거의 동일한 부하용량을 갖는 조정용의 부하용량 Cr0이 트랜지스터 Lt0을 통해 레퍼런스 비트선 BBr와 접속된다. 그 결과, 레퍼런스 비트선 BBr의 부유용량과 뱅크 0A에 접속된 메모리비트선 BB0의 부유용량이 동일해진다.

또한, 예컨대, 뱅크 1A내의 메모리셀 MC을 액세스할 때에는, 뱅크선택 신호선 Bsa1이 액티브로 되어, 뱅크 1A에 대응하는 트랜지스터 Lt1이 액티브로 된다. 뱅크 1A와 거의 동일한 부하용량을 갖는 조정용의 부하용량 Cr1이 트랜지스터 Lt1을 통해 레퍼런스 비트선 BBr와 접속된다. 그 결과, 레퍼런스 비트선 BBr의 부유용량은, 뱅크 1A에 접속된 메모리비트선 BB0의 부유용량과 동일해진다.

또한, 예컨대 뱅크 mA내의 메모리셀 MC를 액세스할 때에는, 뱅크선택 신호선 Bsam이 액티브로 되어, 뱅크 mA에 대응하는 트랜지스터 Ltm이 액티브로 된다. 뱅크 mA와 거의 동일한 부하용량을 갖는 조정용 부하용량 Crm이 트랜지스터 Ltm을 통해 레퍼런스 비트선 BBr와 접속된다. 그 결과, 레퍼런스 비트선 BBr의 부유용량은, 뱅크 mA에 접속된 메모리비트선 BB0의 부유용량과 동일해진다.

상기한 바와 같이, 본 발명의 제 1 예에 의하면, 레퍼런스셀 Tref를 사용하여, 레퍼런스 전압레벨을 발생시킨다. 상기 레퍼런스 전압레벨을 상기 선택된 메모리셀 MC의 전압레벨과 비교하여, 상기 전압레벨들 사이의 차를 증폭출력한다. 상기 방법으로 동작하는 반도체기억장치에 있어서, 상기 뱅크 0A ∼ mA에 각각 대응하도록 조정용 부하용량 Cr0 ∼ Crm을 제공한다. 어드레스 신호 AS에 의해 선택된 뱅크에 대응하는 조정용 부하용량 Cr0 ∼ Crm중 하나를 대응하는 트랜지스터 Lt를 통해 레퍼런스 비트선 BBr에 접속한다. 이와 같은 구성에 의해, 뱅크수가 증감한 경우에도, 부하용량의 수를 증감시킬 수 있다. 이에 의해, 메모리셀 MC로부터 센스 앰플리파이어 SA까지의 비트선의 부하용량을, 레퍼런스선 BBr의 부하용량과 동일하게 되도록 조정할 수 있다. 이에 의해, 센스마진을 향상시키고, 액세스 타임(센스 속도)을 감소시킬 수 있다.

(제 2 예)

도1을 참조하여 설명한 제 1 예에서는, 뱅크수와 동일한 수의 조정용의 부하용량을 제공하였지만, 제 2 예에서는, 조정용의 부하용량의 수를 감소시키는 경우이다. 상기 예에서는, 뱅크수가 4개인 경우를 예로 들어 이하에 설명을 하지만, 이에 한정되는 것이 아니다.

도2는 본 발명의 제 2 예의 반도체기억장치에 있어서의 부하용량 조정회로(191)의 회로도이며, 상기 회로는 부하용량 조정회로(190) 대신에 도1에 도시한 반도체기억장치에 포함될 수 있다.

도2에 나타낸 바와 같이, 부하용량 조정회로(191)는, 어드레스신호 AS에 따라 뱅크 0A ∼ mA(도1)중 하나를 선택하는 뱅크선택신호가 입력되는 스위치 소자로서 논리회로(193)를 갖고 있다. 논리회로(193)는, OR 게이트(194, 195)로 구성되어있다. OR 게이트(194)의 입력단에는, 뱅크선택 신호선 BsaA, BsaB, BsaC가 접속되어 있고, OR 게이트(195)의 입력단에는, 뱅크선택 신호선 BsaC, BsaD가 접속되어 있다. (뱅크선택 신호선 BsaA, BsaB, BsaC, BsaD는 도1에 도시한 뱅크선택 신호선 Bsa0 ∼ Bsam과 동일한 기능은 갖는다.)

레퍼런스 비트선 BBr에 대해, 트랜지스터 Lt0과 부하용량 Cra의 직렬 회로와, 트랜지스터 Lt4와 부하용량 Crd의 직렬 회로가 서로 병렬로 접속되어 있다. 상기 트랜지스터 Lt0 ∼ Lt4는, 그 게이트가(제어단) OR 게이트(194,195)에 각각 접속되어 있다. 상기 방법에서, 레퍼런스 비트선 BBr은, 상기 선택된 뱅크(뱅크 0A ∼ mA중 하나)에 접속된 메모리비트선 BB0의 부하용량과 각각 동일한 부하용량을 갖는 조정용 부하용량 Cra, Crd중 적어도 하나를 레퍼런스 비트선 BBr에 접속되고 있다.

도3을 참조하여 보다 상세하게 설명한다. 도3에 있어서, 부하커패시터 Cra는 뱅크 A(도시 안함)를 엑세스할 때에 사용된다(뱅크선택 신호선 BsaA는 뱅크 A를 엑세스할 때에 액티브로 된다). 부하커패티서 Crb는 뱅크 B(도시 안함)를 엑세스할 때에 사용된다(뱅크선택 신호선 BsaB는 뱅크 B를 엑세스할 때에 액티브로). 부하커패시터 Crc은 뱅크 C(도시 안함)를 엑세스할 때에 사용된다 (뱅크선택 신호선 BsaC는 뱅크 C를 엑세스할 때에 액티브로 된다). 부하커패시터 Crd는 뱅크 D(도시 안함)를 엑세스할 때에 사용된다(뱅크선택 신호선 BsaD는 뱅크 D를 엑세스할 때에 액티브로 된다). 조정용 부하커패시터 Cra, Crb, Crc, Crd는 도1에 도시한 조정용 부하커패시터 Cr0 ∼ Crm과 동일한 기능을 갖는다. 상기 뱅크 A, B, C, D는 도1에 도시한 뱅크 0A ∼ mA와 동일한 기능을 갖는다.)

예컨대, 조정용 부하 커패시터 Cra의 부하용량은 조정용 부하 커패시터 Crb의 부하용량과 동일하고, 조정용 부하 커패시터 Crc의 부하용량은 조정용 부하 커패시터 Cra 및 Crd의 부하용량의 합과 동일하면, 조정용의 부하용량은 4개를 준비할 필요가 없다. 도2에 나타낸 바와 같이, 뱅크선택 신호선 BsaA, BsaB, BsaC, BsaD를 활성화하는 뱅크선택신호를 논리회로(193)에 의해 적절히 디코드함으로써, 부하용량 Cra와 부하용량 Crd이면 충분하다.

뱅크 A 또는 뱅크 B의 메모리셀 MC에 대하여 액세스하는 경우에는, 뱅크선택 신호선 BsaA 또는 BsaB에 뱅크선택신호를 출력하면 OR 게이트(194)로부터 신호가 출력된다. OR 게이트(194)로부터의 신호에 의해 트랜지스터 Lt0이 ON되어, 조정용의 부하커패시터 Cra가 레퍼런스 비트선 BBr에 접속한다.

또한, 뱅크 C의 메모리셀 MC에 대하여 액세스하는 경우에는, 뱅크선택 신호선 BsaC에 뱅크선택신호를 출력하면, OR 게이트(194,195)로부터 신호출력된다. OR 게이트(194,195)로부터의 신호출력에 의해 트랜지스터 Lt0, Lt4를 ON되어, 조정용의 부하커패시터 Cra, Crd가 모두 레퍼런스 비트선 BBr에 접속된다.

또한, 뱅크 D의 메모리셀 MC에 대하여 액세스하는 경우에는, 뱅크선택 신호선 BsaD에 뱅크선택신호를 출력하면 OR 게이트(195)로부터 신호출력된다. OR 게이트(195)로부터의 신호출력에 의해 트랜지스터 Lt4가 ON되어, 조정용의 부하커패시터 Crd가 레퍼런스 비트선 BBr에 접속한다.

상기한 바와 같이, 상기 제 2 예에 의하면, 뱅크를 선택하는 뱅크선택신호는, 또한 부하용량의 조정을 하는 데 사용된다. 이는, 논리회로(193)에 의해 뱅크선택신호로부터 적절히 디코드함으로써 실현된다. 논리회로(193)가 부가적으로 필요하지만, 뱅크수보다 매우 적은 수의 조정용의 부하커패시터를 바꿈으로써 실현된다. 따라서, 조정용의 부하용량 및 스위치 트랜지스터의 직렬 회로의 수도 감소시킬 수 있다.

(제 3 예)

각 뱅크의 메모리셀 어레이(110)의 사이즈는, 반도체기억장치(1)가 사용되는 용도나 시스템의 구성 등에 의해 다르기 때문에, 반도체기억장치(1)내의 메모리셀 어레이(110)의 총사이즈는 같더라도, 각 뱅크의 메모리셀 어레이(110)의 사이즈는 변화할 수 있는 것이 바람직하다. 본 발명에 따른 제 3 예에서는, 각 뱅크의 메모리셀 어레이(110)의 사이즈가 가변이고, 레퍼런스 비트선 BBr에 접속되는 부하 커패시터 또는 커패시터들도, 메모리셀 어레이(110)의 사이즈에 따라 가변하는 경우이다.

도4는, 본 발명의 제 3 예의 부하용량 조정회로(196)의 회로도이며, 상기 회로는 부하용량 조정회로(190) 대신에 도1에 도시한 반도체기억장치에 포함될 수 있다.

도4에 나타낸 바와 같이, 부하용량 조정회로(196)는, 조정용의 부하커패시터 C0, C1, C2, ... C6, C7을 환상으로 배치하여, 조정용의 부하커패시터 C0, C1, C2, ... C6, C7의 부하커패시터 C0과 C7 사이 이외의 각각의 인접한 부하커패시터 사이에 스위치 a∼g(제2 스위치수단)를 각각 설치하고 있다. 스위치 a∼g에 의해 조정용 부하커패시터 C0과 C7의 사이이외의 부하커패시터 C0, C1, C2, ... C6, C7의 각 사이를 분리시킬 수 있다. 각 뱅크의 메모리셀 어레이(110)(도 1)의 사이즈가 가변하기 때문에, 메모리비트선 BB0과 레퍼런스 비트선 BBr의 부하용량이 동일하게 되도록, 조정용의 부하커패시터를 용이하게 바꿀 수 있다. 각 조정용 부하커패시터 C0∼C7의 양단중 하나가 접지된다.

또한, 조정용 부하커패시터 C0과 C7의 사이에는, 트랜지스터 T3, T4(제3 및 제4 스위치 수단으로서)가 직렬로 삽입되어 있다. 상기 트랜지스터 T3, T4 사이의 접속점을 레퍼런스 비트선 BBr에 접속하도록 하고 있다. 또한, 트랜지스터 T3, T4의 게이트(제어단자)에는 각각, 뱅크선택신호가 입력될 수 있는 뱅크선택 신호선 Bsa1, Bsa2가 각각 접속되어 있다.

각 뱅크 0A ∼ mA(도 1)의 사이즈는, 통상, 반도체기억장치마다 고정된다. 상기 조정용 부하용량은 트랜지스터를 사용하여 전기적으로 단선하거나, 배선사이의 접속점을 OFF시키거나, 배선을 직접 절단함으로써 서로 분리될 수 있다.

부하커패시터 C0∼C7의 접속 및 분리는, 그 후의 부하용량이, 뱅크의 메모리셀 어레이(110)의 사이즈를 변경한 후에 메모리셀 어레이 영역의 부하용량과 같아지도록 조정될 수 있다. 도5a 및 5b를 참조하여 상세히 설명한다.

도5a 및 5b는 반도체 메모리장치(1)의 메모리셀 어레이(110)의 전체인, 베보리셀 어레이 영역의 구성을 도식적으로 나타낸 도면이다. 도4의 부하 커패시터 C0의 부하용량은 메모리셀 어레이의 영역 0의 부하용량과 동일하다. 도4의 부하커패시터 C1의 부하용량은 메모리셀 어레이(11O)의 영역 1의 부하용량과 동일하다.도4의 부하용량 C2 ∼ C7은 각각 메모리셀 어레이(110)의 영역 2 ∼ 영역 7의 부하용량과 동일하다.

도5(a)에 나타낸 바와 같이 영역 0과 영역 1이 뱅크 1에, 영역 2 ∼ 영역 7까지가 뱅크 2에 속해 있는 경우에는, 뱅크 1과 뱅크 2 사이의 경계는 영역 1과 영역 2 사이의 경계이기 때문에, 도4에 나타낸 바와 같이, 부하 커패시터 C1과 C2의 사이의 스위치 b만을 오프로 하여 C0과 C1의 부하커패시터를 커패시터 C2 내지 C7로부터 분리시키고 있다.(뱅크 1,2는 도1에 도시한 뱅크 0A∼mA과 동일한 기능을 갖는다.)

또한, 영역 0∼영역 5까지가 뱅크 1에, 영역 6과 영역 7이 뱅크 2에 포함되는 경우에는, 뱅크 1, 2의 경계가 영역 5와 영역 6 사이의 경계이기 때문에, 조정용 부하커패시터 C1과 C2 사이의 스위치 b를 ON으로 되돌리고, 부하 커패시터 C0 내지 C5를 C6 및 C7로부터 분리시키기 위해 스위치 f를 OFF시킨다. 상기 스위치 a∼g를, 스위치제어수단(도시 안함)에 의해 ON 또는 OFF시킨다. 상기 스위치 제어수단은, 뱅크의 영역변경신호를 논리회로에 의해 디코드함으로써 얻어진 논리신호를 사용하여 스위치 a∼g를 ON 또는 OFF시킬 수 있다.

도5a에 나타낸 뱅크 1의 영역 0, 1을 액세스할 때에는, 뱅크선택신호 Bsa1(도4)이 액티브로 되어 트랜지스터 T3이 활성화되게 하여, 스위치 a∼g중 스위치 b만을 OFF시킨다. 이에 의해, 영역 0, 1에 대응하는 조정용의 부하 커패시터 C0, C1이, 트랜지스터 T3을 통해 레퍼런스 비트선 BBr에 접속된다.

또한, 도5a에 나타낸 뱅크 2의 영역 2∼7을 액세스할 때에는, 뱅크선택신호Bsa2가 액티브로 되어 트랜지스터 T4가 활성화되어, 스위치 a∼g중 스위치 b만을 OFF시킨다. 이에 의해, 영역 2∼7에 대응하는 조정용의 부하커패시터 C2∼C7이, 트랜지스터 T4를 통해 레퍼런스 비트선 BBr에 접속된다.

또한, 뱅크 1의 사이즈가 영역 0, 1에서 영역 0∼영역 5로 변한 후에, 도5b에 나타낸 영역 0∼영역 5를 액세스할 때에는, 뱅크선택신호 Bsa1(도4)이 액티브로 되어 트랜지스터 T3이 활성화되고, 스위치 f를 OFF시킨다. 이에 의해, 영역 0∼5에 대응하는 조정용의 부하커패시터 C0∼C5가, 트랜지스터 T3을 통해 레퍼런스 비트선 BBr에 접속된다.

이상으로 본 제 3 예에 의하면, 레퍼런스 비트선 BBr에 접속되는 부하커패시터를, 메모리셀 어레이(110)의 사이즈에 따라 가변하도록 하였기 때문에, 각 뱅크의 메모리셀 어레이(110)의 사이즈가, 반도체기억장치(1)가 사용되는 용도나 시스템의 구성 등에 따라 다르더라도, 메모리셀 어레이(110)의 총사이즈가 동일하면, 메모리셀 MC에서 센스 앰플리파이어 SA까지의 비트선의 부하용량과, 레퍼런스 비트선 BBr의 부하용량이 동일하게 되도록 조정할 수 있다, 이에 의해, 센스마진을 향상시켜, 액세스 타임(센스 속도)을 감소시킬 수 있다.

또, 상기 예 1∼3에서는, 복수의 조정용 부하 커패시터를 제공하여 다양한 방법으로 하나 이상의 커패시터를 선택할 수 있다. 본 발명은 이에 한정되지 않는다. 예컨대, 부하용량을 용량가변형으로 하나 제공하거나, 용량가변형의 부하용량을 복수개 제공할 수 있다. 또한, 용량가변형의 부하용량과 용량고정형 부하용량을 혼합할 수 있다.

또한, 상기 예 1∼3에 있어서, 편의상, 커패시터를 조정용의 부하커패시터로 사용하였지만, 트랜지스터의 확산용량이나, 트랜지스터의 게이트용량 등, 용량의 조정을 할 수 있는 것은 모두 사용될 수 있다.

상기 부하용량은 부유용량 또는 기생용량을 나타낸다.

본 발명에 의하면, 어드레스신호에 의해 선택된 메모리 뱅크수단과 거의 동일한 부하용량을 갖는 조정용 부하커패시터를 레퍼런스 비트선에 접속하였다. 따라서, 뱅크수가 증감한 경우에도, 메모리셀로부터 센스 앰플리파이어까지의 부하용량과, 레퍼런스셀로부터 센스 앰플리파이어까지의 부하용량을 동일하게 할 수 있어, 센스의 마진의 향상 및 센스 속도(액세스 타임)의 고속화를 꾀할 수 있다.

본 발명에 의하면, 복수의 부하 커패시터에 각각 접속되는 복수의 제1 스위치수단을 제공한다. 메모리비트선의 부하용량과 레퍼런스비트선의 부하용량이 서로 동일하도록 부하 커패시터를 절환한다. 따라서, 상기 부하용량 조정회로의 구조가 간단해질 수 있다.

본 발명에 의하면, 제1 스위치의 스위치 제어신호로서, 뱅크를 선택하는 신호를 사용하여 때문에, 부하용량 조정수단을 보다 간단한 구성으로 할 수 있다.

본 발명에 의하면, 뱅크 선택신호를 수신하는 논리회로에 의해 부하 커패시터가 적절히 결합되어, 메모리비트선의 부하용량과 레퍼런스 비트선의 부하용량이 서로 동일하게 된다. 이에 의해 각 뱅크에 대해 하나의 부하커패시터를 제공할 필요가 없어 부하 커패시터의 수를 감소시킬 수 있다.

본 발명에 의하면, 각 뱅크의 메모리셀 어레이의 사이즈가, 반도체기억장치가 사용되는 용도나 시스템의 구성 등에 의해 다르더라도, 반도체기억장치내의 메모리셀 어레이의 총사이즈가 동일하면, 비트선의 부하용량이 레퍼런스 비트선의 부하용량과 동일하게 조정될 수 있다. 이에 의해, 센스마진을 향상시켜, 센스 속도의 고속화를 꾀할 수 있다.

본 발명의 기술적 사상의 범주를 벗어나지 않으면서 당해 분야의 기술자에게 다양한 다른 변형은 명백하고 용이하게 만들어 질 수 있다. 따라서, 청구범위는 상기에 나타난 것과 같은 상세한 설명에 의해서 제한되지 않고 보다 넓게 해석되어야 할 것이다.

Claims

각각 복수의 메모리셀을 각각 포함하고 어드레스신호에 따라 선택가능한 복수의 메모리 뱅크;

선택된 메모리셀로부터 독출전압을 수신하기 위한 메모리 비트선;

레퍼런스전압을 출력하는 레퍼런스 셀;

레퍼런스전압을 수신하기 위한 레퍼런스 비트선;

상기 메모리 비트선으로부터의 전압과 상기 레퍼런스 비트선으로부터의 전압간의 차를 증폭하기 위한 비교 및 증폭 장치; 및

상기 선택된 메모리셀과 상기 비교 및 증폭 장치 사이의 제1 부하 용량이 상기 레퍼런스셀과 상기 비교 및 증폭 장치 사이의 제2 부하 용량과 거의 동일하도록 상기 레퍼런스 비트선에 제3 부하용량을 제공하기 위한 부하용량 조정 장치를 구비하는 반도체기억장치.
제1항에 있어서, 상기 부하용량 조정 장치는,

각각의 부하용량을 갖는 복수의 용량 소자; 및

상기 복수의 부하용량 소자의 적어도 하나를 상기 레퍼런스 비트선에 전기적으로 접속하기 위한 복수의 제1 스위치 장치를 포함하는 반도체기억장치.
제2항에 있어서, 선택된 메모리 셀을 포함하는 복수의 메모리 뱅크중 하나를선택하기 위한 뱅크선택 신호를 수신하기 위한 복수의 메모리 뱅크에 각각 접속되는 복수의 뱅크선택 신호선을 더 포함하고, 상기 복수의 제1 스위치 장치는 각각 상기 복수의 뱅크선택 신호선에 접속된, 반도체기억장치.
제2항에 있어서, 선택된 메모리 셀을 포함하는 복수의 메모리 뱅크중 하나를 선택하기 위한 뱅크선택신호를 수신하기 위한 복수의 메모리 뱅크에 각각 접속되는 복수의 뱅크선택신호선을 더 포함하고, 상기 부하용량 조정 장치는, 상기 뱅크선택신호에 따라 상기 복수의 제1 스위치 장치의 스위치를 제어하기 위한 복수의 제1 스위치 장치에 접속된 논리 회로를 더 포함하는, 반도체기억장치.
제1항에 있어서, 상기 부하용량 조정 장치는, 상기 복수의 부하용량 조정 소자들의 각각의 인접 부하 용량 소자들간의 제2 스위치 장치들을 포함하고, 상기 레퍼런스 비트선에 제3 부하용량을 제공하기 위해 제2 스위치 장치의 각각이 ON/OFF되도록 제어하는, 반도체기억장치.
제5항에 있어서, 상기 복수의 부하용량 소자는, 상기 선택된 메모리셀이 상기 복수의 메모리 뱅크중 제1 메모리뱅크에 있을 때 그의 전체 부하 용량이 레퍼런스 비트선에 제공될 제3 부하용량을 형성하는, 제1 부하용량 소자의 군과, 상기 선택된 메모리셀이 상기 복수의 메모리뱅크중 제2 메모리뱅크에 있을 때 그의 전체 부하 용량이 레퍼런스 비트선에 제공될 제3 부하용량을 형성하는, 제2 부하용량 소자의 군으로 분할되고, 그 결과 상기 복수의 제2 스위치 장치의 각각이 ON/OFF되도록 제어되는, 반도체기억장치.
제5항에 있어서, 상기 부하용량 조정장치는, 공히 상기 레퍼런스 비트선에 접속된 제3 스위치 장치 및 제4 스위치 장치를 더 포함하고, 상기 제3 스위치 장치는 이 제3 스위치 장치를 통해 접속가능한 복수의 부하용량 소자들의 양 단부의 일방에 접속되고, 상기 제4 스위치 장치는 상기 복수의 부하용량 소자들의 양 단부의 타방에 접속되는, 반도체 기억장치.