DE19536486C2 - Bewerter- und Verstärkerschaltung - Google Patents

Bewerter- und Verstärkerschaltung

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DE19536486C2 DE19536486A DE19536486A DE19536486C2 DE 19536486 C2 DE19536486 C2 DE 19536486C2 DE 19536486 A DE19536486 A DE 19536486A DE 19536486 A DE19536486 A DE 19536486A DE 19536486 C2 DE19536486 C2 DE 19536486C2
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Description

Die Erfindung betrifft eine Bewerter- und Verstärkerschaltung nach dem Oberbegriff des Patentanspruches 1.
Solche Bewerter- und Verstärkerschaltungen werden insbeson­ dere als (sogenannte externe oder interne) Leseverstärker in RAM′s, vor allem in DRAM′s eingesetzt. Gattungsgemäße Bewer­ ter- und Verstärkerschaltungen zählen zumindest auf dem Ge­ biet von DRAM′s zum allgemeinen Fachwissen. Fig. 1 zeigt ei­ ne solche Schaltung. Dabei ist es im allgemeinen unerheblich, ob die beiden Transistoren der Bewerter- und Verstär­ kerschaltung vom p- oder vom n-Kanal-Typ sind.
Die EP 0 604 195 A2 beschreibt eine Bewerter- und Verstärker­ schaltung, bei der die zu Beginn eines Lesevorgangs bestehen­ de Parallelschaltung zweier Flip-Flops aufgehoben wird, die beiden Flip-Flops nacheinander die Bewertung und Verstärkung vornehmen und ein Latch die Ausgangssignale der Flip-Flops verarbeitet.
Aus der EP 0 499 460 A2 ist eine Bewerter- und Verstärker­ schaltung bekannt, deren parallel geschaltete Einzelverstär­ ker aufeinanderfolgend die Verstärkung vornehmen.
Insbesondere beim Einsatz der bekannten Bewerter- und Ver­ stärkerschaltungen (beispielsweise mit n-Kanal-Transistoren) als Leseverstärker von RAM′s, bei dem diese gattungsgemäßen Bewerter- und Verstärkerschaltungen ja bekanntlich in einer Vielzahl je RAM eingesetzt werden, tritt nun aber das Problem auf, daß zwar solche als Leseverstärker eingesetzte Bewerter- und Verstärkerschaltungen, die, räumlich betrachtet, nahe an einer Leitung für ein erstes Versorgungspotential VSS (meist Masse) angeordnet sind, im Falle des Bewertens und Verstär­ kens eines einer sogenannten "physikalischen 1" entsprechen­ den Signals schnell bewerten und verstärken, daß jedoch sol­ che als Leseverstärker eingesetzte Bewerter- und Verstärker­ schaltungen (wiederum räumlich betrachtet), die weit weg von einer solchen Leitung für das erste Versorgungspotential VSS angeordnet sind, im Falle des Bewertens und Verstärkens einer sogenannten "physikalischen 0" (potentialmäßig näher beim Wert des ersten Versorgungspotentials VSS liegend als die "physikalische 1") demgegenüber relativ langsam bewerten und verstärken. Analoges gilt für gattungsgemäße Schaltungen mit p-Kanal-Transistoren. Bekanntlich bestimmen (unter anderem) die langsamsten Bewerter- und Verstärkerschaltungen die Ar­ beitsgeschwindigkeit der gesamten Schaltungsanordnung, in der sie enthalten sind, im Beispiel also die des jeweiligen RAM′s.
Aufgabe der vorliegenden Erfindung ist es, eine Bewerter- und Verstärkerschaltung zu schaffen, die eine höhere Arbeitsge­ schwindigkeit aufweist.
Diese Aufgabe wird bezüglich einer gattungsgemäßen Bewerter- und Verstärkerschaltung gelöst durch die kennzeichnenden Merkmale des Patentanspruches 1. Vorteilhafte Aus- und Wei­ terbildungen sind in Unteransprüchen gekennzeichnet.
Die Erfindung wird im folgenden anhand einer Zeichnung näher erläutert. Dabei zeigen
die Fig. 1 und 2 bekannte Bewerter- und Verstärkerschal­ tungen,
die Fig. 3 sowohl eine erste wie auch eine dritte Ausfüh­ rungsform der Erfindung,
die Fig. 4 sowohl eine zweite wie auch eine vierte Ausfüh­ rungsform der Erfindung und
die Fig. 5 ein Timingdiagramm.
Zunächst wird anhand von Fig. 3 eine erste Ausführungsform der Erfindung näher erläutert. Dabei sind die (in Fig. 3 ebenfalls gezeigten) dritten Transistoren Tp1 bis Tp4 zu ignorieren. Der demnach zu betrachtende Teil von Fig. 3 zeigt aus dem angegebenen Stand der Technik bereits bekannte erste Transistoren Tn1 und Tn2 vom n-Kanal-Typ, die in Serie zueinander zwischen zwei Signalleitungen BL, (bei RAM′s allgemein als "Bitleitungshälften" bekannt) angeordnet sind. Ihre Gates sind wechselweise mit den beiden Signalleitungen BL, verbunden, d. h. das Gate des einen ersten Transi­ stors Tn1 ist mit der anderen Signalleitung verbunden, während das Gate des anderen ersten Transistors Tn2 mit der einen Signalleitung BL verbunden ist. Die Verbindung zwischen den beiden ersten Transistoren Tn1, Tn2 bildet einen ersten Knoten K1, der mit einem ersten Steuersignal SAN1 beauf­ schlagbar ist (zum Zeitverlauf siehe Fig. 5: Mittels der fallenden Flanke des ersten Steuersignals SAN1 wird der Be­ wertungs- und Verstärkungsvorgang eingeleitet). Erfindungsge­ mäß ist nun vorgesehen, daß parallel zu den ersten Transisto­ ren Tn1, Tn2 zwei zweite Transistoren Tn3, Tn4 vom selben Ka­ naltyp wie die beiden ersten Transistoren Tn1, Tn2 angeordnet sind zwischen den beiden Signalleitungen BL, . Ihre Gates sind ebenfalls wechselweise mit den beiden Signalleitungen BL, verbunden entsprechend den Gates der ersten beiden Transistoren Tn1, Tn2. Zwischen den beiden zweiten Transisto­ ren Tn3, Tn4 ist ein zweiter Knoten K2 ausgebildet, der mit einem zweiten Steuersignal SAN2 beaufschlagbar ist.
Bei dieser Ausführungsform ist nun erfindungsgemäß vorgese­ hen, daß das zweite Steuersignal SAN2 gegenüber dem ersten Steuersignal SAN1 verzögert auftritt (vgl. dazu Fig. 5), so daß die ersten beiden Transistoren Tn1, Tn2 bereits mit Be­ werten und Verstärken eines an den beiden Signalleitungen BL, auftretenden Differenzsignales D (bei RAM′s beispiels­ weise verursacht durch das Auslesen einer an die eine [oder beide] Signalleitung BL [bzw. Signalleitungen BL, ] ange­ schlossenen Speicherzelle) aufgrund der fallenden Flanke des ersten Steuersignals SAN1 begonnen haben, wenn die zweiten Transistoren Tn3, Tn4 (entsprechend einer fallenden Flanke des zweiten Steuersignals SAN2) mit dem Bewerten und Verstär­ ken des nunmehr bereits teilweise bewerteten und verstärkten Differenzsignals D beginnen.
Selbstverständlich ist es auch möglich, anstelle der in Fig. 3 betrachteten n-Kanal-Transistoren Tn1 bis Tn4 als erste bzw. zweite Transistoren auch solche vom p-Kanal-Typ zu ver­ wenden. Dann sind bei diesem ersten Ausführungsbeispiel in Fig. 3 statt dessen die p-Kanal-Transistoren Tp1 bis Tp4 zu betrachten mit den Knoten K3, K4 und den Steuersignalen SAP1, SAP2, welche allerdings im Gegensatz zu den Steuersignalen SAN1, SAN2 mit ansteigender Flanke die Bewertung und Verstär­ kung auslösen.
Fig. 4 zeigt ein zweites (wie auch ein viertes) Ausführungs­ beispiel der vorliegenden Erfindung. Bezüglich des zweiten Ausführungsbeispiels sind auch hier, entsprechend dem bezüg­ lich der ersten Ausführungsform nach Fig. 3 Gesagten, die Transistoren Tp1 bis Tp4 samt deren Steuersignal SAP zu igno­ rieren. Rein schaltungstechnisch unterscheidet sich dieses Ausführungsbeispiel vom ersten Ausführungsbeispiel dadurch, daß die in Fig. 3 gezeigten beiden Steuersignale SAN1 und SAN2 durch ein einziges Steuersignal SAN ersetzt sind, das mit beiden Knoten K1 und K2 verbunden ist. Damit die beiden zweiten Transistoren Tn3, Tn4, wie gemäß dem Grundgedanken der Erfindung vorgesehen, mit der Bewertung und Verstärkung des Differenzsignals D erst nach Beginn der Bewertung und Verstärkung durch die beiden ersten Transistoren Tn1, Tn2 er­ folgen kann, ist nun bei dieser Ausführungsform vorgesehen, daß die zweiten Transistoren Tn3, Tn4 Einsatzspannungen UTn3, UTn4 aufweisen, die entsprechend verschieden sind von den Einsatzspannungen UTn1, UTn2 der ersten beiden Transistoren Tn1, Tn2. Damit ist sichergestellt, daß der Beginn der Bewer­ tung des Differenzsignals D durch die ersten Transistoren Tn1, Tn2 zu einem früheren Zeitpunkt erfolgt als durch die zweiten Transistoren Tn3, Tn4. Auch hier ist es selbstver­ ständlich möglich, analog zu dem entsprechend Gesagten bezüg­ lich der ersten Ausführungsform, daß die ersten und zweiten Transistoren vom p-Kanal-Typ sein können, d. h. also, daß in Fig. 4 anstelle der Transistoren Tn1 bis Tn4 und des Steuer­ signals SAN die Transistoren Tp1 bis Tp4 samt Steuersignal SAP die Bewerter- und Verstärkerschaltung nach dem zweiten Ausführungsbeispiel bilden.
Die gesamte Fig. 3, d. h. sämtliche Transistoren Tn1 bis Tn4 und Tp1 bis Tp4 sowie die Steuersignale SAN1, SAN2, SAP1, SAP2, bildet die dritte Ausführungsform der vorliegenden Er­ findung. Aus dem allgemeinen Fachwissen, z. B. auf dem Gebiete von DRAM′s, ist es nicht nur bekannt, daß die ersten Transi­ storen Tn1, Tn2 eine gattungsgemäße Bewerter- und Verstärker­ schaltung bilden, sondern es ist darüber hinaus auch bekannt, daß Transistoren vom zu den ersten Transistoren Tn1, Tn2 ent­ gegengesetzten Leitungstyp, nämlich dritte Transistoren Tp1, Tp2 einen weiteren Bestandteil dieser Bewerter- und Verstär­ kerschaltung bilden. Dies ist in Fig. 2 dargestellt. Diese dritten Transistoren Tp1, Tp2 weisen ebenfalls einen gemein­ samen Knoten auf, den dritten Knoten K3, welcher mit einem dritten Steuersignal SAP1 beaufschlagbar ist. Eine steigende Flanke dieses dritten Steuersignals SAP1 löst im Betrieb be­ kanntlich den Bewerte- und Verstärkungsvorgang bezüglich des Differenzsignals D bei den dritten Transistoren Tp1, Tp2 aus. Die dritte Ausführungsform der vorliegenden Erfindung sieht nun (vgl. die gesamte Fig. 3), in Ergänzung zu der bezüglich der ersten Ausführungsform bereits beschriebenen Anordnung aus den ersten und zweiten Transistoren Tn1 bis Tn4 und der Anordnung der dritten Transistoren Tp1, Tp2 wenigstens zwei vierte Transistoren Tp3, Tp4 vor, die vom selben Kanaltyp sind wie die dritten Transistoren Tp1, Tp2 und die, in Serie zueinander, ebenfalls zwischen den beiden Datenleitungen BL, geschaltet sind. Die dabei entstehende Verbindung zwi­ schen den beiden vierten Transistoren Tp3, Tp4 bildet einen vierten Knoten K4, der mit einem vierten Steuersignal SAP2 beaufschlagbar ist. Erfindungsgemäß ist nun vorgesehen (vgl. Fig. 5), daß die die Bewertung und Verstärkung des Diffe­ renzsignals D auslösende Flanke des vierten Steuersignals SAP2 (die bei Transistoren Tp3, Tp4 vom p-Kanal-Typ naturge­ mäß eine steigende Flanke ist) zeitlich später liegt als die entsprechende Flanke des dritten Steuersignals SAP1. Damit erfolgt auch das Bewerten und Verstärken des Datensignals D durch die vierten Transistoren Tp3, Tp4 zeitlich später als das Bewerten und Verstärken dieses Datensignals D durch die dritten Transistoren Tp1, Tp2.
Die gesamte Fig. 4 (d. h. mit allen Transistoren Tn1 bis Tn4 und Tp1 bis Tp4) zeigt eine vierte Ausführungsform der Erfin­ dung. Sie unterscheidet sich, rein schaltungstechnisch be­ trachtet, von der dritten Ausführungsform lediglich dadurch, daß das erste (SAN1) und das zweite Steuersignal SAN2 durch ein gemeinsames Steuersignal SAN ersetzt sind und daß das dritte (SAP1) und das vierte Steuersignal SAP2 durch ein ge­ meinsames weiteres Steuersignal SAP ersetzt sind. Die Ein­ satzspannungen der ersten (Tn1, Tn2) und der zweiten Transi­ storen Tn3, Tn4 sind voneinander verschieden entsprechend dem zweiten Ausführungsbeispiel. Darüber hinaus unterscheiden sich jedoch auch die Einsatzspannungen UTp1, UTp2 der dritten Transistoren Tp1, Tp2 entsprechend von den jeweiligen Ein­ satzspannungen UTp3, UTp4 der vierten Transistoren Tp3, Tp4. Somit ist auch bei dieser Ausführungsform sichergestellt, daß der Beginn von Bewertung und Verstärkung des Differenzsignals D durch die zweiten (Tn3, Tn4) und vierten Transistoren Tp3, Tp4 entsprechend später liegt als der jeweilige Beginn der Bewertung und Verstärkung durch die ersten (Tn1, Tn2) und dritten Transistoren Tp1, Tp2.
Fig. 5 zeigt ein Timingdiagramm bezüglich der vorliegenden Erfindung, das primär die Verhältnisse bei der bereits be­ schriebenen dritten Ausführungsform zeigt: Die die Bewertung und Verstärkung auslösende (fallende) Flanke des zweiten Steuersignals SAN2 liegt zeitlich später als die entspre­ chende Flanke des ersten Steuersignals SAN1. Ebenso liegt die die Bewertung und Verstärkung auslösende (steigende) Flanke des vierten Steuersignals SAP2 zeitlich später als die ent­ sprechende Flanke des dritten Steuersignals SAP1 (vgl. die jeweiligen Zeitpunkte T2, T1 und T4, T3). Derjenige Teil von Fig. 5, der die Steuersignale SAN1, SAN2 zeigt, ist jedoch auch symptomatisch für die erste Ausführungsform.
Der unterschiedliche Zeitpunkt des Beginns von Bewerten und Verstärken durch die zweiten (Tn3, Tn4) bzw. vierten Transi­ storen Tp3, Tp4, bezogen auf die entsprechenden Zeitpunkte bei den ersten bzw. dritten Transistoren (Tn1, Tn2; Tp1, Tp2) ist selbstverständlich auch anderweitig vorgebbar, z. B. auch durch Wahl entsprechend unterschiedlicher Kanallängen und/oder Materialien und/oder Dotierungen der verwendeten Ma­ terialien bei den betreffenden Transistoren Tn1 bis Tn4, Tp1 bis Tp4 oder durch verschiedene Flankensteilheiten bei den ersten und zweiten bzw. dritten und vierten Steuersignalen SAN1, SAN2, SAP1, SAP2.

Claims (10)

1. Bewerter- und Verstärkerschaltung nach Art eines getaste­ ten Flipflops mit wenigstens zwei in Serie zueinanderliegen­ den ersten Transistoren (Tn1, Tn2; Tp1, Tp2) eines gegebenen Kanaltyps, die zwischen zwei Signalleitungen (BL, ) ange­ ordnet sind,
  • - bei der die Gates der ersten Transistoren (Tn1, Tn2; Tp1, Tp2) mit einer jeweiligen (; BL) der beiden Signallei­ tungen (BL, ) verbunden sind und
  • - bei der die ersten Transistoren (Tn1, Tn2; Tp1, Tp2) ei­ nen diesen gemeinsamen ersten Knoten (K1; K3) bilden, der mit einem ersten Steuersignal (SAN1; SAP1) beaufschlagbar ist,
    dadurch gekennzeichnet, daß
  • - die Bewerter- und Verstärkerschaltung parallel zu den er­ sten Transistoren (Tn1, Tn2; Tp1, Tp2) eine Serienschal­ tung von wenigstens zwei zweiten Transistoren (Tn3, Tn4; Tp3, Tp4) vom selben Kanaltyp wie die ersten Transistoren (Tn1, Tn2; Tp1, Tp2) aufweist,
  • - bei der die Gates ebenfalls wechselweise mit einer jewei­ ligen (; BL) der beiden Signalleitungen (BL, ) ver­ bunden sind,
  • - bei der die zweiten Transistoren (Tn3, Tn4; Tp3, Tp4) ei­ nen diesen gemeinsamen zweiten Knoten (K2; K4) bilden, der mit einem zweiten Steuersignal (SAN2; SAP2) beauf­ schlagbar ist und
  • - daß eine Bewertung und Verstärkung eines auf den Signal­ leitungen (BL, ) auftretenden Differenzsignals (D) durch die zweiten Transistoren (Tn3, Tn4; Tp3, Tp4) erst nach Beginn einer entsprechenden Bewertung und Verstär­ kung durch die ersten Transistoren (Tn1, Tn2; Tp1, Tp2) erfolgt.
2. Bewerter- und Verstärkerschaltung nach Anspruch 1, da­ durch gekennzeichnet, daß der spätere Beginn der Be­ wertung und Verstärkung durch die zweiten Transistoren (Tn3, Tn4; Tp3, Tp4) dadurch bewirkt ist, daß eine die Bewertung und Verstärkung auslösende Flanke des zweiten Steuersignals (SAN2; SAP2) gegenüber einer entsprechenden Flanke des ersten Steuersignals (SAN1; SAP1) verzögert ist.
3. Bewerter- und Verstärkerschaltung nach Anspruch 1, da­ durch gekennzeichnet, daß der spätere Beginn der Be­ wertung und Verstärkung durch die zweiten Transistoren (Tn3, Tn4; Tp3, Tp4) dadurch bewirkt ist, daß eine die Bewertung und Verstärkung auslösende Flanke des zweiten Steuersignals (SAN2; SAP2) gegenüber einer entsprechenden Flanke des ersten Steuersignals (SAN1; SAP1) eine geringere Flankensteilheit aufweist.
4. Bewerter- und Verstärkerschaltung nach Anspruch 1, da­ durch gekennzeichnet, daß das erste (SAN1; SAP1) und das zweite Steuersignal (SAN2; SAP2) als ein einziges, ge­ meinsames Steuersignal (SAN; SAP) ausgebildet sind und daß der spätere Beginn der Bewertung und Verstärkung durch die zweiten Transistoren (Tn3, Tn4; Tp3, Tp4) dadurch bewirkt ist, daß die Einsatzspannung (UTn1, UTn2) der ersten Transi­ storen (Tn1, Tn2) verschieden ist von der Einsatzspannung (UTn3, UTn4) der zweiten Transistoren (Tn3, Tn4).
5. Bewerter- und Verstärkerschaltung nach Anspruch 1 oder 4, dadurch gekennzeichnet, daß die ersten Transistoren (Tn1, Tn2) und die zweiten Transistoren (Tn3, Tn4) verschie­ dene Kanallängen aufweisen.
6. Bewerter- und Verstärkerschaltung nach einem der vorherge­ henden Ansprüche und mit wenigstens zwei dritten (Tp1, Tp2) Transistoren, die vom entgegengesetzten Kanaltyp sind wie die ersten Transistoren (Tn1, Tn2), dadurch gekennzeich­ net
  • - daß sie wenigstens zwei vierte Transistoren (Tp3, Tp4) vom entgegengesetzten Kanaltyp aufweist,
  • - daß die dritten und vierten Transistoren (Tp1 bis Tp4) entsprechend und parallel zu den ersten und zweiten Tran­ sistoren (Tn1 bis Tn4) zwischen den Signalleitungen (BL, ) angeordnet sind unter Bildung eines dritten (K3) und eines vierten Knotens (K4), die entsprechend mit einem dritten (SAP1) und einem vierten Steuersignal (SAP2) be­ aufschlagbar sind und
  • - daß eine Bewertung und Verstärkung des Differenzsignals (D) durch die vierten Transistoren (Tp3, Tp4) erst nach Beginn einer entsprechenden Bewertung und Verstärkung durch die dritten Transistoren (Tp1, Tp2) erfolgt.
7. Bewerter- und Verstärkerschaltung nach Anspruch 6, da­ durch gekennzeichnet, daß der spätere Beginn der Be­ wertung und Verstärkung durch die vierten Transistoren (Tp3, Tp4) dadurch bewirkt ist, daß eine die Bewertung und Verstär­ kung auslösende Flanke des vierten Steuersignals (SAP2) ge­ genüber einer entsprechenden Flanke des dritten Steuersignals (SAP1) verzögert ist.
8. Bewerter- und Verstärkerschaltung nach Anspruch 6, da­ durch gekennzeichnet, daß der spätere Beginn der Be­ wertung und Verstärkung durch die vierten Transistoren (Tp3, Tp4) dadurch bewirkt ist, daß eine die Bewertung und Verstär­ kung auslösende Flanke des vierten Steuersignals (SAP2) ge­ genüber einer entsprechenden Flanke des dritten Steuersignals (SAP1) eine geringere Flankensteilheit aufweist.
9. Bewerter- und Verstärkerschaltung nach Anspruch 6, da­ durch gekennzeichnet, daß das dritte (SAP1) und das vierte Steuersignal (SAP2) als ein einziges gemeinsames Steu­ ersignal (SAP) ausgebildet sind und daß der spätere Beginn des Bewertens und Verstärkens durch die vierten Transistoren (Tp3, Tp4) dadurch bewirkt ist, daß die Einsatzspannungen (UTp1, UTp2) der dritten Transistoren (Tp1, Tp2) verschieden sind von den Einsatzspannungen (UTp3, UTp4) der vierten Tran­ sistoren (Tp3, Tp4).
10. Bewerter- und Verstärkerschaltung nach Anspruch 6 oder 9, dadurch gekennzeichnet, daß die dritten Transisto­ ren (Tp1, Tp2) und die vierten Transistoren (Tp3, Tp4) ver­ schiedene Kanallängen aufweisen.
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