JPH09147561A - 評価及び増幅回路 - Google Patents
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- JPH09147561A JPH09147561A JP8277266A JP27726696A JPH09147561A JP H09147561 A JPH09147561 A JP H09147561A JP 8277266 A JP8277266 A JP 8277266A JP 27726696 A JP27726696 A JP 27726696A JP H09147561 A JPH09147561 A JP H09147561A
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Abstract
(57)【要約】
【課題】 高速の動作速度を持つ評価及び増幅回路を提
供する。 【解決手段】 従来公知の評価及び増幅回路を二重に形
成する。この場合、この発明による評価及び増幅回路の
新しい部分は従来公知の回路部分よりも時間的に遅れて
スイッチングを行う。
供する。 【解決手段】 従来公知の評価及び増幅回路を二重に形
成する。この場合、この発明による評価及び増幅回路の
新しい部分は従来公知の回路部分よりも時間的に遅れて
スイッチングを行う。
Description
【０００１】
【発明の属する技術分野】この発明は、２つの信号線の
間に配置され、少なくとも２つの互いに直列接続された
所定のチャネル型の第一のトランジスタを備え、第一の
トランジスタのゲートが両信号線の各１つに接続され、
第一のトランジスタがこれらに共通の、第一の制御信号
が加えられる第一の結節点を形成しているフリップフロ
ップ型の評価及び増幅回路に関する。
間に配置され、少なくとも２つの互いに直列接続された
所定のチャネル型の第一のトランジスタを備え、第一の
トランジスタのゲートが両信号線の各１つに接続され、
第一のトランジスタがこれらに共通の、第一の制御信号
が加えられる第一の結節点を形成しているフリップフロ
ップ型の評価及び増幅回路に関する。
【０００２】
【従来の技術】このような評価及び増幅回路は特に、い
わゆる外部形或いは内部形読み取り増幅器としてＲＡＭ
とりわけＤＲＡＭにおいて使用される。この種の評価及
び増幅回路は少なくともＤＲＡＭの分野においては一般
的な専門知識に属している。図１はこのような回路を示
す。この場合、一般的に、評価及び増幅回路の両トラン
ジスタがｐチャネル型かｎチャネル型であるかどうかは
さして重要ではない。
わゆる外部形或いは内部形読み取り増幅器としてＲＡＭ
とりわけＤＲＡＭにおいて使用される。この種の評価及
び増幅回路は少なくともＤＲＡＭの分野においては一般
的な専門知識に属している。図１はこのような回路を示
す。この場合、一般的に、評価及び増幅回路の両トラン
ジスタがｐチャネル型かｎチャネル型であるかどうかは
さして重要ではない。
【０００３】例えばｎチャネル型トランジスタを備えた
公知の評価及び増幅回路を特にＲＡＭの読み取り増幅器
として使用する場合（公知のようにこの種の評価及び増
幅回路は各ＲＡＭ当たり多数使用される）、次のような
問題が発生する。即ち、このような読み取り増幅器とし
て使用される評価及び増幅回路は、空間的に見て、第一
の供給電位ＶＳＳ（多くの場合接地電位）用の配線の近
くに配置される場合は、いわゆる「物理的１」に相当す
る信号の評価及び増幅の際には迅速に評価及び増幅する
が、これに対して読み取り増幅器として使用されるこの
種の評価及び増幅回路が、この場合も空間的に見て第一
の供給電位ＶＳＳ用の配線から遠くに配置される場合
は、いわゆる「物理的０」（電位的には第一の供給信号
の値において「物理的１」より近くにある）に相当する
信号の評価及び増幅に際して比較的緩慢に評価及び増幅
する。同様なことは、ｐチャネル型トランジスタを備え
た回路においても言える。よく知られているように、最
も遅い評価及び増幅回路がそれらが配置されている全体
の回路の動作速度を、即ちそれぞれのＲＡＭの回路の動
作速度を決定する。
公知の評価及び増幅回路を特にＲＡＭの読み取り増幅器
として使用する場合（公知のようにこの種の評価及び増
幅回路は各ＲＡＭ当たり多数使用される）、次のような
問題が発生する。即ち、このような読み取り増幅器とし
て使用される評価及び増幅回路は、空間的に見て、第一
の供給電位ＶＳＳ（多くの場合接地電位）用の配線の近
くに配置される場合は、いわゆる「物理的１」に相当す
る信号の評価及び増幅の際には迅速に評価及び増幅する
が、これに対して読み取り増幅器として使用されるこの
種の評価及び増幅回路が、この場合も空間的に見て第一
の供給電位ＶＳＳ用の配線から遠くに配置される場合
は、いわゆる「物理的０」（電位的には第一の供給信号
の値において「物理的１」より近くにある）に相当する
信号の評価及び増幅に際して比較的緩慢に評価及び増幅
する。同様なことは、ｐチャネル型トランジスタを備え
た回路においても言える。よく知られているように、最
も遅い評価及び増幅回路がそれらが配置されている全体
の回路の動作速度を、即ちそれぞれのＲＡＭの回路の動
作速度を決定する。
【０００４】
【発明が解決しようとする課題】この発明の課題は、高
速の動作速度を持つ評価及び増幅回路を提供することに
ある。
速の動作速度を持つ評価及び増幅回路を提供することに
ある。
【０００５】
【課題を解決するための手段】この課題は、上述の種類
の評価及び増幅回路に関して特許請求の範囲の請求項１
の特徴事項により解決される。好ましい構成及び実施態
様は請求項２以下に記載されている。
の評価及び増幅回路に関して特許請求の範囲の請求項１
の特徴事項により解決される。好ましい構成及び実施態
様は請求項２以下に記載されている。
【０００６】
【実施例】以下に図面を参照してこの発明を詳細に説明
する。
する。
【０００７】先ず図３を参照してこの発明の第一の実施
例を詳しく説明する。なおこの場合図３に同様に示され
ている第三のトランジスタＴｐ１乃至Ｔｐ４は差し当り
無視する。このようにして考察される図３の部分は上述
の公知技術から既に知られているｎチャネル型の第一の
トランジスタＴｎ１及びＴｎ２を示し、これらは互いに
直列に２つの信号線ＢＬ、バーＢＬ（これらの信号線は
ＲＡＭにおいては一般にいわゆる「ビット線半部」とし
て知られている）の間に接続されている。トランジスタ
のゲートは互い違いに両方の信号線ＢＬ、バーＢＬに接
続され、即ち、第一のトランジスタＴｎ１のゲートは他
方の信号線バーＢＬに、他方の第一のトランジスタＴｎ
２のゲートは一方の信号線ＢＬに接続されている。２つ
の第一のトランジスタＴｎ１、Ｔｎ２の間の接続は第一
の信号ＳＡＮ１が加えられる第一の結節点Ｋ１を形成す
る（時間経過は図５参照、第一の制御信号ＳＡＮ１の立
ち下がりにより評価及び増幅動作が開始される）。この
発明によれば、第一のトランジスタＴｎ１、Ｔｎ２に並
列に第一のトランジスタＴｎ１、Ｔｎ２と同一のチャネ
ル型の第二のトランジスタＴｎ３、Ｔｎ４が両信号線Ｂ
Ｌ、バーＢＬの間に接続される。それらのゲートも同様
に互い違いに第一のトランジスタＴｎ１、Ｔｎ２のゲー
トに応じて両信号線ＢＬ、バーＢＬの間に接続されてい
る。２つの第二のトランジスタＴｎ３、Ｔｎ４の間には
第二の制御信号ＳＡＮ２が加えられる第二の結節点Ｋ２
が形成されている。
例を詳しく説明する。なおこの場合図３に同様に示され
ている第三のトランジスタＴｐ１乃至Ｔｐ４は差し当り
無視する。このようにして考察される図３の部分は上述
の公知技術から既に知られているｎチャネル型の第一の
トランジスタＴｎ１及びＴｎ２を示し、これらは互いに
直列に２つの信号線ＢＬ、バーＢＬ（これらの信号線は
ＲＡＭにおいては一般にいわゆる「ビット線半部」とし
て知られている）の間に接続されている。トランジスタ
のゲートは互い違いに両方の信号線ＢＬ、バーＢＬに接
続され、即ち、第一のトランジスタＴｎ１のゲートは他
方の信号線バーＢＬに、他方の第一のトランジスタＴｎ
２のゲートは一方の信号線ＢＬに接続されている。２つ
の第一のトランジスタＴｎ１、Ｔｎ２の間の接続は第一
の信号ＳＡＮ１が加えられる第一の結節点Ｋ１を形成す
る（時間経過は図５参照、第一の制御信号ＳＡＮ１の立
ち下がりにより評価及び増幅動作が開始される）。この
発明によれば、第一のトランジスタＴｎ１、Ｔｎ２に並
列に第一のトランジスタＴｎ１、Ｔｎ２と同一のチャネ
ル型の第二のトランジスタＴｎ３、Ｔｎ４が両信号線Ｂ
Ｌ、バーＢＬの間に接続される。それらのゲートも同様
に互い違いに第一のトランジスタＴｎ１、Ｔｎ２のゲー
トに応じて両信号線ＢＬ、バーＢＬの間に接続されてい
る。２つの第二のトランジスタＴｎ３、Ｔｎ４の間には
第二の制御信号ＳＡＮ２が加えられる第二の結節点Ｋ２
が形成されている。
【０００８】この実施例では、この発明によれば、第二
の制御信号ＳＡＮ２が第一の制御信号ＳＡＮ１に対して
遅れて発生する（これについては図５参照）ので、第一
の両トランジスタＴｎ１、Ｔｎ２は既に両信号線ＢＬ、
バーＢＬに生ずる差信号Ｄ（ＲＡＭにおいては例えば一
方の（或いは両方の）信号線ＢＬ（もしくは信号線Ｂ
Ｌ、バーＢＬ）に接続されたメモリセルの読み出しによ
って生ずる）の評価及び増幅を第一の制御信号の立ち下
がりにより開始し、一方第二のトランジスタＴｎ３、Ｔ
ｎ４は（第二の制御信号ＳＡＮ２の立ち下がりに応じ
て）既に部分的に評価され増幅された差信号Ｄの評価及
び増幅を開始する。
の制御信号ＳＡＮ２が第一の制御信号ＳＡＮ１に対して
遅れて発生する（これについては図５参照）ので、第一
の両トランジスタＴｎ１、Ｔｎ２は既に両信号線ＢＬ、
バーＢＬに生ずる差信号Ｄ（ＲＡＭにおいては例えば一
方の（或いは両方の）信号線ＢＬ（もしくは信号線Ｂ
Ｌ、バーＢＬ）に接続されたメモリセルの読み出しによ
って生ずる）の評価及び増幅を第一の制御信号の立ち下
がりにより開始し、一方第二のトランジスタＴｎ３、Ｔ
ｎ４は（第二の制御信号ＳＡＮ２の立ち下がりに応じ
て）既に部分的に評価され増幅された差信号Ｄの評価及
び増幅を開始する。
【０００９】図３において考察されたｎチャネル型のト
ランジスタＴｎ１乃至Ｔｎ４の代わりに第一もしくは第
二のトランジスタとしてｐチャネル型のものを使用する
ことができることは当然である。その場合図３のこの第
一の実施例ではその代わりにｐチャネル型のトランジス
タＴｐ１乃至Ｔｐ４が結節点Ｋ３、Ｋ４及び制御信号Ｓ
ＡＰ１、ＳＡＰ２、即ち、制御信号ＳＡＮ１、ＳＡＮ２
とは異なりその立ち上がりで評価及び増幅を行う制御信
号と共に考察される。
ランジスタＴｎ１乃至Ｔｎ４の代わりに第一もしくは第
二のトランジスタとしてｐチャネル型のものを使用する
ことができることは当然である。その場合図３のこの第
一の実施例ではその代わりにｐチャネル型のトランジス
タＴｐ１乃至Ｔｐ４が結節点Ｋ３、Ｋ４及び制御信号Ｓ
ＡＰ１、ＳＡＰ２、即ち、制御信号ＳＡＮ１、ＳＡＮ２
とは異なりその立ち上がりで評価及び増幅を行う制御信
号と共に考察される。
【００１０】図４はこの発明の第二（また第四）の実施
例を示す。第二の実施例についてはこの場合も、図３に
よる第一の実施例について説明したのと同様に、差し当
りトランジスタＴｐ１乃至Ｔｐ４及びその制御信号ＳＡ
Ｐを共に無視する。純回路技術的にはこの実施例は第一
の実施例と次の点で異なる。即ち、図３に示された２つ
の制御信号ＳＡＮ１及びＳＡＮ２が唯一の制御信号ＳＡ
Ｎによって置き換えられ、これが両方の結節点Ｋ１及び
Ｋ２に接続されている。両方の第二のトランジスタＴｎ
３、Ｔｎ４が、この発明の基本思想にあるように、差信
号Ｄの評価及び増幅を両方の第一のトランジスタＴｎ
１、Ｔｎ２による評価及び増幅の開始後初めて行われる
ように、この実施例では、第二のトランジスタＴｎ３、
Ｔｎ４が、第一の両方のトランジスタＴｎ１、Ｔｎ２の
カットオフ電圧ＵTn1 、ＵTn2 とは異なるカットオフ電
圧ＵTn3 、ＵTn4 を持っている。これにより第一のトラ
ンジスタＴｎ１、Ｔｎ２による差電圧Ｄの評価及び増幅
が第二のトランジスタＴｎ３、Ｔｎ４によるよりも早い
時点で行われることが保証される。この場合も、第一の
実施例について説明したことと同様に、第一及び第二の
トランジスタはｐチャネル型であり、即ち、図４におい
てトランジスタＴｎ１乃至Ｔｎ４及び制御信号ＳＡＮの
代わりにトランジスタＴｐ１乃至Ｔｐ４が制御信号ＳＡ
Ｐと共に第二の実施例による評価及び増幅回路を構成す
ることができることは当然である。
例を示す。第二の実施例についてはこの場合も、図３に
よる第一の実施例について説明したのと同様に、差し当
りトランジスタＴｐ１乃至Ｔｐ４及びその制御信号ＳＡ
Ｐを共に無視する。純回路技術的にはこの実施例は第一
の実施例と次の点で異なる。即ち、図３に示された２つ
の制御信号ＳＡＮ１及びＳＡＮ２が唯一の制御信号ＳＡ
Ｎによって置き換えられ、これが両方の結節点Ｋ１及び
Ｋ２に接続されている。両方の第二のトランジスタＴｎ
３、Ｔｎ４が、この発明の基本思想にあるように、差信
号Ｄの評価及び増幅を両方の第一のトランジスタＴｎ
１、Ｔｎ２による評価及び増幅の開始後初めて行われる
ように、この実施例では、第二のトランジスタＴｎ３、
Ｔｎ４が、第一の両方のトランジスタＴｎ１、Ｔｎ２の
カットオフ電圧ＵTn1 、ＵTn2 とは異なるカットオフ電
圧ＵTn3 、ＵTn4 を持っている。これにより第一のトラ
ンジスタＴｎ１、Ｔｎ２による差電圧Ｄの評価及び増幅
が第二のトランジスタＴｎ３、Ｔｎ４によるよりも早い
時点で行われることが保証される。この場合も、第一の
実施例について説明したことと同様に、第一及び第二の
トランジスタはｐチャネル型であり、即ち、図４におい
てトランジスタＴｎ１乃至Ｔｎ４及び制御信号ＳＡＮの
代わりにトランジスタＴｐ１乃至Ｔｐ４が制御信号ＳＡ
Ｐと共に第二の実施例による評価及び増幅回路を構成す
ることができることは当然である。
【００１１】図３全体で、即ち、全部のトランジスタＴ
ｎ１乃至Ｔｎ４及びＴｐ１乃至Ｔｐ４並びに制御信号Ｓ
ＡＮ１、ＳＡＮ２、ＳＡＰ１、ＳＡＰ２でこの発明の第
三の実施例を説明する。例えば、ＤＲＡＭの分野におけ
る一般的専門知識からは、第一のトランジスタＴｎ１、
Ｔｎ２がこの種の評価及び増幅回路を形成していること
が分かるだけでなく、さらに、第一のトランジスタＴｎ
１、Ｔｎ２に反対の導電型のトランジスタ、即ち第三の
トランジスタＴｐ１、Ｔｐ２がこの評価及び増幅回路の
他の構成要素を構成していることも分かる。これは図２
に示されている。この第三のトランジスタＴｐ１、Ｔｐ
２は同様に共通の結節点、即ち第三の制御信号ＳＡＰ１
が加えられる第三の結節点Ｋ３を備えている。この第三
の制御信号ＳＡＰ１の立ち上がりが、よく知られている
ように、第三のトランジスタＴｐ１、Ｔｐ２における差
信号Ｄについて評価及び増幅動作を行わさせる。この発
明の第三の実施例は、（図３全体を参照）第一の実施例
について既に説明された、第一及び第二のトランジスタ
Ｔｎ１乃至Ｔｎ４からなる構成及び第三のトランジスタ
Ｔｐ１、Ｔｐ２の構成に対する補足として、第三のトラ
ンジスタＴｐ１、Ｔｐ２と同一のチャネル型で、互いに
直列に、同様に両信号線ＢＬ、バーＢＬの間に接続され
た少なくとも２つの第四のトランジスタＴｐ３、Ｔｐ４
を備えている。この場合生ずる両方の第四のトランジス
タＴｐ３、Ｔｐ４の間の接続は第四の制御信号ＳＡＰ２
が加えられる第四の結節点Ｋ４を形成する。この発明に
よれば、（図５参照）差信号Ｄの評価及び増幅を行わせ
る第四の制御信号ＳＡＰ２の傾斜（ｐチャネル型のトラ
ンジスタＴｐ３、Ｔｐ４の場合には当然立ち上がりであ
る）は第三の制御信号ＳＡＰ１の対応の傾斜よりも時間
的に遅れている。これにより第四のトランジスタＴｐ
３、Ｔｐ４による差信号Ｄの評価及び増幅も第三のトラ
ンジスタＴｐ１、Ｔｐ２によるこの差信号Ｄの評価及び
増幅よりも時間的に遅れて行われる。
ｎ１乃至Ｔｎ４及びＴｐ１乃至Ｔｐ４並びに制御信号Ｓ
ＡＮ１、ＳＡＮ２、ＳＡＰ１、ＳＡＰ２でこの発明の第
三の実施例を説明する。例えば、ＤＲＡＭの分野におけ
る一般的専門知識からは、第一のトランジスタＴｎ１、
Ｔｎ２がこの種の評価及び増幅回路を形成していること
が分かるだけでなく、さらに、第一のトランジスタＴｎ
１、Ｔｎ２に反対の導電型のトランジスタ、即ち第三の
トランジスタＴｐ１、Ｔｐ２がこの評価及び増幅回路の
他の構成要素を構成していることも分かる。これは図２
に示されている。この第三のトランジスタＴｐ１、Ｔｐ
２は同様に共通の結節点、即ち第三の制御信号ＳＡＰ１
が加えられる第三の結節点Ｋ３を備えている。この第三
の制御信号ＳＡＰ１の立ち上がりが、よく知られている
ように、第三のトランジスタＴｐ１、Ｔｐ２における差
信号Ｄについて評価及び増幅動作を行わさせる。この発
明の第三の実施例は、（図３全体を参照）第一の実施例
について既に説明された、第一及び第二のトランジスタ
Ｔｎ１乃至Ｔｎ４からなる構成及び第三のトランジスタ
Ｔｐ１、Ｔｐ２の構成に対する補足として、第三のトラ
ンジスタＴｐ１、Ｔｐ２と同一のチャネル型で、互いに
直列に、同様に両信号線ＢＬ、バーＢＬの間に接続され
た少なくとも２つの第四のトランジスタＴｐ３、Ｔｐ４
を備えている。この場合生ずる両方の第四のトランジス
タＴｐ３、Ｔｐ４の間の接続は第四の制御信号ＳＡＰ２
が加えられる第四の結節点Ｋ４を形成する。この発明に
よれば、（図５参照）差信号Ｄの評価及び増幅を行わせ
る第四の制御信号ＳＡＰ２の傾斜（ｐチャネル型のトラ
ンジスタＴｐ３、Ｔｐ４の場合には当然立ち上がりであ
る）は第三の制御信号ＳＡＰ１の対応の傾斜よりも時間
的に遅れている。これにより第四のトランジスタＴｐ
３、Ｔｐ４による差信号Ｄの評価及び増幅も第三のトラ
ンジスタＴｐ１、Ｔｐ２によるこの差信号Ｄの評価及び
増幅よりも時間的に遅れて行われる。
【００１２】図４全体、即ち全トランジスタＴｎ１乃至
Ｔｎ４及びＴｐ１乃至Ｔｐ４を備えたものはこの発明の
第四の実施例を示す。この実施例は、純回路技術的に見
て、第三の実施例とただ次の点で異なる。即ち、第一の
制御信号ＳＡＮ１と第二の制御信号ＳＡＮ２とが共通の
信号ＳＡＮに置き換えられ、第三の制御信号ＳＡＰ１と
第四の制御信号ＳＡＰ２とが共通の信号ＳＡＰに置き換
えられている。第一のトランジスタＴｎ１、Ｔｎ２及び
第二のトランジスタＴｎ３、Ｔｎ４は第二の実施例に対
応して互いに異なっている。しかしながら、その上にな
お第三のトランジスタＴｐ１、Ｔｐ２のカットオフ電圧
ＵTp1 、ＵTp2 も同様に第四のトランジスタＴｐ３、Ｔ
ｐ４のそれぞれのカットオフ電圧ＵTp3 、ＵTp4 と異な
っている。それ故、この実施例においても第二のトラン
ジスタＴｎ３、Ｔｎ４及び第四のトランジスタＴｐ３、
Ｔｐ４による差電圧Ｄの評価及び増幅の開始は同様に第
一のトランジスタＴｎ１、Ｔｎ２及び第三のトランジス
タＴｐ１、Ｔｐ２による評価及び増幅のそれぞれの開始
よりも遅れることが保証される。
Ｔｎ４及びＴｐ１乃至Ｔｐ４を備えたものはこの発明の
第四の実施例を示す。この実施例は、純回路技術的に見
て、第三の実施例とただ次の点で異なる。即ち、第一の
制御信号ＳＡＮ１と第二の制御信号ＳＡＮ２とが共通の
信号ＳＡＮに置き換えられ、第三の制御信号ＳＡＰ１と
第四の制御信号ＳＡＰ２とが共通の信号ＳＡＰに置き換
えられている。第一のトランジスタＴｎ１、Ｔｎ２及び
第二のトランジスタＴｎ３、Ｔｎ４は第二の実施例に対
応して互いに異なっている。しかしながら、その上にな
お第三のトランジスタＴｐ１、Ｔｐ２のカットオフ電圧
ＵTp1 、ＵTp2 も同様に第四のトランジスタＴｐ３、Ｔ
ｐ４のそれぞれのカットオフ電圧ＵTp3 、ＵTp4 と異な
っている。それ故、この実施例においても第二のトラン
ジスタＴｎ３、Ｔｎ４及び第四のトランジスタＴｐ３、
Ｔｐ４による差電圧Ｄの評価及び増幅の開始は同様に第
一のトランジスタＴｎ１、Ｔｎ２及び第三のトランジス
タＴｐ１、Ｔｐ２による評価及び増幅のそれぞれの開始
よりも遅れることが保証される。
【００１３】図５はこの発明に関するタイミングダイヤ
グラムであり、第一義的には既に説明した第三の実施例
における関係を示す。評価及び増幅を行わせる第二の制
御信号ＳＡＮ２の傾斜（立ち下がり）は第一の制御信号
ＳＡＮ１の対応の傾斜よりも時間的に遅れている。同様
に評価及び増幅を開始させる第四の制御信号ＳＡＰ２の
傾斜（立ち上がり）は第三の制御信号ＳＡＰ１の対応の
傾斜よりも時間的に遅れている（対応の時点Ｔ２、Ｔ１
及びＴ４、Ｔ３参照）。しかしながら、図５において制
御信号ＳＡＮ１、ＳＡＮ２を示す部分は第一の実施例に
対してまた典型的でもある。
グラムであり、第一義的には既に説明した第三の実施例
における関係を示す。評価及び増幅を行わせる第二の制
御信号ＳＡＮ２の傾斜（立ち下がり）は第一の制御信号
ＳＡＮ１の対応の傾斜よりも時間的に遅れている。同様
に評価及び増幅を開始させる第四の制御信号ＳＡＰ２の
傾斜（立ち上がり）は第三の制御信号ＳＡＰ１の対応の
傾斜よりも時間的に遅れている（対応の時点Ｔ２、Ｔ１
及びＴ４、Ｔ３参照）。しかしながら、図５において制
御信号ＳＡＮ１、ＳＡＮ２を示す部分は第一の実施例に
対してまた典型的でもある。
【００１４】第一もしくは第三のトランジスタ（Ｔｎ
１、Ｔｎ２、Ｔｐ１、Ｔｐ２）における対応の時点に関
して、第二のトランジスタＴｎ３、Ｔｎ４もしくは第四
のトランジスタＴｐ３、Ｔｐ４による評価及び増幅の異
なる時点は、勿論、他の方法でも、例えば当該トランジ
スタＴｎ１乃至Ｔｎ４、Ｔｐ１乃至Ｔｐ４におけるチャ
ネル長及び／又は材料及び／又は使用される材料のドー
プ密度を適当に選ぶことにより或いは第一及び第二のも
しくは第三及び第四の制御信号ＳＡＮ１、ＳＡＮ２、Ｓ
ＡＰ１、ＳＡＰ２における立ち上がりもしくは立ち下が
りの傾斜度を変えることにより実現できる。
１、Ｔｎ２、Ｔｐ１、Ｔｐ２）における対応の時点に関
して、第二のトランジスタＴｎ３、Ｔｎ４もしくは第四
のトランジスタＴｐ３、Ｔｐ４による評価及び増幅の異
なる時点は、勿論、他の方法でも、例えば当該トランジ
スタＴｎ１乃至Ｔｎ４、Ｔｐ１乃至Ｔｐ４におけるチャ
ネル長及び／又は材料及び／又は使用される材料のドー
プ密度を適当に選ぶことにより或いは第一及び第二のも
しくは第三及び第四の制御信号ＳＡＮ１、ＳＡＮ２、Ｓ
ＡＰ１、ＳＡＰ２における立ち上がりもしくは立ち下が
りの傾斜度を変えることにより実現できる。
【図１】公知の評価及び増幅回路を示す結線図。
【図２】異なる公知の評価及び増幅回路を示す結線図。
【図３】この発明の第一並びに第三の実施例を示す結線
図。
図。
【図４】この発明の第二並びに第四の実施例を示す結線
図。
図。
【図５】この発明の実施例を説明するタイミングダイヤ
グラム。
グラム。
Ｔｎ１、Ｔｎ２ 第一のトランジスタ Ｔｎ３、Ｔｎ４ 第二のトランジスタ Ｔｐ１、Ｔｐ２ 第一のトランジスタ又は第三のトラ
ンジスタ Ｔｐ３、Ｔｐ４ 第二のトランジスタ又は第四のトラ
ンジスタ ＳＡＮ、ＳＡＰ 制御信号 ＳＡＮ１ 第一の制御信号 ＳＡＮ２ 第二の制御信号 ＳＡＰ１ 第一の制御信号又は第三の制御信号 ＳＡＰ２ 第二の制御信号又は第四の制御信号 ＢＬ 信号線 バーＢＬ 信号線 Ｋ１ 第一の結節点 Ｋ２ 第二の結節点 Ｋ３ 第一の結節点又は第三の結節点 Ｋ４ 第二の結節点又は第四の結節点
ンジスタ Ｔｐ３、Ｔｐ４ 第二のトランジスタ又は第四のトラ
ンジスタ ＳＡＮ、ＳＡＰ 制御信号 ＳＡＮ１ 第一の制御信号 ＳＡＮ２ 第二の制御信号 ＳＡＰ１ 第一の制御信号又は第三の制御信号 ＳＡＰ２ 第二の制御信号又は第四の制御信号 ＢＬ 信号線 バーＢＬ 信号線 Ｋ１ 第一の結節点 Ｋ２ 第二の結節点 Ｋ３ 第一の結節点又は第三の結節点 Ｋ４ 第二の結節点又は第四の結節点
Claims (10)
- 【請求項１】 ２つの信号線（ＢＬ、バーＢＬ）の間に
配置されている少なくとも２つの直列接続された所定の
チャネル型の第一のトランジスタ（Ｔｎ１、Ｔｎ２；Ｔ
ｐ１、Ｔｐ２）を備え、第一のトランジスタ（Ｔｎ１、
Ｔｎ２；Ｔｐ１、Ｔｐ２）のゲートが両信号線（ＢＬ、
バーＢＬ）の各々１つ（バーＢＬ、ＢＬ）に接続され、
第一のトランジスタ（Ｔｎ１、Ｔｎ２；Ｔｐ１、Ｔｐ
２）がこれらに共通の第一の制御信号（ＳＡＮ１、ＳＡ
Ｐ１）が加えられる第一の結節点（Ｋ１；Ｋ３）を形成
しているフリップフロップ型の評価及び増幅回路におい
て、評価及び増幅回路が第一のトランジスタ（Ｔｎ１、
Ｔｎ２；Ｔｐ１、Ｔｐ２）に対して並列に第一のトラン
ジスタ（Ｔｎ１、Ｔｎ２；Ｔｐ１、Ｔｐ２）と同一のチ
ャネル型の少なくとも２つの第二のトランジスタ（Ｔｎ
３、Ｔｎ４；Ｔｐ３、Ｔｐ４）の直列回路を備え、第二
のトランジスタ（Ｔｎ３、Ｔｎ４；Ｔｐ３、Ｔｐ４）の
ゲートが同様に互い違いに両信号線（ＢＬ、バーＢＬ）
のそれぞれの各１つ（バーＢＬ、ＢＬ）に接続され、第
二のトランジスタ（Ｔｎ３、Ｔｎ４；Ｔｐ３、Ｔｐ４）
がこれらに共通の第二の制御信号（ＳＡＮ２、ＳＡＰ
２）が加えられる第一の結節点（Ｋ２；Ｋ４）を形成
し、信号線（ＢＬ、バーＢＬ）に発生する差信号（Ｄ）
の第二のトランジスタ（Ｔｎ３、Ｔｎ４；Ｔｐ３、Ｔｐ
４）による評価及び増幅が第一のトランジスタ（Ｔｎ
１、Ｔｎ２；Ｔｐ１、Ｔｐ２）による対応の評価及び増
幅の開始後初めて行われることを特徴とする評価及び増
幅回路。 - 【請求項２】 第二のトランジスタ（Ｔｎ３、Ｔｎ４；
Ｔｐ３、Ｔｐ４）による評価及び増幅の遅れた開始が、
評価及び増幅を行わせる第二の制御信号（ＳＡＮ２、Ｓ
ＡＰ２）の傾斜が第一の制御信号（ＳＡＮ１、ＳＡＰ
１）の対応の傾斜に対して遅れて生ずることにより行わ
れることを特徴とする請求項１記載の評価及び増幅回
路。 - 【請求項３】 第二のトランジスタ（Ｔｎ３、Ｔｎ４；
Ｔｐ３、Ｔｐ４）による評価及び増幅の遅れた開始が、
評価及び増幅を行わせる第二の制御信号（ＳＡＮ２、Ｓ
ＡＰ２）の傾斜が第一の制御信号（ＳＡＮ１、ＳＡＰ
１）の対応の傾斜に対して小さい傾斜度を持っているこ
とにより行われることを特徴とする請求項１記載の評価
及び増幅回路。 - 【請求項４】 第一の制御信号（ＳＡＮ１、ＳＡＰ１）
と第二の制御信号（ＳＡＮ２、ＳＡＰ２）とが唯一の共
通の制御信号（ＳＡＮ、ＳＡＰ）として形成され、第二
のトランジスタ（Ｔｎ３、Ｔｎ４；Ｔｐ３、Ｔｐ４）に
よる評価及び増幅の遅れた開始が、第一のトランジスタ
（Ｔｎ１、Ｔｎ２）のカットオフ電圧（ＵTn1 、
ＵTn2 ）が第二のトランジスタ（Ｔｎ３、Ｔｎ４）のカ
ットオフ電圧（ＵTn3 、ＵTn4 ）と異なることにより行
われることを特徴とする請求項１記載の評価及び増幅回
路。 - 【請求項５】 第一のトランジスタ（Ｔｎ１、Ｔｎ２）
と第二のトランジスタ（Ｔｎ３、Ｔｎ４）とが異なるチ
ャネル長を持っていることを特徴とする請求項１又は４
記載の評価及び増幅回路。 - 【請求項６】 第一のトランジスタ（Ｔｎ１、Ｔｎ２）
と反対のチャネル型の少なくとも２つの第三のトランジ
スタ（Ｔｐ１、Ｔｐ２）を備え、評価及び増幅回路が反
対のチャネル型の少なくとも２つの第四のトランジスタ
（Ｔｐ３、Ｔｐ４）を備え、第三及び第四のトランジス
タ（Ｔｐ１乃至Ｔｐ４）が対応してかつ第一及び第二の
トランジスタ（Ｔｎ１乃至Ｔｎ４）に対して並列に信号
線（ＢＬ、バーＢＬ）の間に配置され、それぞれ第三の
制御信号（ＳＡＰ１）及び第四の制御信号（ＳＡＰ２）
が加えられる第三の結節点（Ｋ３）及び第四の結節点
（Ｋ４）を形成し、第四のトランジスタ（Ｔｐ３、Ｔｐ
４）による差信号（Ｄ）の評価及び増幅が第三のトラン
ジスタ（Ｔｐ１、Ｔｐ２）による対応の評価及び増幅の
開始後初めて行われることを特徴とする請求項１乃至５
の１つに記載の評価及び増幅回路。 - 【請求項７】 第四のトランジスタ（Ｔｐ３、Ｔｐ４）
による評価及び増幅の遅れた開始が、評価及び増幅を行
わせる第四の制御信号（ＳＡＰ２）の傾斜が第三の制御
信号（ＳＡＰ１）の対応の傾斜に対して遅れて生ずるこ
とにより行われることを特徴とする請求項６記載の評価
及び増幅回路。 - 【請求項８】 第四のトランジスタ（Ｔｐ３、Ｔｐ４）
による評価及び増幅の遅れた開始が、評価及び増幅を行
わせる第四の制御信号（ＳＡＰ２）の傾斜が第三の制御
信号（ＳＡＰ１）の対応の傾斜に対して小さい傾斜度を
持っていることにより行われることを特徴とする請求項
６記載の評価及び増幅回路。 - 【請求項９】 第三の制御信号（ＳＡＰ１）と第四の制
御信号（ＳＡＰ２）とが唯一の共通の制御信号（ＳＡ
Ｐ）として形成され、第四のトランジスタ（Ｔｐ３、Ｔ
ｐ４）による評価及び増幅の遅れた開始が、第三のトラ
ンジスタ（Ｔｐ１、Ｔｐ２）のカットオフ電圧
（ＵTp1 、ＵTp2 ）が第四のトランジスタ（Ｔｐ３、Ｔ
ｐ４）のカットオフ電圧（ＵTp3 、ＵTp4 ）と異なって
いることにより行われることを特徴とする請求項６記載
の評価及び増幅回路。 - 【請求項１０】 第三のトランジスタ（Ｔｐ１、Ｔｐ
２）と第四のトランジスタ（Ｔｐ３、Ｔｐ４）とが異な
るチャネル長を持っていることを特徴とする請求項６又
は９記載の評価及び増幅回路。
Applications Claiming Priority (2)
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| DE19536486A DE19536486C2 (de) | 1995-09-29 | 1995-09-29 | Bewerter- und Verstärkerschaltung |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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