KR960003811B1 - 바이씨모오스 증폭기 - Google Patents

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KR960003811B1
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유승문
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삼성전자주식회사
김광호
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers

Abstract

내용 없음.

Description

바이씨모오스 증폭기
제 1 도는 종래에 일반적으로 사용된 기본적인 커런트 미러형 차동증폭기의 회로도.
제 2 도는 본 발명에 따른 회로도.
본 발명은 증폭기에 관한 것으로서, 특히 바이폴라 트랜지스터와 모오스 트랜지스터를 집적시킨 증폭기에 관한 것이다.
일반적으로 메모리장치등에서 사용되는 증폭기는 두개의 입력신호의 미세한 레벨차를 증폭하여 출력하는 커런트미러형(current mirror)의 차동증폭기이다. 많이 알려진 메모리용 차동증폭기는 피모오스 트랜지스터와 엔모오스 트랜지스터를 사용한 씨모오스형이 있고, 전류구동농력과 직류전압 이득을 높이기 위해 바이폴라 트랜지스터로만 구성한 예도 있다. 제 1 도는 종래에 사용되어 온 바이폴라 차동증폭기의 기본적인 형태를 보여준다. 도시된 바와 같이, 제 1 도의 증폭기는 두개의 NPN 트랜지스터(1) 및 (2)로서 커런트미러를 구성한다. NPN 트랜지스터(1)의 컬렉터전류 ICI과 NPN 트랜지스터(2)의 컬렉터전류 IC2가 같기 때문에, 제 1 및 제 2 입력신호 IN1 및 IN2에 의한 입력전류 I1 및 I2의 차이는 NPN 트랜지스터(3)의 베이스전류 IB3(=│I1-I2│)에 따라 NPN 트랜지스터(3)은 온 또는 오프되며, 이에 따라 출력단(20)의 전위가 낮아지거나 프리차아지 상태로 된다. 그러나, 실질적으로는, 상술한 바와 같은 이상적인 동작으로 되지 않고, 커런트미러를 구성하는 NPN 트랜지스터(1) 및 (2)를 구동시키기 위한 베이스전류 IB1 및 IB2로 인하여, 상기 입력신호 IN1 및 IN2가 동일한 레벨로 인가되더라도 NPN 트랜지스터(3)의 베이스에는 {2/(β＋2)}×I1[여기서 β는 NPN 트랜지스터의 소신호 이득임] 만큼의 전류가 흐르게 되며, 이 때문에 상기 NPN 트랜지스터(3)은 원하지 않게 도통상태로 된다. 따라서 입력신호의 레벨차가 없음에도 불구하고 출력단(20)에서는 "로우"레벨의 출력신호가 나타나게 된다. 또한 두입력신호의 레벨차이가 미소한 경우, 예를 들어 상기 {2/(β＋2)}×I1의 값보다 작은 전류차이가 나타난 경우에는 출력단(20)의 전위가 "로우"상태로 되었다가 두입력신호의 차이가 커짐에 따라 다시 "하이"상태로 될 수 있기 때문에, 결과적으로 회로의 오동작을 유발시키는 문제점이 있다. 상기 제 2 도의 종래의 회로와 유사한 구성 및 동일한 작용을 가지는 차동증폭기 회로는 "Bipolar and MOS Analog Integrated Circuit Design"(저자 : Alan B. Grebene)의 245면에 개시된 바 있다.
따라서 본 발명의 목적은 바이폴라 차동증폭기에 있어서 출력신호의 오동작을 방지할 수 있는 회로를 제공함에 있다.
본 발명의 다른 목적은 전류 구동 능력이 개선되고 안정된 출력 특성을 가지는 차동증폭기를 제공함에 있다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다. 제 2 도는 본 발명에 따른 차동증폭기의 회로를 보여준다. 도시된 바와 같이, 제 2 도의 회로는 씨모오스 트랜지스터와 바이폴라 트랜지스터를 같이 채용한 바이시모오스(Bi-CMOS) 기술에 의하여 구성된 것임을 알아두기 바란다. 제 1 입력신호(9)와 제 2 입력신호(10)은 엔형 모오스 트랜지스터(14) 및 (15)의 게이트로 각각 입력된다. 상기 엔형 모오스 트랜지스터(14) 및 (15)의 게이트로 각각 입력된다. 상기 엔형 모오스 트랜지스터(14) 및 (15)의 소오스는 커런트미러를 구성하는 제 1 및 제 2 NPN 바이폴라 트랜지스터(12) 및 (13)의 컬렉터에 각각 연결되어 있다. 상기 제 1 및 제 2 NPN 바이폴라 트랜지스터(12) 및 (13)의 에미터는 차동증폭기 인에이블클럭DAE에 의하여 제어되는 엔형 모오스 트래지스터(16)을 통하여 접지전압단(Vss)에 공통으로 연결되어 있다. 상기 제 2 입력신호(10)를 받는 엔형 모오스 트랜지스터(15)의 소오스와 제 2 NPN 바이폴라 트랜지스터(13)의 컬렉터사이의 노드(21)는 출력용 NPN 바이폴라 트랜지스터(17)의 베이스에 연결되어, 상기 NPN 바이폴라 트랜지스터(17)의 온.오프 제어한다. 상기 출력용 NPN 바이폴라 트랜지스터(17)의 컬렉터가 출력단(19)이 되며, 이는 게이트로 상기 차동증폭기 인에이블 클럭을 받는 피형 엔모오스 트랜지스터(18)을 통하여 전원전압단(Vcc)에 연결되어 있다. 상기 제 1 및 제 2 NPN 바이폴라 트랜지스터(12) 및 (13)의 컬렉터에는 각각 Vcc-VTN만큼의 전위가 형성되는데, 이는 엔형 모오스 트랜지스터된 제 1 및 제 2 입력 트랜지스터(14) 및 (15)의 드레쉬홀드전압 VTN만큼 강하되었기 때문임을 잘 알 수 있다. 상기 제 2 도의 회로에서 제 1 엔형 모오스 트랜지스터(14)는 제 2 엔형 모오스 트랜지스터(15)보다 더 큰 사이즈를 가지고 있음에 유의하기 바란다. 그 이유는, 제 1 NPN 바이폴라 트랜지스터(12)의 컬렉터로 들어가는 전류를 제 2 NPN 바이폴라 트랜지스터(13)의 컬렉터 전류보다 더 많게 하기 위함인데, 이에 관하여는 하술하는 동작설명에서 보다 상세히 설명할 것이다.
상기 제 2 도의 본 발명에 따른 차동증폭기는 메모리장치에서 전송데이타를 증폭하는 경우에 사용될 수 있으며, 다이나믹 램에 사용하는 경우에, 상기 제 1 입력신호(9)와 제 2 입력신호(10)는 도시되지 않았지만 컬럼게이트를 통하여 비트라인 쌍(BL, BL)에 연결된 입출력 라인쌍(I0, I0)상의 각 신호가 될 수 있음을 알아두기 바란다. 그러면, 제 2 도의 차동증폭기를 다이나믹 램에 실장한 경우를 예로들어 동작을 설명한다. 비트라인쌍에서 감지증폭된 신호는 상기 컬럼게이트가 열림으로서 입출력 라인으로 전송된다. 통상적으로 입출력 라인쌍(I0, I0)는 Vcc-VTN의 레벨로 등화되어 있다. 상기 입출력라인(I0) 및 (I0)상의 신호, 즉 제 1 및 제 2 입력신호(9)(10)이 서로 레벨차이를 가지기 시작할 때 상기 차동증폭기 인에이블 클럭DAE는 "로우"에서 "하이"상태로 구동된다. 그러면 차동증폭기가 동작한다. 제 1 입력신호(9)의 전류 I101 제 2 입력신호(10)의 전류 I2보다 클경우(I1〉I2), 상기 제 1 및 제 2 NPN 바이폴라 트랜지스터(12) 및 (13)이 턴온 되기 때문에 노드(21)이 접지전압단(Vss)으로 연결되어 상기 출력용 NPN 바이폴라 트랜지트터(17)의 베이스전류는 0이 된다. 따라서 출력단(19)의 전위는 "하이"상태를 유지한다. 반대로 I1〈I2인 경우에는 제 2 NPN 바이폴라 트랜지스터(13)의 베이스-컬렉터 접합이 순방향 바이어스 상태가 되어 상기 트랜지스터(13)은 턴오프되고 상기 노드(21)의 전위는 Vcc-VTN의 레벨로 되기 때문에, 상기 출력용 NPN 바이폴라 트랜지스터(17)이 턴온되고 출력단(19)의 전위는 "로우"상태가 된다.
한편, 상기 제 1 및 제 2 입력신호(9) 및 (10)의 전압레벨 또는 전류의 크기가 동일한 경우(전술한 종래의 경우에는 출력이 "로우"상태로 오동작함)에 있어서는, 전기한 바와같이 제 1 엔형 모오스 트랜지스터(14)의 사이즈가 제 2 엔형 모오스 트랜지스터(15)의 사이즈보다 큼에 대하여 제 2 NPN 바이폴라 트랜지스터(13)에서 베이스전류가 컬렉터전류보다 크기 때문에, 상기 제 2 NPN 바이폴라 트랜지스터(13)은 턴온되고, 결과적으로 출력용 NPN 바이폴라 트랜지스터(17)은 턴오프(베이스전류 0임)된다. 출력단(19)의 전위는 "하이"상태를 유지한다. 본 발명의 실시예에 따르면, 상기 제 1 입력전류 I1이 제 2 입력전류 I2보다 최소한 전술한 {2/(β＋2)}×I1만큼 크기 때문에, 제 1 및 제 2 입력신호(9)(10)의 레벨 또는 전류의 크기가 같거나 미미한 차이를 가지더라도, 불필요한 베이스전류를 상기 출력용 NPN 바이폴라 트랜지스터(17)에 공급할 수 없기 때문에 출력전압의 오동작 현상이 나타나지 않음을 알 수 있다. 출력전압이 "로우"상태로 되기 위해서는 상기 제 1 입력신호(9)가 제 2 입력신호(10)보다 최소한 {2/(β＋2)}×I1만큼 큰 값을 가지는 조건이 되어야 하는데, 그 이유는 큰 사이즈의 제 1 엔형 모오스 트랜지스터(14)에 의하여 상기 I1이 I2보다 {2/(β＋2)}×I1만큼 크게 나타나기 때문이다. 따라서, 상기 제 1 입력신호(9)와 제 2 입력신호(10)의 크기가 같은 경우 이더라도, 근본적으로 I1은 I2보다 크게 흐르므로 제 2 NPN 바이폴라 트랜지스터(13)가 턴온 될 수 있어 출력 전압은 증대의 경우(제 1 도)와 같이 "로우"상태로 되지 않는 것이다.
상술한 바와 같이, 본 발명은 입력되는 두신호의 크기가 같거나 그 차이가 미미한 경우에 출력이 오동작하지 않게함으로써, 안정된 차동증폭기를 실현하는 효과가 있다.

Claims (5)

  1. 베이스와 컬렉터가 공통접속된 제 1 바이폴라 트랜지스터와 함께 커런트미러 구조를 형성하는 제 2 바이폴라 트랜지스터와, 상기 제 2 바이폴라 트랜지스터와 컬렉터에 베이스가 연결되고 출력단에 컬렉터가 연결되고 접지전압에 에미터가 연결된 출력용 바이폴라 트랜지스터를 가지는 차동증폭기에 있어서, 전원전압단과 상기 제 1 바이폴라 트랜지스터의 컬렉터 사이에 연결되어 제 1 입력신호에 의해 전류구동 상태가 제어되는 제 1 전류 풀엎수단과, 상기 전원전압단과 상기 제 2 베이폴라 트랜지스터의 컬렉터 사이에 연결되어 제 2 입력신호에 의해 전류구동상태가 제어되는 제 2 전류 풀엎수단을 구비하며, 상기 제 2 전류 풀엎 수단이 최소한 상기 제 1 전류 풀엎수단보다 더 큰 전류구동 능력을 가짐을 특징으로 하는 차동증폭기.
  2. 제 1 항에 있어서, 상기 제 1 전류 풀엎수단이 상기 전원전압단과 상기 제 1 바이폴라 트랜지스터의 컬렉터 사이에 채널이 연결되고 상기 제 1 입력신호에 게이트가 연결된 제 1 모오스 트랜지스터로 됨을 특징으로 하는 차동증폭기.
  3. 제 1 항에 있어서, 상기 제 2 전류 풀엎수단이 상기 전원전압단과 상기 제 2 바이폴라 트랜지스터의 컬렉터 사이에 채널이 연결되고 상기 제 2 입력신호에 게이트가 연결된 제 2 모오스 트랜지스터로 됨을 특징으로 하는 차동증폭기.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 제 1 모오스 트랜지스터의 채널폭이 상기 제 2 모오스 트랜지스터의 채널폭보다 더 큼을 특징르로 하는 차동증폭기.
  5. 제 1 항에 있어서, 상기 제 1 및 제 2 바이폴라 트랜지스터의 에미터와 상기 접지전압단 사이에 채널에 연결되고 상기 차동증폭기를 활성화 시키는 인에이블 클럭에 게이트가 접속된 모오스 트랜지스터와, 상기 전원전압단과 상기 출력단사이에 채널이 연결되고 상기 인에이블클럭에 게이트가 접속된 모오스 트랜지스터를 더 구비함을 특징으로 하는 차동증폭기.
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