JPS5931570A - 全固体薄膜リチウム二次電池 - Google Patents
全固体薄膜リチウム二次電池Info
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- JPS5931570A JPS5931570A JP58107877A JP10787783A JPS5931570A JP S5931570 A JPS5931570 A JP S5931570A JP 58107877 A JP58107877 A JP 58107877A JP 10787783 A JP10787783 A JP 10787783A JP S5931570 A JPS5931570 A JP S5931570A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、全固体薄膜リチウム二次電池に関する。
従来、不揮発性メモリとしでは、電気的に書き換え可能
な読み出し専用メモリ(EEPROM)および電気的書
き込み可能な読み出し専用メモリ(EPI(、OM)が
利用されてきた。しかし、これらは、(1)書き込み時
間が長い、(2)書き込み電圧が高いため二電源システ
ムとなる、などの欠点を有している。−例として16
kb EEPROM とgpaoMを挙げると、使用
電源は、プログラム時に必要な電源(25V)ど、アク
セス動作時に必要な電源(5V)の二電源が必要である
。書き込み時間も全ビット書き込むのに約100秒とい
う長時間を要する。また、アクセス時間も、45゜n8
と長く、同容量のランダムアクセスメモリ(RAM)の
アクセス時間の約4倍の時間が必要である。これは、I
LOMは、セルサイズを小さくするため、一本のデータ
線のみ使用してスタティック動作をすることに起因する
。EP几OMは、さらに、メモリ内容を電気的に消去で
きないという欠点を有しでいる。
な読み出し専用メモリ(EEPROM)および電気的書
き込み可能な読み出し専用メモリ(EPI(、OM)が
利用されてきた。しかし、これらは、(1)書き込み時
間が長い、(2)書き込み電圧が高いため二電源システ
ムとなる、などの欠点を有している。−例として16
kb EEPROM とgpaoMを挙げると、使用
電源は、プログラム時に必要な電源(25V)ど、アク
セス動作時に必要な電源(5V)の二電源が必要である
。書き込み時間も全ビット書き込むのに約100秒とい
う長時間を要する。また、アクセス時間も、45゜n8
と長く、同容量のランダムアクセスメモリ(RAM)の
アクセス時間の約4倍の時間が必要である。これは、I
LOMは、セルサイズを小さくするため、一本のデータ
線のみ使用してスタティック動作をすることに起因する
。EP几OMは、さらに、メモリ内容を電気的に消去で
きないという欠点を有しでいる。
一方、リードオンリーメモリ(ILOM)に対し、高速
の書き込み、読み出しができるメモリとしてランダムア
クセスメモリ(RAM)がある。このメモリ・セルもl
(OM同様データ線は1本であるが、動作がダイナミッ
クで各種の信号が)(ラセルに発生でき、これらの信号
を使って高速にセンスし増巾できるので、スピードは速
くできる。16kbのメモリを例にとると、R,AMの
アクセス時込み時間もアクセス時間とほぼ同じである。
の書き込み、読み出しができるメモリとしてランダムア
クセスメモリ(RAM)がある。このメモリ・セルもl
(OM同様データ線は1本であるが、動作がダイナミッ
クで各種の信号が)(ラセルに発生でき、これらの信号
を使って高速にセンスし増巾できるので、スピードは速
くできる。16kbのメモリを例にとると、R,AMの
アクセス時込み時間もアクセス時間とほぼ同じである。
しかし、l(、A Mは、従来技術では、揮発性メモリ
とならざるを得ないという欠点を有する。すなわち、ダ
イナミックt(A Mの場合、1トランジスタ、1MO
8構造が現在主流となっているが、これは、2mBeC
に1回メモリをリフレッシュしなければ、メモリ内容が
保存されない。また、メ七り・セルが、F’1ip−F
lop構造となっているスタティックR,AMの場合、
前記リフレッシ−は不必要となるが、電源が切れメモリ
・セルに電流が供給不可となると、ダイナミックRA
Mと同様にメモリー内容が保持されなくなる。
とならざるを得ないという欠点を有する。すなわち、ダ
イナミックt(A Mの場合、1トランジスタ、1MO
8構造が現在主流となっているが、これは、2mBeC
に1回メモリをリフレッシュしなければ、メモリ内容が
保存されない。また、メ七り・セルが、F’1ip−F
lop構造となっているスタティックR,AMの場合、
前記リフレッシ−は不必要となるが、電源が切れメモリ
・セルに電流が供給不可となると、ダイナミックRA
Mと同様にメモリー内容が保持されなくなる。
したがって、RAMの工うにスピードが速く、かつ不揮
発性となるメモリ素子の要望が非常に強い。そのために
は電源素子を各々の[(、A Mに実装し、LLAMの
不揮発化を図る必要がある。
発性となるメモリ素子の要望が非常に強い。そのために
は電源素子を各々の[(、A Mに実装し、LLAMの
不揮発化を図る必要がある。
しかしながら、従来の電源素子は、いずれも大型又は厚
みが厚く、半導体素子が小型化されている利点を失なわ
せるものである。
みが厚く、半導体素子が小型化されている利点を失なわ
せるものである。
一方、−次電池としては、小型化されたものがあるが、
電気容量に限度があるため長期間の使用に耐えない。
電気容量に限度があるため長期間の使用に耐えない。
〔発明の目的1
本発明の目的は、上記メモリ素子に用いるに適した全固
体薄膜リチウム二次電池を提供することにある。
体薄膜リチウム二次電池を提供することにある。
本発明の全固体薄膜リチウム二次電池は、基板上に負極
材料薄膜、固体電解質薄膜及び正極材料薄膜の積層を有
することを特徴とする。
材料薄膜、固体電解質薄膜及び正極材料薄膜の積層を有
することを特徴とする。
上記積層の意味は、上記3種の薄膜がllla次積層さ
れていることのみを意味し、基板上に接するのは負極材
料薄膜側であっても正極材料薄膜側であってもよい。
れていることのみを意味し、基板上に接するのは負極材
料薄膜側であっても正極材料薄膜側であってもよい。
ここに薄膜とは、例えば簿膜工学ノ・ンドプツク(エレ
クトロニクスへの応用)日本学術振興会薄膜第131委
員会編(昭39年5月、オーム社)などに記載されてい
るように、いわゆる半導体部門における薄膜技術、すな
わち、スノくツタリング法、蒸着法、CVD法などより
形成することが好まL7い。
クトロニクスへの応用)日本学術振興会薄膜第131委
員会編(昭39年5月、オーム社)などに記載されてい
るように、いわゆる半導体部門における薄膜技術、すな
わち、スノくツタリング法、蒸着法、CVD法などより
形成することが好まL7い。
正極材料としては、リチウムイオンを受容、放叱するも
のであればなんでもよいが、Ti52vSe2などが好
捷しい。負極材料としてはLi 、 Li −A4合金
、Li−8i合金などが好ましい。固体電解質としでは
、Li4Sin4−Li3PO4化合物、LiN−Li
I化合物などが好ましい。
のであればなんでもよいが、Ti52vSe2などが好
捷しい。負極材料としてはLi 、 Li −A4合金
、Li−8i合金などが好ましい。固体電解質としでは
、Li4Sin4−Li3PO4化合物、LiN−Li
I化合物などが好ましい。
寸だ、基板とは、薄膜、半導体、半導体の回路部分など
いかなるものでもよい。
いかなるものでもよい。
以下、本発明を実施例によって詳細に説明する。
実施例 1
本発明の全固体薄膜リチウムニ池電池をRA Mのチッ
プ上に構成する例を第1図を用いて説明する。第1図に
おいて、nタイプシリコン基板1、pタイプウェル2、
n+領域3、p+領域4、絶縁膜5、配線金属6 、6
/ 、 6 // 、 611/、およびゲート7.
7′ からなるC−’MO8・スタティック11.AM
の表面に、Si3N4などのパッシベーション膜8を施
す。この土に、電池の正又は負極材料膜9、固体電解質
膜10、電池の負又は正極材料膜11をつぎつぎに形成
する。電池の正極材料としては、TiS2.VSeなど
、負極材料としては、L i −AI 、 Li −8
i合金などを用いる。また固体電解質膜としでは、Li
4Sin4−Li、PO4化合物薄膜、Li5N−Li
l化合物薄膜などを用いる。
プ上に構成する例を第1図を用いて説明する。第1図に
おいて、nタイプシリコン基板1、pタイプウェル2、
n+領域3、p+領域4、絶縁膜5、配線金属6 、6
/ 、 6 // 、 611/、およびゲート7.
7′ からなるC−’MO8・スタティック11.AM
の表面に、Si3N4などのパッシベーション膜8を施
す。この土に、電池の正又は負極材料膜9、固体電解質
膜10、電池の負又は正極材料膜11をつぎつぎに形成
する。電池の正極材料としては、TiS2.VSeなど
、負極材料としては、L i −AI 、 Li −8
i合金などを用いる。また固体電解質膜としでは、Li
4Sin4−Li、PO4化合物薄膜、Li5N−Li
l化合物薄膜などを用いる。
電池とl”LAMチップの接続は、半導体内に集積した
回路の接地端子v8,6と電源端子V。(5/が、それ
ぞれ集電体12 、12’ を介して電池の正極および
負極に接続された構造となっている。最後に、パッシベ
ーション膜13を形成し、チッフヲボンディングした後
、パッケージングする。
回路の接地端子v8,6と電源端子V。(5/が、それ
ぞれ集電体12 、12’ を介して電池の正極および
負極に接続された構造となっている。最後に、パッシベ
ーション膜13を形成し、チッフヲボンディングした後
、パッケージングする。
この構造により、電池の正負極活物質量に相当する電池
容量が、RAMのメモリ保持時間を決定する。例えば、
l 5 kb C−MOS スタティックRAMに、
放電容量7mAhの電池を接続した場合、約30日メモ
リ内容を保持する。また、電池は全固体であるため安定
で、5年以上の寿命が得らnる0さらに、本実施例で示
した電池は二次電池であるため、電源入力時に電池が充
電され、電源シャ断後は電池の放電によりメモリ内容を
保持することができる。
容量が、RAMのメモリ保持時間を決定する。例えば、
l 5 kb C−MOS スタティックRAMに、
放電容量7mAhの電池を接続した場合、約30日メモ
リ内容を保持する。また、電池は全固体であるため安定
で、5年以上の寿命が得らnる0さらに、本実施例で示
した電池は二次電池であるため、電源入力時に電池が充
電され、電源シャ断後は電池の放電によりメモリ内容を
保持することができる。
つぎに、本構成のRAMと電池の接続回路をブロック図
(第2図)を用いて説明する。スタティックRAMの基
本構成は、第2図(Aのブロック図のように、メモリ・
セルアレー21と周辺回路20で表わすことができる(
22:行デコーダ、テ゛ 23:各種信号発生回路、24:列グコーダ、25二I
10回路、26:アドレスバッファ)。
(第2図)を用いて説明する。スタティックRAMの基
本構成は、第2図(Aのブロック図のように、メモリ・
セルアレー21と周辺回路20で表わすことができる(
22:行デコーダ、テ゛ 23:各種信号発生回路、24:列グコーダ、25二I
10回路、26:アドレスバッファ)。
このメモリ内容を保持するには、基本的にはメモリ・セ
ルアレーにのみ、電源素子から電流を供給してやればよ
い。電池を用いる本発明の構成をブロック図で表わした
ものが第2図(B)である。この構成は、外部電源(2
7:外部電源端子)がON状態のとき、切換回路28に
よりメモリ・セルアレー21と、周辺回路20が動作状
態となり、かつ、電池29が充電されるようになってい
る。また、外部電源が01” F状態となると、切換回
路28により、電池29よシメモリ・セルアレーに電流
が供給されるようになり、メモリ内容を保持し、不揮発
性11. A Mとなる。
ルアレーにのみ、電源素子から電流を供給してやればよ
い。電池を用いる本発明の構成をブロック図で表わした
ものが第2図(B)である。この構成は、外部電源(2
7:外部電源端子)がON状態のとき、切換回路28に
よりメモリ・セルアレー21と、周辺回路20が動作状
態となり、かつ、電池29が充電されるようになってい
る。また、外部電源が01” F状態となると、切換回
路28により、電池29よシメモリ・セルアレーに電流
が供給されるようになり、メモリ内容を保持し、不揮発
性11. A Mとなる。
ここに、周辺回路が、時期時に電流の消費しない回路構
成(例えばC−MO8回路)で構成されていれば、メモ
リ・セルアレーおよび周辺回路の電源端子c、dと電池
を接続し、a、d間を遮断しでもよい。
成(例えばC−MO8回路)で構成されていれば、メモ
リ・セルアレーおよび周辺回路の電源端子c、dと電池
を接続し、a、d間を遮断しでもよい。
電源切換回路28は、電源電圧(電流)感知回路および
制御回路およびスイッチ回路の組み合わせとすることが
できるし、又電源スィッチと連動させるようにしてもよ
いし、単なるスイッチとしてもよい。
制御回路およびスイッチ回路の組み合わせとすることが
できるし、又電源スィッチと連動させるようにしてもよ
いし、単なるスイッチとしてもよい。
以上のように、本発明の電池は薄型であるのでとくに半
導体素子と接続して効果がある。
導体素子と接続して効果がある。
第1図はC−MOS −RAMに本発明の一実施例の′
電池を積層した構造の断面図、第2図(A)はRAMの
回路を示すブロック図、第2図(B)はRAIli4と
電池の接続回路を示すブロック図である。 9:負又は正極材料、1o・・・固体電解質、11・・
・負又は正極材料、12 、12’・・・集電体、2゜
・・・周辺回路、21・・・メモリセルアレー、27・
・・外部電源端子、28・・・切替回路、29・・・電
源素子、261・・・アドレス信号入力端子、231・
・・制御信号入力端子。 第 1 図 6、 笑 2 園 rA) 第1頁の続き @発 明 者 植谷慶雄 茨木市丑寅−丁目88号日立マク セル株式会社内 (ゆ出 願 人 日立マクセル株式会社茨木市丑寅1丁
目1番88号
電池を積層した構造の断面図、第2図(A)はRAMの
回路を示すブロック図、第2図(B)はRAIli4と
電池の接続回路を示すブロック図である。 9:負又は正極材料、1o・・・固体電解質、11・・
・負又は正極材料、12 、12’・・・集電体、2゜
・・・周辺回路、21・・・メモリセルアレー、27・
・・外部電源端子、28・・・切替回路、29・・・電
源素子、261・・・アドレス信号入力端子、231・
・・制御信号入力端子。 第 1 図 6、 笑 2 園 rA) 第1頁の続き @発 明 者 植谷慶雄 茨木市丑寅−丁目88号日立マク セル株式会社内 (ゆ出 願 人 日立マクセル株式会社茨木市丑寅1丁
目1番88号
Claims (1)
- 1.基板上に、負極材料薄膜、固体電解質薄膜及び正極
材料薄膜の積層を有することを特徴とする全固体薄膜リ
チウム二次電池。 いずれかの薄膜である特許請求の範囲第1項記載の全固
体薄膜リチウム二次電池。 3 上記正極材料は、TiS2又はV Se 2のいず
れかである特許請求の範囲第1項又は第2項に記載の全
固体薄膜リチウム二次電池。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58107877A JPS5931570A (ja) | 1980-12-26 | 1983-06-17 | 全固体薄膜リチウム二次電池 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55188723A JPS57109183A (en) | 1980-12-26 | 1980-12-26 | Non-volatile memory |
JP58107877A JPS5931570A (ja) | 1980-12-26 | 1983-06-17 | 全固体薄膜リチウム二次電池 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55188723A Division JPS57109183A (en) | 1980-12-26 | 1980-12-26 | Non-volatile memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5931570A true JPS5931570A (ja) | 1984-02-20 |
Family
ID=16228647
Family Applications (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55188723A Granted JPS57109183A (en) | 1980-12-26 | 1980-12-26 | Non-volatile memory |
JP58107877A Pending JPS5931570A (ja) | 1980-12-26 | 1983-06-17 | 全固体薄膜リチウム二次電池 |
JP58107875A Pending JPS5932023A (ja) | 1980-12-26 | 1983-06-17 | 電源装置 |
JP58107876A Granted JPS5925531A (ja) | 1980-12-26 | 1983-06-17 | 半導体装置用電源装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55188723A Granted JPS57109183A (en) | 1980-12-26 | 1980-12-26 | Non-volatile memory |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58107875A Pending JPS5932023A (ja) | 1980-12-26 | 1983-06-17 | 電源装置 |
JP58107876A Granted JPS5925531A (ja) | 1980-12-26 | 1983-06-17 | 半導体装置用電源装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4539660A (ja) |
EP (2) | EP0055451B1 (ja) |
JP (4) | JPS57109183A (ja) |
CA (1) | CA1202725A (ja) |
DE (1) | DE3177169D1 (ja) |
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