KR950005513B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR950005513B1
KR950005513B1 KR1019870007584A KR870007584A KR950005513B1 KR 950005513 B1 KR950005513 B1 KR 950005513B1 KR 1019870007584 A KR1019870007584 A KR 1019870007584A KR 870007584 A KR870007584 A KR 870007584A KR 950005513 B1 KR950005513 B1 KR 950005513B1
Authority
KR
South Korea
Prior art keywords
mos transistor
source
transistor
bit line
memory device
Prior art date
Application number
KR1019870007584A
Other languages
English (en)
Other versions
KR880002181A (ko
Inventor
마사요시 사사끼
Original Assignee
오끼뎅끼 고오교오 가부시끼가이샤
하시모도 나미오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오끼뎅끼 고오교오 가부시끼가이샤, 하시모도 나미오 filed Critical 오끼뎅끼 고오교오 가부시끼가이샤
Publication of KR880002181A publication Critical patent/KR880002181A/ko
Application granted granted Critical
Publication of KR950005513B1 publication Critical patent/KR950005513B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

반도체 기억장치
제1도는 종래기술의 디램의 기억셀을 보여주는 단면도.
제2도는 종래기술에 게인셀을 보여주는 평면도.
제3도는 제2도의 게인셀을 보여주는 단면도.
제4도는 제2도의 게인셀의 등가회로를 보여주는 회로도.
제5도는 발명의 실시예의 반도체장치를 보여주는 단면도.
제6a 및 6b도는 다른 레벨과 층에서의 제1도의 반도체장치를 보여주는 평면도.
제7도는 제5도의 반도체장치를 보여주는 등가회로를 나타내는 회로도.
제8a∼8f도는 제5도의 장치의 동작을 설명하는 설명도.
제9도는 제5도의 장치의 다른 작용상태에서의 전압치를 보여주는 표.
제10도는 데이터 전하 축적 전극위의 전압분석을 위해 간단하게 나타낸 회로도.
제11도는 발명에 따른 폴리실리콘 트랜지스터의 낮은 드레시홀드 특성을 나타내는 특성도.
제12도는 발명의 두번째 실시예의 등가회로를 보여주는 회로도.
제13a 및 13b도는 다른 레벨과 층에서의 제12도의 반도체장치를 보여주는 평면도.
제14도는 발명의 반도체기억장치의 세번째 실시예를 보여주는 선도.
제15도는 제14도의 반도체 기억장치를 보여주는 단면도.
제16도는 제14도 및 제15도의 실시예의 변경을 보여주는 단면도.
제17도는 제5도의 실시예의 변경을 보여주는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 3 : 셀플레이트
4 : 폴리실리콘워드선 11 : 대형센스 트랜지스터
12 : 폴리실리콘 트랜지스터 13 : 기입워드선
14 : 판독워드선 15 : 기입비트선
16 : 판독비트선 17 : 전원선
본 발명은 반도체 기억장치 특히 디램(DRAM)의 기억셀 구조에 있어서의 개량점에 관한 것이다. 종래기술 디램의 기억셀은 하나의 스위칭 트랜지스터와 하나의 커패시터로 구성되고 그 안의 전하는 데이터 축적 또는 데이터 판독을 위한 스위칭 트랜지스터를 통하여 커패시터 안밖으로 전달된다.
반도체장치를 갖춘 이런 구조의 요구조건을 채우기 위하여 실리콘기판, 산화피막, 폴리실리콘 전극으로 형성된 커패시터와 MOS 트랜지스터가 동일 웨이퍼 표면으로 형성되는 평평한 구조가 사용된다. 그러나 상기 구조로는 집적도에 한계가 가까와 진다. 집적도를 훨씬 더 증가시키기 위하여 제1도에서 보여진 새로운 구조가 현재 연구되고 있는 실리콘 기판(1)안에 마련된 홈(2)을 메우는 셀 플레이트(Plate)(3)로 형성되어 커패시터가 커패시턴스를 유지하는 동안 커패시터 영역을 감소시키기 위한 커패시터가 개발되고 있다.
폴리실리콘 워드선(4)은 게이트로 사용되고 A1비트선(5)은 트랜지스터의 주 전극중 하나와 접촉을 갖는다. "게인셀"의 다른 착상이 또한 연구되고 있다. 이 구조에서 각 기억셀은 소자의 크기의 감소와 함께 축적된 전하의 감소를 보충하기 위하여 증폭기능을 가지고 있다.
이 구조의 실시예가 "Extended Abstracts of the 16th(1984) International Conference on Solid State Devices and Materials, Kobe, 1984, pp. 265-268"에 개시되어 있고 제2, 3 및 4도에도 개시되어 있다.
설명된 바와 같이 이것은 대형 센스 트랜지스터(11)로 폴리실리콘 트랜지스터(12), 기입 워드선(13), 판독워드선(14), 기입 비트선(15), 판독 비트선(16), 전원선(17)으로 구성되어 있다. 이 게인셀에 있어서 전하는 커패시터 C1과 C2안에 축적되고 축적된 데이터의 판독은 대형 센스 트랜지스터(11)의 온/오프에 의해 결과될 수 있다. 판독될 수 있는 전하에 본질적인 한계가 없다.
그러나 이런 구조에 있어서 전하 축적 커패시터의 한개의 전극에 연결된 트랜지스터(12)는 누설전류가 많은 폴리실리콘 트랜지스터이므로 축적된 전하가 상실될지도 모른다.
다른 불리한 점은 두개의 워드선과 두개의 비트선이 필요하다는 것이다.
본 발명의 한가지 목적은 집적도를 훨씬 더 증가시킬 수 있게 하는 것이다.
본 발명의 다른 목적은 축적된 전하로부터 누설 전류를 감소시킴으로써 축적된 데이터가 상실되는 가능성을 감소시키는 것이다. 본 발명의 또 다른 목적은 두개의 워드선과 두개의 비트선의 필요를 배제하는 것이다.
본 발명에 따르면 기억셀의 매트릭스로 구성되는 반도체 기억장치가 제공되고 각 기억셀은 반도체 기판위에 형성되고 워드선에 연결된 게이트 전극 드레인 그리고 비트선에 연결된 소오스를 가진 첫번째 채널형의 첫번째 MOS 트랜지스터(Q1), 첫번째 트랜지스터의 드레인에 연결되고 첫번째 트랜지스터의 게이트 전극위에 형성되고 트랜지스터를 형성하기 위하여 절연피막에 의해 게이트 전극으로부터 분리되는 전하 축적 전극, 전하 축적 전극위에 형성되고 절연피막에 의해 전하 축적 전극으로부터 분리되는 반도체층, 첫번째 채널형과 다르고 반도체층 내에 형성되고 소오스와 드레인 두번째 MOS 트랜지스터의 게이트 전극을 형성하는 전하 축적 전극을 가진 두번째 채널형의 두번째 MOS 트랜지스터(Q2), 전원에 연결되어 있는 두번째 트랜지스터의 드레인, 처음 언급한 비트선과 같거나 분리된 비트선에 연결되어 있는 두번째 트랜지스터의 소오스, 기억셀 안밖으로 데이터의 기입과 판독을 제어하기 위한 수단으로 구성되는 상기한 또 다른 기억장치, 첫번째 MOS 트랜지스터에 연결된 비트선위의 데이터에 대응하는 전하를 공급하기 위하여 첫번째 MOS 트랜지스터에 연결된 워드선과 비트선위의 전위를 제어함으로 데이터를 기입하는 상기 제어수단 전하 축적 전극에 축적된 전하에 의하여 두번째 MOS 트랜지스터의 전도 혹은 비전도를 유발하기 위하여 워드선위의 전위를 제어하고 그로인해 두번째 MOS 트랜지스터에 연결된 비트선에 두번째 MOS 트랜지스터의 전도 혹은 비전도에 따라 다른 출력을 제공함으로써 데이터를 판독하는 상기 제어 수단으로 구성되어 있다.
발명에 따르면 데이터 기입 트랜지스터로 사용되는 첫번째 MOS 트랜지스터, 전하 축적 전극, 데이터 판독 트랜지스터로 사용되는 두번째 MOS 트랜지스터가 서로 겹쳐서 제공되므로 더 작은 구역을 사용해서도 증폭기능이 달성된다.
게다가 데이터 기입 트랜지스터와 데이퍼 판독 트랜지스터의 도전율 유형이 서로 정반대이고 각 트랜지스터의 게이트 전극이 용량적으로 전하 축적 전극과 결부되므로 데이터 기입과 데이터 판독은 공통 워드선에 의해 제어될 수 있다.
더우기 SOI 폴리실리콘 트랜지스터는 데이터 판독 트랜지스터로 사용될 수 있고 기억장치 제작이 쉬워진다.
제5도는 발명의 첫번째 실시예의 반도체 기억장치의 게인셀의 단면을 보여주고 제6a및 6b도는 다른층에서 보이는 바와 같이 제5도의 게인셀의 평면도이다.
좀더 상세히 제6a도는 윗층위의 폴리실리콘 트랜지스터와 A1 비트선을 제6b도는 전하 축적 커패시터의 전극 아래의 층을 보여준다. 제6a도 및 제6b도에서 A로 표시한 점들은 제6a도 및 제6b도가 겹쳐서 보일때 일직선으로 만들어지도록 수직방향을 따라 서로 일직선으로 되어있다.
제7도는 제5, 제6a 그리고 제6b도에서 보여진 게인셀의 등가 회로도이다. 실시예의 게인셀은 P형 실리콘기판(21), 소자 절연 이산화규소 피막, 소오스(n형 지역)을 가진 데이터 기입 트랜지스터(Q1)(23) 드레인(n형 영역)(24) 그리고 게이트 전극(25)으로 구성되어 있다.
기입 트랜지스터(Q1)는 n채널 MOSFET인 것으로 나타난다. 기입 트랜지스터(Q1)의 드레인(24)은 커패시터(C1)(제7도)를 형성하기 위하여 엷은 절연피막(27)을 가로질러 게이트 전극(25)에 정반대인 폴리실리콘 전극(28)에 연결되어 있다.
폴리실리콘의 층(36)은 폴리실리콘전극(28)위에 제공되어 게이트 산화피막을 형성하는 엷은 절연피막에 의해 분리된다. 폴리실리콘층(36)은 p형으로 되도록 도우프된 영역들(31)과 (29)과 n형으로 되도록 도우프된 다른 영역(30)을 가지고 있고 이들 영역들(31)(29)(30)은 소오스, 드레인, p채널 데이터판독 MOSFET(Q2)의 채널로 사용되고 폴리실리콘전극(28)은 MOSFET(Q2)의 게이트 전극으로 사용된다. 이 MOSFET(Q2)는 절연체 즉 SOI(silicon on insulator) 트랜지스터위에 형성된다. MOSFET(Q2)의 소오스(31)는 pn 접합다이오드를 형성하기 위하여 MOSFET(Q1)의 소오스(23)와 접촉한다.
소오스(31)는 또한 A1 비트선(34)에 연결된다. A1 비트선(34)과 폴리실리콘층(36)을 절연층(33)에 의해 분리되고 폴리실리콘층(36)과 실리콘기판(21)은 절연층(35)에 의해 분리된다.
제5도에 도시된 구조와 제7도에 도시된 등가회로에서 볼 수 있는 바와같이 제5도에 있는 폴리실리콘(28)은 제7도에서의 교점 N1에 대응한다.
폴리실리콘 전극(28)가 채널(30)사이의 커패시턴스는 커패시터(C1)를 형성하고 있는 폴리실리콘 전극(28)과 게이트 전극(25)사이의 커패시턴스는 커패시터(C2)를 형성하고 폴리실리콘 게이트 전극(25)은 또한 워드선으로 사용된다.
제5도에서 제7도까지의 게인셀의 작용은 제8a도에서 8f도를 참조하여 상세히 설명될 것이다.
제8a, 8b, 8c도는 각각 데이터 "1"을 기입, 보존, 판독할때의 셀의 상태를 보여주고 제8d, 8e, 8f도는 각각 데이터 "0"을 기입, 보존, 판독할때의 셀의 상태를 보여준다. n채널 트랜지스터(Q1)의 드레시홀드 전압은 3.5V(즉 3.5V에서 혹은 그 이상에서 온이 된다)이고 P채널 트랜지스터(Q2)의 드레시홀드 전압은 0.5V(즉 Q2는 0.5V 또는 그 이하에서 온된다)이고 C1/C2 비는 3/2이고 전원전압(VD)은 -3V라고 생각된다.
데이터를 기입하기 위하여 워드선 전압(Vw)은 5V에 비트선 전압(Vb)은 5V(데이터 "1"을 기입하기 위하여) 또는 2V(데이터 "0"을 기입하기 위하여)에 놓여진다. 축적 커패시터위의 전압(Vc)은 5V 또는 2V가 된다(제8a 및 제8d도). 데이터를 보존하기 위하여 워드선 전압(Vw)은 2.5V로 감소되다.
축적 커패시터위의 전압(Vc)은 4V 또는 1.0V로 감소된다(제 8b 및 제8c도). 데이터를 판독하기 위하여 워드선 전압(Vw)은 0V로 감소된다.
판독 트랜지스터(Q2)는 계속 작동 중지되거나 켜져있고 비트선 전압(Vb)은 데이터 "1"이 축적될때 0V로 되거나 데이터 "0"이 축적될때 -3V로 된다(제8c 및 제8e도). 이것은 더욱 상세히 설명될 것이다. 데이터 "1"이 기입되려고 할때 워드선 전압(Vw)은 5V에 그리고 비트선 (Vw)은 5V에 놓여진다.
다음 기입 트랜지스터(Q1)는 전도성이 되고 축적 커패시터위의 전압(Vc)은 5V가 된다. 이것은 제8a도에 나온다. 워드선 전압(Vw)은 2.5V로 감소된다면 드레시홀드 전압이 3.5V인 기입 트랜지스터(Q1)는 꺼지고 데이터 전하는 축적 커패시터내에 축적되고 보존된다.
전압(Vc)는 커패시턴스(C1)과 (C2)와 워드선 전압(Vw)에 의해 결정되고 주어진 실시예의 상태에서 Vc는 4V가 된다. 이것은 제8b도에 나온다. 판독하기 위하여 워드선 전압(Vw)은 0V로 떨어진다.
따라서 전압(Vc)는 3V로 떨어진다. 이 전압으로 인해 판독 트랜지스터(Q2)는 계속 커지고 비트선 전압(Vb)은 제8c도에 나온것 처럼 계속 0V로 유지된다. 이것은 데이터 "1"에 대응한다. 데이터 "0"이 기입되려고 할때 비트선 전압(Vb)은 2V에 놓여진다(제8d도). 워드선 전압(Vw)은 제8a도에서와 유사하게 5V에 놓여진다.
기입 트랜지스터(Q1)는 전도성이 되고 축적 커패시터위의 전압(Vc)은 2V가 된다. 워드선 전압(Vw)이 축적된 데이터를 보존하기 위하여 2.5V로 감소될때 전압(Vc)는 1.0V로 감소된다(제8e도).
워드선 전압(Vw)이 축적된 데이터를 판독하기 위하여 0V로 감소될때 전압(Vc)는 0V가 되고 트랜지스터(Q2)는 켜져서 비트선 전압(Vb)이 -3V로 되는데 이것은 데이터 "0"에 대응한다(제8f도). 여러가지 상태에서의 Vw와 Vb의 수치가 제9도의 표에 나와있다.
위의 설명에서 다이오드(D1)에 의한 전압 강하는 설명의 간소화를 위하여 무시된다. 그러나 실제로 데이터 기입때에 비트선 전압(Vb)은 위의 설명에서의 다이오드(D1)를 통과하는 전압치에 의한 수치보다 더 높아져야 한다.
다음으로 축적 커패시터위의 전압(Vc)치에 대한 분석이 아래에 주어져 있다. 설명을 간단하게 하기 위하여 분석은 제10도의 등가회로로 되어 있다.
만약 스위치(S)(트랜지스터 Q1에 대응하는가) 접속되고 Vw=Vw1이면 그 다음 Vc=Vb 그래서 교점 N1 위의 전하(Q)가 다음과 같이 주어진다.
Q=C1(Vb-Vw1)+C2(Vb-VQ2)……………………………… (1)
VQ2는 트랜지스터(Q2)의 기판전위를 나타낸다. 스위치(S2)가 그후에 개방되고 Vw가 Vw2로 된다고 가정하자. 교점 N1위의 전하(Q)는 변하지 않는다. 그래서
Q=C1(Vc-Vw2)+C2(Vc-VQ2) ……………………………… (2)
교점 N1위의 전압(Vc)은 따라서 다음과 같이 주어진다.
Vc=[C1(Vb+Vw2-Vw1)+C2Vb]/(C1+C2)…………………… (3)
그래서 Vc는 (C1)과 (C2)사이의 비율 그리고 Vb, Vw1, Vw2의 수치에 의해 결정된다.
여기서 Vb와 Vw1는 데이터 기입때의 비트선 전압과 워드선 전압이고 Vw2는 데이터 보존 또는 판독때의 워드선 전압이다.
만약 트랜지스터(Q1)과 (Q2)의 드레시홀드 전압이 각각 VTQ1과 VTQ2로 한다면 다음과 같이 설계되어야 한다.
Vw2<VTQ1<Vw1 …………………… (4)
VTQ2>[C1(Vb0+Vw2-Vw1)+C2Vb0]/(C1+C2)
VTQ2<[C1(Vb1+Vw2-Vw1)+C2Vb1]/(C1+C2)……………………(5)
여기서 Vb0와 Vb1은 각각 데이터 "0"과 데이터 "1"을 기입하기 위한 비트선 전압이다.
Vc가 기판전위 보다 더 낮아서는 안된다는 것이 여기서 유의 되어야 한다. 만약 Vc가 기판전위에 대하여 음전위라면 드레인(데이터 전하 축적 영역)(24)과 기판 사이에 형성된 다이오드는 순방향 바이어스로 되고 데이터 전하는 상실된다.
제7도의 다이오드(D1)는 트랜지스터(Q2)가 켜지고 Vb가 음전위가 될때 다른 방법으로 흐르게 될 전류를 막아주고 그리하여 트랜지스터(Q1)의 n형 소오드(23)와 p형 기판(21)으로 형성된 다이오드에 순방향 바이오스를 걸기 위하여 사용된다.
부수적으로 Vb가 양전위일때 트랜지스터(Q2)의 소오스(31)와 트랜지스터(Q1)의 기판(21)사이의 다이오드는 순방향 바이어스가 걸어진다. 그러나 트랜지스터(Q2)의 기판은 플로우팅 (floating)된다.
그러므로 전류는 반드시 트랜지스터(Q2)의 드레인(29)과 기판사이의 pn 접합을 통하여 흘러야 한다. 그러나 드레인 기판 다이오드는 오프된다.
따라서 Vb가 양전위일때라도 트랜지스터(Q2)의 소오스(31)와 기판을 통하여 아무 전류도 흐르지 않는다. 발명에 따르면 SOI 트랜지스터는 데이터 판독 트랜지스터로 사용된다.
SOI 트랜지스터를 형성하기 위하여 레이저 조사로 폴리실리콘을 재결정화하기 위한 기술이 연구되고 있고 이 방법이 본 발명에 따른 SOI 트랜지스터를 리얼라이즈하기 위하여 사용될 수 있다.
다른 방법들이 동등하게 사용될 수 있다. 그러나 본 발명은 SOI 트랜지스터의 특성이 종래기술 게인셀에서 요구된 것같이 좋아질 것을 요구하지 않는다는 것에 유의해야 한다. 이것은 판독하는 동안 온과 오프사이에 어떤 차이가 있다면 그것으로 충분하기 때문이다.
따라서 폴리실리콘 트랜지스터가 사용될 수 있다.
제11도는 본 발명에 사용된 폴리실리콘 트랜지스터의 낮은 드레시홀드 게이트 전압에 대한 드레인 전류 특성을 보여준다. 게이트 길이(L)는 10㎛ 게이트 폭(W)은 112㎛ 게이트 산화피막 두께(Tox)는 38㎚으로 생각된다.
두 곡선은 각각 5V와 0.5V의 드레인 전압(Vd)에 대한 것이다. 온/오프 전류비는 약 104이고 낮은 드레시홀드 지역에서의 곡선 기울기는 약 500mV/dec 혹은 그 이하이다.
이 특성은 본 발명의 셀을 위해 만족할 만하다. 기술된 실시예에서 트랜지스터(Q1)는 n채널 MOSFET이고 트랜지스터(Q2)는 p채널 MOSFET이다.
그러나 선택적으로 트랜지스터(Q1)과 (Q2)는 여러가지 단자와 교점에서의 전압극성이 역으로 됨으로 각각 p채널과 n채널로 될 수 있다. 유사한 작동과 결과들이 이런 변경으로 인해 얻어질 수 있다.
기술된 실시예에서 전하 축적 지역은 SiO2층으로 둘러싸인 폴리실리콘과 거기에 연결된 트랜지스터(Q1)의 드레인(24)으로 형성되어 있다. 축적된 전하의 감소는 SiO2를 통한 누설과 드레인 기판을 통한 누설에 의한다. 그러나 이것들은 충분히 작게 되도록 쉽게 제어될 수 있다.
실시예의 구조는 또한 알파 입자에 의한 가벼운 착오가 감소된다는 점에서 유리하다. 가벼운 착오는 드레인 지역안으로 흐르는 알파 입자로 인하여 전하가 기판에 발생했을때 일어난다. 그러나 본 발명에 따르면 드레인 영역의 구역은 작아서 드레인 지역안으로의 전하의 흐름은 작아지게될 수 있고 그렇게 해서 소프트에러(soft error)는 감소된다.
또한 만약 P-/P+에피택셜 구조가 기판내 만들어지면 소프트 에러에 대한 저항이 훨씬 향상된다.
제12도는 본 발명의 두번째 실시예를 보여주는 등가회로도이다.
제13a 및 제13b도는 제6a 및 제6b도에 대응하는 다른 레벨에서의 제12도의 실시예의 평면도이다.
즉 제13a도는 위의 폴리실리콘 트랜지스터와 A1비트선을 보여주고 제13b도는 전하 축적 커패시터의 전극과 그 아래의 다른 층들을 보여준다. 제13a 및 제13b에서 A로 표시한 점은 서로 일직선으로 되어있다.
이 실시예에서 두개의 분리된 비트선이 제공되는데 하나(41)(Vbw)는 기입용이고 다른것(42)(VbR)는 판독용이다. 구조의 나머지는 제5도의 첫번째 실시예의 것과 유사하다.
특히 제5도에서 제7도에서와 동일한 참조로 표시된 요소들 또는 부분들은 유사한 기능을 가지고 있다.
제12, 13a 및 제13b도의 실시예에서 두개의 비트선이 요구되지만 첫번째 실시예에서의 다이오드(D1)는 배제되어서 동일 비트선(첫번째 실시예에서 요구된)위에 4개의 다른 전압치를 취급할 필요가 배제된다.
이 실시예에 따르면 기입 비트선위에 두개의 다른 수치 그리고 판독 비트선위에 두개의 다른 수치가 나타나게 되므로 주변회로들의 설계가 용이하게 된다.
제14도는 본 발명의 세번째 실시예의 등가회로도이다.
이 실시예에서 다이오드(D2)는 트랜지스터(Q1)의 드레인과 전하 축적 전극(N1)사이에 끼워진다. 만약 기입도중 이 다이오드(D2)에 순방향 바이어스를 걸기 위하여 Vw가 Vbw보다 더 커지게 한다면 전하는 전하 축적 전극위에 축전된다.
첫번째와 두번째 실시예에서 Vc가 음전위가 될때 트랜지스터(Q1)의 드레인과 기판사이이 다이오드는 순방향 바이어스가 걸리고 축적된 전하는 상실된다. 다이오드(D2)를 끼우는 것은 이러한 축적된 전하의 손실을 방지한다. 워드선 전압(Vw)과 기입전압(Vbw)의 자유도가 커지므로 설계의 자유도가 증가된다.
다이오드(D2)는 만약 예를들어 폴리실리콘(28)이 p형층(28A)(제15도)으로 되기 위하여 도우프되어서 p-n접합이 폴리실리콘층(28A)과 n형 드레인 영역(24)사이에 형성된다면 형성될 수 있다.
대안으로서 금속전극(28B)(제16도)이 폴리실리콘층(28)(전하 축적 전극을 구성하기 위하여)대신에 형성되고 그래서 쇼트키 접합다이오드가 금속전극(28B)과 드레인(24)사이에 형성된다. 다이오드(D1)는 또한 쇼트키 접합 다이오드의 형태로 될 수 있다.
이거은 제17도에서 보여진 바와 같이 소오스(31)와 오옴 접촉을 갖는 그리고 소오스(23)와 쇼트키 접합을 형성하는 금속층(35)을 끼워넣음으로 이행될 수 있다.
본 발명은 상술한 실시예에 제한되지 않고 발명의 범위와 정신을 벗어남이 없이 다양한 변경이 만들어질 수 있다.
상세히 설명되었듯이 본 발명은 다음과 같은 장점들이 있다.
(a) 데이터 기입 트랜지스터 전하 축적 전극 그리고 데이터 판독 트랜지스터가 서로 겹쳐서 제공되고 그래서 증폭기능이 더 작은 구역을 사용해서도 달성된다.
(b) 데이터 기입 트랜지스터와 데이터 판독 트랜지스터의 도전율 유형이 서로 정반대이고 각 트랜지스터의 게이트 전극이 용량적으로 전하 축적 전극과 결부되어서 데이터 기입과 데이터 판독이 공통 워드선에 의해 제어될 수 있다.
(c) SOI 폴리실리콘 트랜지스터는 데이터 판독 트랜지스터로 사용될 수 있고 기억장치의 제작이 쉬어진다.
본 발명에 따른 게인셀의 사용은 데이터 판독을 쉽게하고 종래기술 디램에서 요구된 고감도 센스 앰프회로가 배제될 수 있다.
앞에서 설명되어 있는 바와같이 축적된 전하자체가 검파되는 종래기술 기억셀 구조는 크기감소의 한계에 부딪힐 것이다.
본 발명의 기억셀에 따르면 축적된 전하는 판독 트랜지스터의 게이트에 보존되고 그 자체가 본질적으로 제한되지 않은 판독 트랜지스터의 드레인 전류가 검파되고 그래서 이러한 크기감소의 한계의 문제점에 부딪히지 않는다.
따라서 본 발명의 구조는 16M 비트 또는 64M비트 디램에 적용될 수 있다.

Claims (20)

  1. 기억셀의 매트릭스로 구성되어있고 각 기억셀은 반도체 기판위에 형성되어 있고, 워드선, 드레인 그리고 비트선에 연결되어있는 소오스에 연결된 게이트 전극을 가지고 있는 첫번째 채널형의 첫번째 MOS 트랜지스터(Q1)와 첫번째 트랜지스터의 드레인에 연결되고 첫번째 트랜지스터의 게이트 전극위에 형성되고 커패시터를 형성하기 위하여 절연피막에 의해 게이트 전극으로부터 분리되는 전하 축적 전극, 전하 축적 전극위에 형성되고 절연피막에 의해 전하 축적 전극으로부터 분리되는 반도체층과 첫번째 채널형과 다르고 반도체층 내에 형성되고 소오스와 드레인 두번째 MOS 트랜지스터의 게이트 전극을 형성하는 전하 축적 전극을 가진 두번째 채널형의 두번째 MOS 트랜지스터(Q2)와 전원에 연결되어 있는 두번째 트랜지스터의 드레인, 처음 언급한 비트선과 같거나 분리된 비트선에 연결되어 있는 두번째 트랜지스터의 소오스와 기억셀 안밖으로 데이터의 기입과 판독을 제어하기 위한 수단으로 구성되는 상기한 또 다른 기억장치와 첫번째 MOS 트랜지스터에 연결된 비트선 위의 데이터에 대응하는 전하를 공급하기 위하여 첫번째 MOS 트랜지스터에 연결된 워드선과 비트선 위의 전위를 제어함으로 데이터에 기입하는 상기 제어수단과 전하 축적 전극에 축적된 전하에 의하여 두번째 MOS 트랜지스터의 전도 혹은 비전도를 유발하기 위하여 워드선위의 전위를 제어하고 그로인해 두번째 MOS 트랜지스터에 연결된 비트선에 두번째 MOS 트랜지스터의 전도 혹은 비전도에 따라 다른 출력을 제공함으로써 데이터를 판독하는 상기 제어 수단으로 구성되는 반도체 기억장치.
  2. 제1항에 있어서 반도체가 실리콘인 반도체 기억장치.
  3. 제2항에 있어서 반도체층이 폴리실리콘층인 반도체 기억장치.
  4. 제1항에 있어서 다이오드가 첫번째와 두번째MOS 트랜지스터의 소오스 사이에 형성되는 반도체 기억장치.
  5. 제1항에 있어서 첫번째 MOS 트랜지스터의 소오스가 기입을 위하여 비트선에 연결되고 두번째 MOS 트랜지스터의 소오스가 판독을 위하여 비트선에 연결되고 상기한 비트선과 분리되는 반도체 기억장치.
  6. 제5항에 있어서 pn 접합다이오드 또는 쇼트키다이오드가 두번째 MOS 트랜지스터의 드레인과 전하 축적 전극 사이에 형성되는 반도체 기억장치.
  7. 제6항에 있어서 전하 축적 전극이 이들사이의 pn 접합다이오드를 형성하기 위하여 첫번째 MOS 트랜지스터 드레인의 도전율 유형과 다른 도전율 유형으로 된 반도체 기억장치.
  8. 제6항에 있어서 전하 축적 전극이 그것과 첫번째 MOS 트랜지스터 드레인 사이의 쇼트키접합다이오드를 형성하기 위하여 금속으로 된 반도체 기억장치.
  9. 기억셀로 구성되고 그 기억셀은 반도체 기판위에 형성되고 워드선에 연결된 게이트 전극 드레인 그리고 비트선에 연결된 소오스를 가진 첫번째 채널형의 첫번째 MOS 트랜지스터(Q1)와 첫번째 트랜지스터의 드레인에 연결되고 첫번째 트랜지스터의 게이트 전극위에 형성되고 커패시터를 형성하기 위하여 절연피막에 의해 게이트 전극으로부터 분리되는 전하 축적 전극, 전하 축적 전극위에 형성되고 절연피막에 의해 전하 축적 전극으로부터 분리되는 반도체층, 첫번째 채널형과 다르고 반도체층 내에 형성되고 소오스와 드레인 두번째 MOS 트랜지스터의 게이트 전극을 형성하는 전하 축적 전극을 가진 두번째 채널형의 두번째 MOS 트랜지스터(Q2), 전원에 연결되어 있는 두번째 트랜지스터의 드레인, 처음 언급한 비트선과 같거나 분리된 비트선에 연결되어 있는 두번째 트랜지스터의 소오스, 기억셀 안밖으로 데이터의 기입과 판독을 제어하기 위한 수단으로 구성되는 상기한 또 다른 기억장치와 데이터 기입을 위해 첫번째 MOS 트랜지스터를 전도성이 있게하기 위하여 첫번째 전위를 적용하고 데이터 "1"기입을 위해 첫번째 MOS 트랜지스터의 소오스에 첫번째 전위를 적용하고 데이터 "0"기입을 위해 첫번째 MOS 트랜지스터의 소오스에 두번째 전위를 적용하는 상기 제어수단과 전하 축적 전극에 축전된 데이터를 보존하기 위하여 첫번째 트랜지스터를 비전도성으로 유지하기 위해 워드선에 두번째 전위를 적용하는 상기 제어수단과 전하 축적 전극위에 저장된 데이터에 의해 두번째 MOS 트랜지스터를 전도 혹은 비전도로 만들기 위해 전하 축적 전극 위의 전위를 변화시키기 위하여 그로인해 전원으로부터 두번째 MOS 트랜지스터의 소오스까지 전위를 전도하거나 혹은 전도하지 않고 그리하여 거기에 연결된 비트선에까지 전원으로부터의 전위의 전도 혹은 비전도가 두번째 트랜지스터의소오스에 연결된 비트선위에 다른 전위를 제공하는 데이터 판독을 위해 워드선에 세번째 전위를 적용하는 상기 제어수단으로 구성되는 반도체 기억장치.
  10. 제9항에 있어서 반도체가 실리콘인 반도체 기억장치.
  11. 제10항에 있어서 첫번째 MOS 트랜지스터가 n채널 트랜지스터, 두번째 MOS 트랜지스터가 p채널 트랜지스터이고 그리고 워드선에 적용된 세번째 워드선에 적용시킨 두번째 전위보다 더 낮고 그것은 차례로 첫번째 전위에 적용된 첫번째 전위보다 더 낮으며 첫번째 MOS 트랜지스터의 소오스에 적용된 두번째 전위가 두번째 MOS 트랜지스터의 소오스에 적용된 첫번째 전위보다 더 낮은 반도체 기억장치.
  12. 제10항에 있어서 반도체층이 폴리실리콘층인 반도체 기억장치.
  13. 제9항에 있어서 다이오드가 첫번째와 두번째 MOS 트랜지스터의 소오스 사이에 형성되는 반도체 기억장치.
  14. 제13항에 있어서 첫번째 MOS 트랜지스터의 소오스와 두번째 MOS 트랜지스터의 소오스가 pn접합 다이오드를 형성하기 위하여 서로 접촉을 갖는 그리고 두번째 트랜지스터의 소오스가 기입 및 판독 두가지를 위해 사용된 공통 비트선에 연결되어 있는 반도체 기억장치.
  15. 제13항에 있어서 첫번째 MOS 트랜지스터의 소오스와 두번째 MOS 트랜지스터의 소오스가 금속층과 소오스중 하나와의 사이에 pn 쇼트키접합 다이오드를 형성하기 위하여 금속층을 통하여 서로 접촉을 갖고 두번째 트랜지스터의 소오스는 기입과 및 판독 두가지를 위해 사용된 공통 비트선에 연결되어 있는 반도체 기억장치.
  16. 제9항에 있어서 첫번째 MOS 트랜지스터의 소오스가 기입을 위하여 비트선에 연결되어있고 두번째 MOS 트랜지스터의 소오스가 판독을 위해 비트선에 연결되고 상기한 비트선과 분리된 반도체 기억장치.
  17. 제16항에 있어서 pn 접합다이오드 혹은 쇼트키다이오드가 두번째 MOS 트랜지스터의 드레인과 전하 축적 전극 사이에 형성되는 반도체 기억장치.
  18. 제17항에 그들 사이의 pn 접합다이오드를 형성하기 위하여 전하 축적 전극이 첫번째 MOS 트랜지스터 드레인의 도전율 유형과 다른 도전율 유형으로 된 반도체 기억장치.
  19. 제17항에 있어서 전하 축적 전극이 그것과 첫번째 MOS 트랜지스터 드레인 사이의 쇼트키접합다이오드를 형성하기 위하여 금속으로 된 반도체 기억장치.
  20. 제9항에 있어서 첫번째와 두번째 트랜지스터의 채널이 비트선 방향으로 연장하고 워드선은 비트선 방향으로 직각 방향으로 연장하는 반도체 기억장치.
KR1019870007584A 1986-07-14 1987-07-14 반도체 기억장치 KR950005513B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP61163849A JPS6319847A (ja) 1986-07-14 1986-07-14 半導体記憶装置
JP61-163849 1986-07-14
JP163849 2001-05-31

Publications (2)

Publication Number Publication Date
KR880002181A KR880002181A (ko) 1988-04-29
KR950005513B1 true KR950005513B1 (ko) 1995-05-24

Family

ID=15781923

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870007584A KR950005513B1 (ko) 1986-07-14 1987-07-14 반도체 기억장치

Country Status (5)

Country Link
US (1) US4771323A (ko)
EP (1) EP0253631B1 (ko)
JP (1) JPS6319847A (ko)
KR (1) KR950005513B1 (ko)
DE (1) DE3778439D1 (ko)

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
US5734188A (en) * 1987-09-19 1998-03-31 Hitachi, Ltd. Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same
US5264712A (en) * 1989-03-20 1993-11-23 Hitachi, Ltd. Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same
JPH0714009B2 (ja) * 1987-10-15 1995-02-15 日本電気株式会社 Ｍｏｓ型半導体記憶回路装置
JPH01255269A (ja) * 1988-04-05 1989-10-12 Oki Electric Ind Co Ltd 半導体記憶装置
US5917211A (en) * 1988-09-19 1999-06-29 Hitachi, Ltd. Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same
US4918510A (en) * 1988-10-31 1990-04-17 Motorola, Inc. Compact CMOS device structure
US5016070A (en) * 1989-06-30 1991-05-14 Texas Instruments Incorporated Stacked CMOS sRAM with vertical transistors and cross-coupled capacitors
JP3179467B2 (ja) * 1989-06-30 2001-06-25 テキサス インスツルメンツ インコーポレイテツド Ｓｒａｍ
US5347152A (en) * 1989-06-30 1994-09-13 Texas Instruments Incorporated Stacked CMOS latch with cross-coupled capacitors
KR100198659B1 (ko) 1996-05-16 1999-06-15 구본준 메모리 셀, 메모리 장치 및 그의 제조 방법
US5057888A (en) * 1991-01-28 1991-10-15 Micron Technology, Inc. Double DRAM cell
JP2635831B2 (ja) * 1991-01-28 1997-07-30 株式会社東芝 半導体装置
US5331197A (en) * 1991-04-23 1994-07-19 Canon Kabushiki Kaisha Semiconductor memory device including gate electrode sandwiching a channel region
DE69213539T2 (de) * 1991-04-26 1997-02-20 Canon Kk Halbleitervorrichtung mit verbessertem isoliertem Gate-Transistor
JPH0799251A (ja) * 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
US5434816A (en) * 1994-06-23 1995-07-18 The United States Of America As Represented By The Secretary Of The Air Force Two-transistor dynamic random-access memory cell having a common read/write terminal
US5539216A (en) * 1994-10-27 1996-07-23 Motorola, Inc. Monolithic semiconductor body with convex structure
KR100198662B1 (ko) * 1996-05-16 1999-06-15 구본준 디램 셀, 디램 및 그의 제조 방법
DE19636307C2 (de) * 1996-05-16 2001-04-19 Lg Semicon Co Ltd Speicherzelle, Speicherbauteil und Verfahren zum Herstellen des letzteren
DE19655164C2 (de) * 1996-05-16 2003-05-15 Lg Semicon Co Ltd Speicherbauteil und Verfahren zum Herstellen des letzteren
US5821575A (en) * 1996-05-20 1998-10-13 Digital Equipment Corporation Compact self-aligned body contact silicon-on-insulator transistor
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
US6762951B2 (en) 2001-11-13 2004-07-13 Hitachi, Ltd. Semiconductor integrated circuit device
US6515892B1 (en) * 1999-05-14 2003-02-04 Hitachi, Ltd. Semiconductor integrated circuit device
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US20050214949A1 (en) * 2004-03-26 2005-09-29 Fuji Photo Film Co., Ltd. Process for producing chemical product and quality inspection process for chemical used in same
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7933142B2 (en) 2006-05-02 2011-04-26 Micron Technology, Inc. Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
KR101406604B1 (ko) 2007-01-26 2014-06-11 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
WO2010114890A1 (en) 2009-03-31 2010-10-07 Innovative Silicon Isi Sa Techniques for providing a semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
KR101698537B1 (ko) * 2010-01-15 2017-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011086847A1 (en) * 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
WO2011102233A1 (en) * 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
US8547738B2 (en) 2010-03-15 2013-10-01 Micron Technology, Inc. Techniques for providing a semiconductor memory device
WO2011114905A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
TWI608486B (zh) * 2010-09-13 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5880864A (ja) * 1981-11-10 1983-05-16 Fujitsu Ltd 半導体メモリ
US4507758A (en) * 1982-06-03 1985-03-26 VEB Zentrum fur Forschung und Technologie Mikroelektronik im VEB Kombinat Mikroelektronik Semiconductor memory element with two field effect transistors
JPS6025269A (ja) * 1983-07-21 1985-02-08 Hitachi Ltd 半導体記憶素子
US4536785A (en) * 1983-08-26 1985-08-20 Gibbons James F One transistor dynamic random access memory
JPS60130160A (ja) * 1983-12-19 1985-07-11 Hitachi Ltd 半導体記憶装置
JPS60246671A (ja) * 1984-05-22 1985-12-06 Nec Corp 半導体メモリセル
JPS6177359A (ja) * 1984-09-21 1986-04-19 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
EP0253631A3 (en) 1989-08-30
US4771323A (en) 1988-09-13
KR880002181A (ko) 1988-04-29
EP0253631A2 (en) 1988-01-20
JPS6319847A (ja) 1988-01-27
EP0253631B1 (en) 1992-04-22
DE3778439D1 (de) 1992-05-27

Similar Documents

Publication Publication Date Title
KR950005513B1 (ko) 반도체 기억장치
EP0731972B1 (en) A capacitorless dram device on silicon-on-insulator substrate
US5838609A (en) Integrated semiconductor device having negative resistance formed of MIS switching diode
KR100286087B1 (ko) 반도체메모리셀
US4017888A (en) Non-volatile metal nitride oxide semiconductor device
US5621683A (en) Semiconductor memory with non-volatile memory transistor
US4653025A (en) Random access memory with high density and low power
JPS5958695A (ja) 持久型メモリ
JPH0343792B2 (ko)
JPH0745794A (ja) 強誘電体メモリの駆動方法
KR20120137262A (ko) 반도체 장치
US4084108A (en) Integrated circuit device
US11800697B2 (en) Memory structure
US4446535A (en) Non-inverting non-volatile dynamic RAM cell
JPS6322626B2 (ko)
US4287574A (en) Memory cell with non-volatile memory elements
US6627935B2 (en) Resistive ferroelectric memory cell
CA1139880A (en) Semiconductor non-volatile memory device
EP0022266B1 (en) Semiconductor circuit device
IE52954B1 (en) Control of a signal voltage for a semiconductor device
US4641280A (en) High-density semiconductor memory device with charge-coupling memory cells
US5134450A (en) Parallel transistor circuit with non-volatile function
JPS6113389B2 (ko)
JPH0422175A (ja) フローティングゲート型電界効果トランジスタおよびこれを用いたメモリ回路
JPS6034822B2 (ja) スタティック動作型記憶回路

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19980519

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee