JPS6034822B2 - スタティック動作型記憶回路 - Google Patents

Description

【発明の詳細な説明】 本発明は集積化に好適なるスタティック動作型記憶回路
に関する。

現在ではスタティック動作型記憶回路は１チップに４Ｋ
ビットの能力を備えたものが実用化段階となり、第１図
に示したた様にセルあたり抵抗を含めて６素子を有した
記憶セルが一般的である。

第１図に示した回路は良く知られたフリップフロップを
構成し、Ｔｒ，乃至Ｔｒ４はトランジスタで、内Ｔｒ３
及びＴｒ４はスイッチングトランジスタであり、言語線
ＷＬのパルスに従いビット線ＤＬ，ＤＬと記憶セルとの
導通をとる。抵抗Ｒ，，Ｒ２はトランジスタ素子Ｔｒ，
，Ｔｒ２の夫々負荷抵抗となり逐次電源端子ＶｏＤから
端子Ｖｓｓに至る電流路を形成して２安定状態とするも
のである。スタティック型の最大の利点は、ダイナミッ
ク型の様な記憶保持中に所定の励振を与えて記憶情報の
消滅を防ぐ所謂リフレッシュを不要とすることである。

しかして一方では、ダイナミック型に比して構成素子数
は上記の如く多く、その集積度はおよそ１／４にとどま
るものであった。

現在この素数子の低減は重大な課題であるが、僅かに特
開昭５０−４６４５４号公報に２個のトランジスタ素子
を用いたセルが提案されているにすぎない。これは集積
化されたスタティック動作型記憶セルではフリップフロ
ップ或いは貸性抵抗特性を実現するために２個以上のト
ランジスタ素子を要するからである。さらに、消費電力
の大きい事もスタティック型の大きな欠点であった。本
発明は上記事情に鑑みてならされたもので、一素子で貸
性抵抗特性を実現し、しかも消費電力が４・さく、集積
回路を構成するに最適な新規な横成の貧性抵抗素子を用
い、この負性抵抗素子を負荷抵抗に接続して記憶端子と
し、その記憶端子に．静的動作安定点を少なくとも２ヵ
所持たしめて、前記静的動作安定点の何れかに状態があ
るかをこの記憶端子に設けられた入出力手段によって入
力又は出力することにより、構成素子数が少なく低消費
電力の集積化に好適なスタティック動作型記憶回路を提
供するものである。

上記した負・性抵抗素子は以下の如き構成を有する。

即ち、ＰＮ接合を形成する第１及び第２の半導体領域と
、絶縁膜を介して少なくとも第１の半導体領域表面上に
形成され、且つ第２の半導体領域と電気的に接続された
導電性電極と、前記ＰＮ接合に印加される逆バイアスの
一状態に対してＰＮ接合部から前記導電性電極下に伸び
る空乏層中のＰＮ接合部から離隔された第１の半導体領
域表面に反転層を形成する手段とを備え、上記逆バイア
スの大きさによってＰＮ接合間に負性抵抗特性を示す負
性抵抗素子である。さらにこのように構成された負性抵
抗素子は半導体表面城の生成電流が表面が空乏化した時
増大し、表面が反転した時減少することを用い、■ＰＮ
接合間に加えられる逆バイアスが一定値に達するまでは
上記導電性電極下の空乏層にて生成され、第２の半導体
領域に流れ込む表面再生結合生成中心に起因する表面生
成電流により電流が増加する、■ＰＮ接合の境界面とは
離隔された導電性電極下の空乏層中に反転層が形成され
て、第２の半導体領域に流れる電流が減少する、■ＰＮ
接合間の通常の逆方向電流が主に流れる、という３状態
を有するものである。

以下本発明を一実施例につき図面を参照しながら詳細に
説明する。

第２図を用いて先ず負・性抵抗素子の構成を説明する。

第１の半導体領域例えばＮ型シリコン基板２１表面の一
部に、第２の半導体領域例えばボロン拡散によりＰ型領
域２２が設けられてＰＮ後合が形成されている。不純物
濃度は夫々１び５節‐３，５×１び９肌‐３とした。ま
た上記Ｎ型シリコン基板２１表面に膜厚１０００Ａ程度
の酸化シリコン膜２３を介して厚さ３０００Ａ程度の多
結晶シリコン電極膜２４が設けられている。上記酸化シ
リコン膜２３は窒化シリコン，アルミナなどの絶縁物で
あってもよし、。また多結晶シリコン電極膜２４はその
他アルミニウム、モリブデンなどの導電膜であってよい
。さらに上記Ｐ型領域２２と多結晶シリコン電極膜２４
とは結線されている。この様な構成により逆バイアスに
伴なつてＰＮ接合間の空乏層が多結晶シリコン電極膜２
４下の基板２１表面に伸びるが、空乏層を遠かに伸ばす
には多結晶シリコン電極膜２４をＰ型領域２２表面上に
一部またがって形成すればよい。さらに本実施例では上
記多結晶シリコン電極膜２４下のＰＮ接合付近のＮ型シ
リコン基板２１表面（ＡＩ領域）に対して２種のイオン
打込みを施している。

即ちＡＩ領域の比較的深い領域に対して基板と同型（Ｎ
型）の不純物イオンを適量Ｎ，，さらに浅い領域に基板
と異型（Ｐ型）の不純物イオンを適量Ｎ２注入する。Ｎ
，＞Ｎ２であって良好で、例えば打込み量を１び１〜１
び２肌‐２則ち夫々、リソを４×１０‐１１ｃの‐２，
ボロンを２×１０‐１１弧‐２打込んだ。この様なイオ
ン打込みによって、電極膜２４下の基板２１表面のポテ
ンシャルの、電極膜２４電圧依存性を制御することがで
きる。

例えば後述する様に、逆バイアスの一状態に対して、Ｐ
Ｎ接合と離隔された基板２１表面（Ａ２領域）のみに反
転層が形成されるのもこのィオンン打込みによる。尚、
２種類のイオン打込みによって、同一ゲート電極下の半
導体領域の表面ポテンシャルのゲート電圧依存性を制御
するという技術は、例えばｍＥＥ Ｊｏｕｒｎａｌ ｏ
ｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃａｒｃｕｉｔ，ｖｏｌ
，ＳＣ−１１，Ｎｏ．１，Ｆｅｂ．１９７６，ｐ５８〜
６３中に記載されている。

以上説明した様に構成することにより、ＰＮ接合間に逆
バイアスを印加する際に負性抵抗特性が生じる。

以下にその動作説明を第２図ａ乃至ｃ及び本実施例の負
・性抵抗素子の特性を示す第２図を参照しながら行なう
。

Ｎ型シリコン基板２１のバルクから取り出した第１の端
子２１ａと、Ｐ型領域２２のバルク中及び多結晶シリコ
ン電極膜２４から取り出した第２の端子２２ａとを備え
た２端子素子と考え、基板側即ち第１の端子２１ａには
電位Ｖｏ例えば５Ｖが印加されているものとする。

以下逆バイアス状態を１乃至Ｗに分けて説明すれば、（
１） 第２の端子２２ａの印加電圧ＶＧが別に近く、即
ち逆バイアスが小さい時は、電極膜２４下の半導体領域
は蓄積層となる。

空乏層２５はＰＮ接合境界面付近に限られ、通常の小さ
な逆方向電流が流れる。（第２図ａ）（ロ） 第２の端
子２２ａの印加電圧ＶＧが例えば４．５Ｖ〜３．５Ｖの
逆バイアスが印加されると、空乏層２５は電極膜２４下
のＮ型シリコン基板２１表面に伸びる様になる。

この基板表面城の空乏層２５中にはバルク中の再結合生
成中心に起．因する電流に比較して大きな表面生成電流
がやはり高密度表面再結合生成中心に起因して上記Ｐ型
領域に流れ、しかも逆バイアスに従って増大する様にな
る。また、先述したイオン注入によって、流路にポテン
シャル障壁が存在しない様に、Ｐ型領域２２、Ｎ型シリ
コン基板２１表面のＡＩ領域、及びＡ２領域の順に後者
ほど表面ポテンシャルが高く形成されているものである
。（第２図ｂ）（ｍ）逆バイアスをさらに増大させると
例えばＶＧが３．５Ｖ〜３Ｖの範囲では電流が減少する
。

この状態は先述したイオン注入によって、Ｐ型領域２２
、Ｎ型シリコン基板２１表面のＡ２領域、及びＡＩ領域
の順に後者ほど表面ポテンシャルが高く形成されている
ことによる。これによりＡＩ領域の高いポテンシャルの
為電荷の流れが止められＡ２領域に反転層の形成が可能
となるのである。即ち空乏層２５中にあるＡ２領域のみ
にＰチャンネルの反転層２６が生じるために前記した表
面生成電流が発生する表面に露出した空乏化領域の面積
が減少することによる。しかも上記反転層２６はＡＩ領
域の表面がポテンシャルが障壁となってＰ型領域２２に
電荷は流れ込まない。（第２図ｃ）（Ｗ） ＶＧが例え
ば３Ｖ以下となり、逆バイアスがさらに大きくなると、
最早Ｐ型領域２２に流れ込む電流は、バルク中及びＡＩ
領域の少数キャリアによる全んど通常の逆方向電流によ
り占められる。

（第２図ｃ）以上説明した様な負性抵抗特性は、表面生
成電流がバルク中の生成電流よりも大きいことが重要で
あるが、これは一般のＭＯＳ技術に於て容易に達成する
ことができる。

又、反転層中で表面電流が減少する事も知られている。
これらについてはＡＳ．Ｇｒｏｖｅの著書Ｐｈｙｓｉｃ
ｓ ａｎｄＴｅｃｈｎｏｌｏｇｙｏｆＳｅｍｉｃｏｎｄ
ｕｃｂｒ Ｄｅｖｉｃｅｓ ， Ｊｏｈｎ Ｗｉｌｅｙ
ａｎｄＳｏｎｓ，Ｉｎｃ．ｐｐ２９８−３０５に記述
されているがＡ．Ｓ．Ｇｒｏｖｅの著書にある構造では
二端子間での負‘性抵抗特性は得られていない。第２図
に示した、この負性抵抗素子を流れる最大電流ｌｍａｘ
は表面再結合生成中心の密度並びにＮ型シリコン基板２
１表面上に占める多結晶シリコン電極膜２４の面積によ
る。

一方最小電流ｌｍｊｎはバルク中の再結合生成中心の密
度とＮ型基板２１の基板濃度による。

尚、上記実施例ではＮ型シリコン基板２１表面のＡＩ領
域に対してイオン打込みをしたが、その他の手段によっ
ても上記した１乃至Ｗの動作状態を得る様に表面ポテン
シャルを制御することができる。例えばＡＩ領域上の酸
化シリコン膜２３をＡ２領域上の酸化シリコン膜２３よ
りも厚く形成し、且つＡ２領域に対して基板２１と同型
（Ｎ型）の不純物イオンを打込むことによっても可能で
ある。また上記実施例では、多結晶シリコン電極膜２４
とＰ型領域２２とは直接結線したが、その間にキャパシ
タ素子を介してＰ型領域の電位を電極膜２４に伝えるな
ど、両者が運動する、即ち電気的に接続されていれば良
い。

その他上記実施例において、全てのＰ型をＮ型に、Ｎ型
をＰ型に変え、且つバアスを逆にしてもやはりＰＮ接合
間に負性抵抗特性が得られる。

以上述べた様にこの負性抵抗素子は、その電流値をＰＮ
接合の逆方向電流程度に極めて小さくすることができ、
即ち消費電力が４・こい。しかも上述してきたようにＭ
ＯＳ構造にて形成することが容易で集積化に好適である
。尚、本明細書中において、以下上記実施例で第１の半
導体領域にＮ型を用いたものをＰチャンネルゲート制御
賃性抵抗素子、一方基板にＰ型を用いたものをＮチャン
ネルゲー−ト制御賃性抵抗素子と称することにする。

次に上記負・性抵抗素子を用いたスタティック動作型記
憶回路の一実施例を第４図を参照して説明する。

この第４図においては負性抵抗素子としてＰチャンネル
ゲート制御負性抵抗素子ＬＩを用い、この賃性抵抗素子
のＮ型シリコン基板のバルク中より端子１３３が、Ｐ型
領域より端子１３２が、多結晶シリコン電極膜より端子
１３１が夫々取出されている。

そして基板の端子１３３は電源端子１７０にて電位ＶＤ
例えば５Ｖ｝こ維持されている。またＰ型領域の端子１
３２は電極膜１３１に電気的に接され、例えば直接結線
これ且つ記憶端子１４川こ酸続されている。さらに記憶
端子１４０とビット線１１０とは入力手段例えばスイッ
チング用トランジスタ素子例えばＮチャンネルのェンハ
ンスメント型トランジスタ素子Ｔ，のソース１ １３、
ドレィン１１２を介している。一方このェンハンスメン
ト型トランジスタＴＩのゲート１１１は語選択線１２川
こ接続され、このトランジスタＴＩの基板は電源端子１
６０‘こて電位ＶＢ例えばＯＶに維持されている。また
上註記億端子１４０は寄生キャバシタ又は意図的に設け
たキャバシタなどのキャバシタＣＩを介して電源端子１
５０に接続され、端子５川ま適当な電位Ｖｃ例えばＯＶ
又は５Ｖに保たれている。この様に構成されたスタティ
ック動作型記憶回路は以下の如き動作する。

今、安定状態を得るにはＰチャンネルゲート制御賃性抵
抗素子ＬＩの端子１７０からＮチャンネルスイッチング
トランジスタＴＩの基板側端子１６０に至るまでの電流
路が形成されねばならない。第５図はＶＤ＝５Ｖ，Ｖ８
＝ＯＶとしたときの上記記憶端子１４０の電位Ｖ＾に対
し、負性抵抗素子ＬＩから供給される電流及びトランジ
スタＴＩのソース・基板間の漏れ電流夫々１，，１２を
示すものである。

第５図より明らかな如くＳ，，ｕ，，Ｓ２の３ケ所の交
点を持たしむことが可能であり、図中Ｓ，，Ｓ２は安定
点、ｕ．は非安定点であり、即ちＶ＾の初期電圧が非安
定点ｕ，のいずれの側にあるかによりＳ，，Ｓ２の何れ
かの状態に移動し、２安定状態を有することになる。

従って各静的動作安定点の何れに状態があるか、即ち対
応する電位ＶＬ，，ＶＨ，を夫々記憶情報の“０”，“
１”状態に対応させればよい。書込みは以下の様にして
行なわれる。

いま、記憶端子１４０の電位Ｖ＾がＶＨにあるとき、ス
イッチングトランジスタ素子ＴＩのゲートに諸選択線１
２０１こパルスを印加してトランジスタ素子ＴＩをＯＮ
とする。ビット線１ １ ０‘こほぼＶＨ，に等しい電
圧を印加すれば、上記トランジスタ素子ＴＩのソースー
ドレイン間のコンダクタンスが大きいので記憶端子はＶ
Ｌ，からＶＨ，に電位がスイッチして新たな安定状態が
生じる。このとき端子１４０と端子１５０間のキヤパシ
タＣＩには記憶端子１４０の電位ＶＨ，に対応した電荷
が蓄積される。書込みの終了後にトランジスタ素子ＴＩ
をＯＦＦとして記憶セルを孤立させても記憶端子１４０
の電位はＶＨ，に保持され安定状態が保たれる。同様に
ＶＬ，に対応する安定状態も得る事ができる。一方読出
しのときは、スイッチングトランジスタＴＩをＯＮにし
てビット線１１０１こキヤパシタＣＩに蓄えられた電荷
により記憶端子１４０の電位ＶＨ，又はＶＬ，に対応し
た電位変化が現われる事により情報の講出しが可能であ
る。この様に上記実施例によればＰチャンネルゲート制
御負性抵抗素子ＬＩとＮチャンネルェンハンスメント型
トランジスタＴＩとが相補チャンネルデバシスを形成し
、トランジスタ１素子を含む僅か３素子でスタティック
動作型記憶回路を構成している。

このうち１素子ＣＩに浮遊キャパシタを用いれば実質的
には２素子で構成できる事になる。しかも再結合生成中
心に基づく負・性抵抗素子と、トランジスタの漏れ電流
を用いた負性抵抗とによるこの系は消費電力が極めて小
さい。上記実施例は負性抵抗素子とトランジスタの全て
のＰ型をＮ型に、Ｎ型をＰ型に変換し、バイアスを逆に
しても実施できる。

第６図には本発明に係るスタティック動作型記憶回路の
他の実施例を示す。

先述の実施例との構成上の差異は、負性抵抗素子にＮチ
ャンネルゲート制御負性抵抗素子Ｌ２を用い、記憶端子
１４０には高抵抗素子例えば逆接続されたダイオードＬ
Ｄが用いられていることである。

ダイオードＬＤの他端は端子２７０‘こて電位Ｖ。。例
えば５Ｖに維持されている。ここに負性抵抗素子Ｌ２と
トランジスタＴＩとは同一基板を使用することが容易で
あり、その際、トランジスタＴＩの基板と負性抵抗素子
Ｌ２の基板とは図示する様に回路上結線されていること
となる。各電源端子２７０，１５０の電位ＶＢ，Ｖｃは
例えば夫々ＯＶ，５Ｖ又はＯＶにすればよい。この様に
構成することにより、記憶端子１４０の電位Ｖ＾の取り
得る状態は第７図に示す様に負性抵抗素子Ｌ２及びトラ
ンジスタＴＩのソース・基板間の抵抗からなる電流特性
ＩＬと、負荷抵抗であるダイオードＬＤの電流特性ｍと
の交点からＶし２，ＶＭ２の２静的動作安定を特たらし
めることが可能である。

ｕ，′は非安定点である。従って先述した第４図に示し
た実施例と同様にトランジスタＴＩのＯＮ，ＯＦＦに従
って記憶端子１４０の電位Ｖ＾の電位を書込み、議出し
すればよい。上記実施例ではトランジスタ１素子を含む
４素子から成り、負・性抵抗素子Ｌ２とトランジスタＴ
Ｉは単一チャンネルデバイスを構成しているので、夫々
の基板及び拡散層を共通の導電型で構成することが出来
、工程数も少なく作成は容易である。また消費電力も極
めて小さい。上記実施例は負性抵抗素子Ｌ２とトランジ
スタＴＩの全てのＮ型をＰ型に、Ｐ型をＮ型に変換し、
バイアスを逆にしても実施できる。

次に第８図は第４図及び第６図に示した本発明のスタテ
ィック動作型記憶回路の一実施例の回路を記憶セルとし
たメモリセル行列アレイを１，１、２，１、２，２の２
行２列の４ビットの場合について構成した例を示すもの
である。

Ｂ，Ｂ２はビット線で列毎に列方向に配列されている。
またＷ，，Ｗ２は語線である。このメモリセルアレィは
従来の１ビット当り１トランジスタと１キャパシタを有
するダイナミック動作型メモリセル行列アレイに糠以の
構成であるが、メモリセルは前述した様にスタティック
動作型なのでリフレッシュは不要である。本発明は上記
した実施例に限られるものではない。

例えば第４図及び第６図に示した実施例において、負性
抵抗素子の多結晶シリコン電極膜２４とＮ型領域２２或
いはＰ型領域とは直暖に結線されているが、第９図に示
す様に、キャパシタ８０を介してＮ型領域２２の電位を
電極膜２４に伝えるなど両者は電気的に連動していれば
よい。また、この発明は勿論第８図のメモリセル行列ア
レイの形でのみ応用されるものではなく、従来のＭＯＳ
形或いはバイホーラ型のダイナミック論理回路の浮遊／
ードの電位に本発明のスタティック記憶回路によるスタ
ティック動作安定を持たせて、消費電力の極めて小さい
スタティック形論理回路を構成するなど様々な応用が可
能である。

【図面の簡単な説明】

第１図は従釆のスタティック動作型記憶セルの一つであ
るフリツプフロツプの回路図、第２図ａ乃至ｃは本発明
に係る負性抵抗素子の動作を説明する為の断面図、第３
図は本発明に係る負・性抵抗素子の電圧−電流特性を説
明する為の図、第４図は本発明に係るスタティック動作
型記憶回路の一実施例を説明する回路図、第５図は第４
図に示したスタティック動作型記憶回路が２つの静的動
作安定点を有していることを説明する図、第６図は本発
明に係るスタティック動作型記憶回路の他の実施例を説
明する為の回路図、第７図は第６図に示したスタティッ
ク動作型記憶回路が２つの静的動作安定点を有している
ことを説明する図、第８図は本発明に係る第４図又は第
６図に示した記憶回路を用いて得られるメモリセル行列
アレイの２行２列の場合の実施例を説明する為の図、第
９図は本発明に係る負性抵抗素子の他の実施例を説明す
る為の図である。 図において、２１・・・・・・Ｎ型シリコン基板、２２
……Ｐ型領域、２３・…・・酸化シリコン膜、２４・・
・・・・多結晶シリコン電極膜。 第９図 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図

Claims (1)

1. 【特許請求の範囲】 １ ＰＮ接合を形成する第１及び第２の半導体領域と、
   絶縁膜を介して少なくとも第１の半導体領域上に形成さ
   れ、且つ第２の半導体領域に電気的に接続された導電性
   電極と、前記ＰＮ接合に対して印加される逆バイアスの
   一状態に対して、ＰＮ接合部から前記導電性電極下に伸
   びる空乏層中の、ＰＮ接合部から離隔された第１の半導
   体領域表面に反転層を形成する手段とを備え、上記逆バ
   イアスの大きさによつてＰＮ接合間に負性抵抗特性を有
   する様に構成した負性抵抗素子を負荷抵抗に接続してこ
   の接続点を記憶端子とし、その記憶端子に静的動作安定
   点を少なくとも２カ所持たしめて、前記静的動作安定の
   何れかに状態があるかを前記記憶端子に設けられた入出
   力手段によつて入力又は出力することを特徴とするスタ
   テイツク動作型記憶回路。 ２ 導電性電極と第２の半導体領域とは直接に結線され
   てなる前記特許請求の範囲第１項記載のスタテイツク動
   作型記憶回路。 ３ 負荷抵抗としてトランジスタ素子のソースと基板間
   の接合リーク抵抗を用いた前記特許請求の範囲第１項記
   載のスタテイツク動作型記憶回路。