JPH0287570A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ１従来技術 り１発明が解決しようとする問題点 Ｅ１問題点を解決するための手段 Ｆ１作用 Ｇ、実７ｉｈ例［第１図乃至第４図］ Ｈ１発明の効果 （Ａ　産業上の利用分野） 本発明は半導体メモリ装置、特に１つのＭＯＳトラジス
タが占有する面積に１個のメモリセルを形成することが
できる高集積度の半導体メモリ装置に関する。

（Ｂ、発明の概要） 本発明は、半導体メモリ装置において、メモリセルの占
有面積を小さくし、ソフトエラーをなくし、情報の消失
をもたらす漏洩電流を小さくするため、 第１の半導体基体に形成した書込用ＭＯＳ）うンジスタ
と、該第１の半導体基体上に絶縁膜を介しＣ貼り合せた
第２の半導体基体の島状半導体領域に形成した読出用Ｍ
ＯＳトランジスタによりメモリセルを構成し、と記書込
用ＭＯＳトランジスタと読出用ＭＯＳトランジスタとの
間を絶縁膜を貫通する配線により接続したものである。

（Ｃ，従来技術） ２５６にビット、１Ｍビットの大容量ダイナミックＲＡ
Ｍは１つの容量素子と１つのトランジスタで１つのメモ
リセルを構成したものか主流を占めており、４Ｍビット
、１６ＭビットのＲＡＭにおいても１つの容量素子と１
つのトランジスタでメモリセルを構成したもの、謂わば
ｌＭＯＳトランジスタ＋１容量素子タイプが主流を占め
るようである。

場合の設計ルールか０．３μｍで、１つのメモリセルの
占有１ｆＸ目１１か１．５μｍ２以下であることが要求
されるであろうとＰ測することができる。しかし、１．
５μｍ２といつ面積的に１つのＭＯＳトランジスタと１
つの容量素子を形成することは非常に困難である。また
、６４ＭビットのＲＡＭにおいてはトランジスタの信頼
性向上のために電源電圧を５Ｖから３■に低下しなけれ
ばならず、有効なα線対策が必要となるので、その点で
もｌＭＯＳトランジスタ＋１容量素子タイプではＲＡＭ
の６４Ｍビット化は非常に困難ないしは不ｉＪ能である
。

本発明はこのような問題点を解決すへ〈為されたもので
あり、メモリセルの占有面積を小さくし、ソフトエラー
をなくし、情報の消失をもたらす漏洩電流を小さくする
ことを目的とする。

（Ｄ　発明か解決しようとする問題点）　　　　　　　
　（Ｅ　　問題点を解決するための手段）ト、ロア、将
来、おいては６４Ｍビットという　　　本発明半導体メ
モリ装置は上記問題点を解決す人界チ１．）ダイナミッ
クＲＡＭが必要とされ、その　　るため、第１の半導体
基体に形成した書込用ＭＯＳトランジスタと、該第１の
半導体基体上に絶縁膜を介して貼り合せた第２の半導体
基体の島状半導体領域に形成した読出用ＭＯＳトランジ
スタによりメモリセルを構成し、上記８込用ＭＯＳトラ
ンジスタと読出用ＭＯＳトランジスタとの間を上記絶縁
１１Ｕを貝通する配線により接続したことを特徴とする
。

（Ｆ、作用） 本発明半導体メモリ装置によれば、情報８禎用の容量素
子を必要とせず、互いに上下に重ねられた２つのＭＯＳ
トランジスタによりメモリセルを構成できるのでメモリ
セルの占有面積は１つのＭＯ３Ｉ−ランジスタ分の占有
面積で済み、非常に狭くすることができる。

そして、情報蓄積用の容量素子を必要とせず、容ｈ■素
子にアルファ線によりｔ「荷が侵入することによってソ
フトエラーが発生するという虞れもなし１゜ また、２つのＭＯＳトランジスタが共に結晶性の優れた
半導体基体に形成されるので、情報の消失をもたらす漏
洩電流が小さくて済む。従って、リフレッシュ動作の頻
度が少なくて済むという利点かある。

（Ｇ、実施例）［第１図乃至第４図］ 以下、本発明半導体メモリ装置を図示実施例に従って詳
細に説明する。

第１図乃至第３図は本発明半導体メモリ装置のつの実施
例をボすもので、第１図は断面図、第２図は第１図の２
−２Ｂに沿う断面図、第３図はメモリセルの回路図であ
る。

図面において、１は第１の半導体基体で、導電型はｐ型
である。２は素子分離用ｌＩｇ！、縁膜、３はケート絶
縁膜、４はライトワードラインＷＷＬを成すシリコンゲ
ート電極、５はｎ＋型ドレイン領域、６はｎ“型ソース
領域、７は層間絶縁膜、８はトレイン電極取り出し用コ
ンタクトホール、９はソース電極取り出し用コンタクト
ホール、１０はコンタクトホール８を介してドレイン領
域５に接続されたライトビットラインＷＢＬで、例えば
タングステンＷ、モリブデンＭＯあるいはポリサイドか
らなる。１１はソース電極取り出し用コンタクトホール
９を埋める配線膜で、例えばポリシリコンからなる。１
２はワードピットライン１０か形成された層間絶縁膜２
表面上に形成された絶縁膜であり、該絶縁膜１２及び上
記配線膜１１の表面は平坦化されている。１３はその平
坦化された表面である。

１４は上記表面１３（これは第１の半導体基体１側の表
面）に接着された第２の半導体基体で、これの４電型は
ｎ型である。１５は素子分離用絶縁膜、１６はケート絶
縁膜、１７はリードワードラインＲＷＬを成すシリコン
ゲート電極、１８は層間絶縁膜、１９はρ１型ソース領
域、２０はｐ゛型型トレイ領領域２１はソース電極取り
出し用コンタクトホール、２２はトレイン電極取り出し
用コンタクトホール、２３はリードピットラインＲＢＬ
で、コンタクトホール２１を介してソース領域１９に接
続されている。２４はコンタクトホール２２を介してソ
ース領域２０に接続された電源（−Ｖｄｄ）ラインで、
例えばアルミニウムからなる。

この半導体メモリ装置は、第１の半導体基体ｌに形成さ
れた書込用ＭＯＳトランジスタＱｗと、第２の半導体基
体１４に形成された読出用ＭＯＳトランジスタＱｒが重
ねられている。そして、情報蓄積用容量素子は全く必要
とせずメモリセルはこの重ねられた２つのＭＯＳトラン
ジスタＱｗ、Ｑｒのみによって構成されており、メモリ
セルの占有面積はＭＯＳ）ランジメタ１個分で済み、非
常に狭くすることができる。

次に、この半導体メモリ装置の動作について説明する。

書き込み時にはライトワードラインＷＷＬの信号により
書込用ＭＯＳトランジスタＱｗがオン状態になる。若し
、このときワードピットラインＷＢＬがＶｄｄレヘルの
ときは書込用ＭＯＳトランジスタＱｗのソース領域６の
レベルはｖａａ−ｖｔｈＢ−ｔ；込用ＭＯＳトランジス
タＱｗのしきい値電圧）になる。そして、ソース領域６
は配線）漠１２を介して第２の半導体基体１４に接続さ
れているので、第２の半導体基体１４、即ち読出用ＭＯ
３ｈラントランジスタチャンネル領域のレベルがＶｄｄ
−Ｖｔｈとなる。

また、書込用ＭＯＳトランジスタＱｗがオン状態のとき
にワードピットラインＷＢＬが０■であれ、ば第２の半
導体基体１４、即ち読出用ＭＯＳトランジスタＱｒのチ
ャンネル領域のレベルかＯＶとなる。

次に、読み出し動作について説明すると、読出用ＭＯＳ
トランジスタＱｒはそのチャンネル領域１４の電位がＯ
ｖのときオンしＶｄｄ−Ｖｔｈのときオフするようにし
きい値電圧が設定されており、従って、読出用ＭＯＳト
ランジスタＱｒはリードワードラインＲＷＬから読み出
しワード信号を受けたときにチャンネル領域１４の電位
かＯｖかＶｄｄ−Ｖｔｈかによ、７−ＶｄｄかＯＶかの
値になるビット信号を読み出しリードピットラインＲＢ
Ｌを通じて出力する。

この゛ｒ−導体メモリ装置は、情報蓄積用容量素子を有
しておらず、情報を読出用ＭＯＳトランンスタＱｒのチ
ャンネル領域に電位として蓄積するので、トレンチキャ
パシタに情報を蓄積するようにしたダイナミックＲＡＭ
におけるようなアルファ線によるソフトエラーの生じる
虞れがない。

そして、８込用Ｍ　ＯＳ　トランジスタＱｗ及び読出用
ＭＯ３ｈラントランジスタともにエピタキシャル成長層
のように結晶性を良好にすることが難しい毛導体にでは
なく結晶性を良好に形成することができる半導体基体（
謂わばバルク）に形成されているので、結晶欠陥を少な
くでき蓄積情報の消失をもたらす漏洩電流を小さくする
ことかできる。従って、ダイナミックＲＡＭのリフレッ
シュ頻度を少なくすることができる。また、各素ｒ間は
ト下方向においても横方向においても絶縁分離されてい
るので分離が完全であり、また配線間の寄生容量も小さ
くできる。

第４図（Ａ）乃至（Ｆ）は第１図に示した半導体メモリ
装置の製造方法の一例を工程順に示す断面図である。

（Ａ）先ず、第１の半導体基体１を用意し、この半導体
基体１に対して書込用ＭＯＳトランジスタＱｗを形成す
る一連の工程により第４図（Ａ）に示すようにタングス
テンＷ、モリブデンＭｏあるいはポリサイドからなるワ
ードピットライン（ＷＢＬ）１０を形成した状態にする
。尚、この段階ではソース電極取り出し用コンタクトホ
ール９、配線膜１１の形成は行われていない。この点か
通常のＭＯＳトランジスタの製造方法との一つの相違点
である。

（Ｂ）次に、表面に絶縁膜１２をＣＶＤにより形成し、
その後絶縁膜１２の表面を平坦化する。第４図（Ｂ）は
絶縁膜１２の表面平坦化後の状態を示し、１３は絶縁膜
１２の平坦化された表面である。

（Ｃ）次に、同図（Ｃ）に示すようにソース電極取り出
し用コンタクトホール９を例えばＲＩＥにより形成する
。

（Ｄ）次に、ＣＶＤにより多結晶シリコン層を成長させ
、それをエッチバックすることにより同図（Ｄ）に示す
ように配線１１ｔｔでコンタクトホール９で埋めた状態
にする。

（Ｅ）次に、同図（Ｅ）に示すように絶縁膜１２の表面
１３に第２の半導体基体１４を貼り合せる。この貼り合
せは例えばＮ！ににＥＩＭＩＣＲＯＤＥＶＩＣＥＳ１９
８８年３月号８２〜９８真に記載された技術により行う
ことができる。

（Ｆ）第２の半導体基体１４を反貼り合せ側の面２５の
研磨により同図（Ｆ）に示すように薄くする。

その後、第２の半導体基体１４に対して通常のＭＯ３Ｉ
−ランジスタ形成工程により読出用ＭＯＳトランジスタ
Ｑｒを形成して第１図に示す半導体メモリ装置を得る。

このように、第１図乃至第３図に示した半導体メモリ装
置は例えば第４図に示した方法により製造することがで
きる。しかし、これ以外の方法により製造しても良いこ
とはいうまでもない。

（Ｈ１発明の効果） 以上に述べたように、本発明半導体メモリ装置は、第１
の半導体基体に形成された書込用ＭＯＳトランジスタと
、該第１の半導体基体上に絶縁膜を介して貼合わされた
第２の半導体基体の島状半導体領域に形成された読出用
ＭＯＳトランジスタによりメモリセルが構成され、上記
書込用ＭＯＳトランジスタの一つの不純物拡散領域が上
記読出用ＭＯＳトランジスタのチャンネル領域に上記絶
縁膜を貫通する配線を介して接続されてなることを特徴
とするものである。

従って′、本発明半導体メモリ装置によれば、情報蓄積
用の容量素子を必要とせず、互いに上下に重ねられた２
つのＭＯＳトランジスタによりメモリセルを構成できる
のでメモリセルの占有面積は１つのＭＯＳトランジスタ
の占有面積で済み、非常に狭くすることができる。

そして、情報蓄積用の容量素子を必要とせず容量素子に
アルファ線により電荷が侵入することによってソフトエ
ラーが発生するという虞れもない。

また、２つのＭＯＳトランジスタが共に結晶性の優れた
！昨導体基体に形成されるので、情報の消失をもたらす
漏洩電流か小さくて済む。したかりて、リフレッシュ動
作の頻度が少なくて済むという利点がある。

【図面の簡単な説明】

第１図乃至第３図は本発明半導体メモリ装置の一つの実
施例を説明するためのもので、第１図は断面図、第２図
は第１図の２−２線に沿う断面図、第３図はメモリセル
の回路図、第４図（Ａ）乃至（Ｆ）は第１図乃至第３図
に示した半導体メモリ装置の製造方法の一例を工程順に
示す断面図である。 符号の説明 １・・・第１の半導体基体、 ６・・・一つの半導体領域、１１・・・配線、１２　・ １４　・ Ｑｗ　　・ Ｑｒ　　・ ・絶縁膜、 ・第２の半導体基体、 ・書込用ＭＯＳトランジスタ、 ・読出用ＭＯＳトランジスタ。 製造力法を工程１順に示す断面図 第４図

Claims (1)

【特許請求の範囲】
1. （１）第１の半導体基体に形成された書込用ＭＯＳトラ
   ンジスタと、該第１の半導体基体上に絶縁膜を介して貼
   合わされた第２の半導体基体の島状半導体領域に形成さ
   れた読出用ＭＯＳトランジスタによりメモリセルが構成
   され、 上記書込用ＭＯＳトランジスタの一つの不純物拡散領域
   が上記読出用ＭＯＳトランジスタのチャンネル領域に上
   記絶縁膜を貫通する配線を介して接続されてなる ことを特徴とする半導体メモリ装置