KR20030053213A - 반도체 메모리 셀 및 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체 메모리 셀 및 그 제조 방법에 관한 것으로, 셀 캐패시터에 접지전압으로 연결된 캐패시터를 직렬 연결함으로써, 디램 동작시 플레이트 전압의 변화를 억제하여 셀에 기록된 데이타의 변동을 줄일 수 있다.

이를 위한 본 발명에 의한 반도체 메모리 장치의 메모리셀은, 비트 라인과 스토리지 노드 사이에 접속되며 워드 라인에 게이트가 접속된 스위칭 트랜지스터와, 상기 스토리지 노드와 플레이트 전압 사이에 접속되는 셀 캐패시터와, 상기 플레이트 전압이 인가되는 상기 셀 캐패시터의 일측단자와 접지 전압 사이에 접속되어 상기 플레이트 전압의 변화를 억제하는 전위변화방지용 소자를 구비하는 것을 특징으로 한다.

Description

반도체 메모리 셀 및 그 제조 방법{SEMICONDUCTOR MEMORY CELL AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 메모리 셀 및 그 제조 방법에 관한 것으로, 특히 디램(DRAM) 동작시 플레이트 전압(Vcp)의 변화를 억제하여 셀에 기록된 데이타의 변동을 줄임으로써 디램의 센싱 특성을 향상시킨 반도체 메모리 셀 및 그 제조 방법에 관한 것이다.

도 1은 종래에 일반적으로 사용되는 디램의 단위 메모리 셀을 나타낸 회로도이다.

도시된 바와 같이, 종래의 메모리 셀은 1개의 N형 모스 트랜지스터(Q1)와 1개의 셀 캐패시터(C)로 구성되어 있다. 이와 같이 구성된 메모리 셀은 N형 모스 트랜지스터(Q1)와 셀 캐패시터(C) 사이에 접속된 스토리지 노드(SN)에 데이터가 저장된다. 이 스토리지 노드(SN)에 저장된 데이터는 일정시간이 지나면 접지전압(Vss)으로 방전되어 유실되기 때문에 주기적으로 리프레쉬를 해 주어야 한다.

상기 구성에 의한 동작은, 먼저 워드 라인(WL)이 액티브(active)되면 N형 모스 트랜지스터(Q1)가 턴온되어 비트 라인(BL)에 실린 데이터를 플로팅 노드(SN)에 저장하거나(라이트 동작), 또는 플로팅 노드(SN)에 저장된 데이터를 비트 라인(BL)으로 전송하게 된다(리드 동작).

한편, 셀 캐패시터(C)의 한 쪽 노드(플레이트)는 플레이트 전압(Vcp)이 공급된다. 이 때, 플레이트 전압(Vcp)은 비트라인 프리차지 전압(Vblp)과 동일하며, 셀 캐패시터(C)의 유전체를 보호하는 역할을 한다.

그러나, 상기 구성을 갖는 종래의 반도체 메모리 장치는 칩 면적의 확대 및 콘택 저항의 증가로 인하여 플레이트 전압이 순간적으로 플로팅되는 상황이 발생되었다. 즉, 플레이트와 스토리지 노드 사이의 셀 캐패시터(C)는 단위 셀당 약 30fF정도 되지만, 플레이트 아래에는 수만개의 단위 셀이 있으므로 셀에 데이타를 쓰거나 읽을 때(특히, 리프레시 동작시) 플레이트 전위가 변하게 된다. 이 때, 순간적으로 변화된 전위를 복구시켜주지 못하기 때문에 플레이트 전압(Vcp) 레벨이 변하게 된다. 이로 인해, 이미 데이타가 기록되어 있는 셀의 전위가 역으로 변하게 되어 데이타 오류가 발생하게 되는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 셀 캐패시터에 접지전압(Vss)으로 연결된 캐패시터를 직렬 연결함으로써, 디램(DRAM) 동작시 플레이트 전압(Vcp)의 변화를 억제하여 셀에 기록된 데이타의 변동을 줄일 수 있는 반도체 메모리 셀 및 그 제조 방법을 제공하는데 있다.

도 1은 종래에 일반적으로 사용되는 디램의 메모리 셀 회로도

도 2는 본 발명에 의한 디램의 메모리 셀 회로도

도 3은 본 발명에 의한 메모리 셀의 제조 공정 단면도

* 도면의 주요부분에 대한 부호의 설명 *

1 : 반도체 기판 2 : 게이트 전극

4 : 소오스 영역 5 : 플러그

6 : 절연막 10 : 트랜지스터

11 : 비트라인 12 : 층간절연막

13 : 콘택홀 14 : 스토리지 노드 전극

15 : 유전체막 16 : 플레이트 전극

17 : 실리콘산화막 18 : 폴리실리콘막

20 : 캐패시터

상기 목적을 달성하기 위한 본 발명에 의한 반도체 메모리 장치의 메모리셀 제조 방법은,

하부 패턴들이 형성되고, 상기 하부 패턴들을 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막 상에 상기 반도체 기판의 일부분과 콘택되는 스토리지 노드 전극을 형성하는 단계; 상기 스토리지 노드 전극 및 상기 층간절연막 상에 유전체막을 형성하는 단계; 및 상기 유전체막 상에 플레이트 전극을 형성하는 단계를 포함하는 반도체 메모리 장치의 메모리셀 제조 방법에 있어서,

상기 플레이트 전극 위에 소정의 두께로 실리콘산화막을 형성하는 단계; 및

상기 실리콘산화막 위에 폴리실리콘막을 형성하는 단계를 포함하며,

상기 플레이트 전극과 상기 실리콘산화막, 그리고 상기 폴리실리콘막으로 구성된 전위변화방지용 캐패시터를 형성하는 것을 특징으로 한다.

상기 실리콘산화막은 200Å 정도의 두께로 형성하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명에 의한 반도체 메모리 장치의 메모리셀은,

비트 라인과 스토리지 노드 사이에 접속되며 워드 라인에 게이트가 접속된 스위칭 트랜지스터와,

상기 스토리지 노드와 플레이트 전압 사이에 접속되는 셀 캐패시터와,

상기 플레이트 전압이 인가되는 상기 셀 캐패시터의 일측단자와 접지 전압 사이에 접속되어 상기 플레이트 전압의 변화를 억제하는 전위변화방지용 소자를 구비하는 것을 특징으로 한다.

상기 전위변화방지용 소자는 캐패시터로 구성된 것을 특징으로 한다.

상기 스위칭 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 2는 본 발명에 의해 반도체 메모리 장치의 단위 메모리 셀의 회로도로서, 1개의 스위칭 트랜지스터(Q1)와 1개의 셀 캐패시터(C1)와 1개의 전위변화방지용 캐패시터(C2)를 구비한다.

상기 스위칭 트랜지스터(Q1)는 비트 라인(BL)과 스토리지 노드(SN) 사이에 접속되고 게이트가 워드 라인(WL)에 연결된 NMOS 트랜지스터로 구성된다. 그리고, 상기 셀 캐패시터(C1)는 상기 스토리지 노드(SN)와 플레이트 전압(Vcp) 사이에 접속된다. 또한, 상기 전위변화방지용 캐패시터(C2)는 상기 플레이트 전압(Vcp)이 인가되는 상기 셀 캐패시터(C2)의 일측단자와 접지 전압(Vss) 사이에 접속된다.

이와 같이 구성된 메모리 셀은 N형 모스 트랜지스터(Q1)와 셀 캐패시터(C) 사이에 접속된 스토리지 노드(SN)에 데이터가 저장된다. 이 스토리지 노드(SN)에 저장된 데이터는 일정시간이 지나면 접지전압(Vss)으로 방전되어 유실되기 때문에 주기적으로 리프레쉬를 해 주어야 한다.

그리고, 상기 셀 캐패시터(C1)의 일측 단자로 공급되는 플레이트 전압(Vcp)은 비트라인 프리차지 전압(Vblp)과 동일하며, 상기 셀 캐패시터(C1)의 유전체를 보호하는 역할을 한다.

또한, 상기 셀 캐패시터(C1)의 일측 단자에 접지 전압(Vss)에 연결된 상기 전위변화방지용 캐패시터(C2)를 직렬 연결하므로써, 상기 플레이트 전압(Vcp)이 변화되는 것을 억제하도록 하였다.

상기 구성에 의한 동작은, 먼저 워드 라인(WL)이 액티브(active)되면 N형 모스 트랜지스터(Q1)가 턴온되어 비트 라인(BL)에 실린 데이터를 플로팅 노드(SN)에 저장하거나(라이트 동작), 또는 플로팅 노드(SN)에 저장된 데이터를 비트 라인(BL)으로 전송하게 된다(리드 동작).

이때, 셀에 데이타를 쓰거나 읽을 때(특히, 리프레시 동작시에도) 플레이트 전압(Vcp)은 상기 전위변화방지용 캐패시터(C2) 때문에 전위가 변동되는 것을 억제시킬 수 있다.

도 3은 본 발명에서 사용된 전위변화방지용 캐패시터(C2)를 형성하기 위한 제조 공정 단면도로서, 이를 설명하면 다음과 같다.

먼저, 트랜지스터(10) 및 비트라인(11)과 같은 하부 패턴들이 형성되고, 상기 하부 패턴들을 덮도록, 전면 상에 층간절연막(12)이 형성된 반도체 기판(1)이 제공되고, 상기 반도체 기판(1)의 소정 부분, 예를들어, 트랜지스터(10)의 소오스 영역(4)과 콘택된 플러그(5)를 노출시키는 콘택홀(13)이 상기 층간절연막(12)을 식각하는 것에 의해 형성된다.

그 다음, 상기 콘택홀(13)이 매립되도록, 상기 층간절연막(12) 상에 도핑된 제1폴리실리콘막이 증착되고, 연이어서, 희생산화막의 증착 공정, 상기 희생 산화막 및 도핑된 제1폴리실리콘막의 패터닝 공정, 폴리 스페이서의 형성 공정 및 상기 희생 산화막의 제거 공정과 같은 일련의 공정들이 수행되는 것에 의해, 상기 콘택홀(13) 내부 및 이에 인접된 층간절연막 부분 상에 상기 플러그(5)를 통하여 트랜지스터(10)의 소오스 영역(4)과 콘택되는 스토리지 노드 전극(14)이 형성된다.

다음으로, 상기 스토리지 노드 전극(14)을 포함한 상기 층간절연막(12) 상에 산화막/질화막/산화막의 적층막과 도핑된 제2폴리실리콘막이 차례로 증착되고, 그런다음, 상기 도핑된 제2폴리실리콘막 및 상기 적층막이 패터닝되는 것에 의해, 플레이트 전극(16)과 유전체막(15)이 형성되며, 이 결과로, 스토리지 노드 전극(14)과 플레이트 전극(16) 사이에 유전체막(15)이 개재된 캐패시터(20)가 형성된다.

다음으로, 상기 플레이트 전극(16) 위에 200Å 정도의 두께로 실리콘산화막(SiO2)(17)을 형성한 후 다시 폴리실리콘막(18)을 그 위에 형성한다.

따라서, 플레이트 전극(16)과 실리콘산화막(17) 그리고 폴리실리콘막(18)으로 구성된 캐패시터가 생기게 된다.

도 3에서, 미설명된 도면부호 2는 게이트 전극, 5는 드레인 영역, 6은 절연막이다.

이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 셀 및 그 제조 방법에 의하면, 셀 캐패시터에 접지전압(Vss)으로 연결된 캐패시터를 직렬 연결함으로써, 디램(DRAM) 동작시 플레이트 전압(Vcp)의 변화를 억제하여 셀에 기록된 데이타의 변동을 줄일 수 있다. 이로 인해, 디램의 센싱 능력을 향상시킬 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

1. 하부 패턴들이 형성되고, 상기 하부 패턴들을 덮도록 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막 상에 상기 반도체 기판의 일부분과 콘택되는 스토리지 노드 전극을 형성하는 단계; 상기 스토리지 노드 전극 및 상기 층간절연막 상에 유전체막을 형성하는 단계; 및 상기 유전체막 상에 플레이트 전극을 형성하는 단계를 포함하는 반도체 메모리 장치의 메모리셀 제조 방법에 있어서,

   상기 플레이트 전극 위에 소정의 두께로 실리콘산화막을 형성하는 단계; 및

   상기 실리콘산화막 위에 폴리실리콘막을 형성하는 단계를 포함하며,

   상기 플레이트 전극과 상기 실리콘산화막, 그리고 상기 폴리실리콘막으로 구성된 전위변화방지용 캐패시터를 형성하는 것을 특징으로 하는 반도체 메모리 장치의 메모리셀 제조 방법.
2. 제 1 항에 있어서,

   상기 실리콘산화막은 200Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 메모리셀 제조 방법.
3. 반도체 메모리 장치의 메모리 셀에 있어서,

   비트 라인과 스토리지 노드 사이에 접속되며 워드 라인에 게이트가 접속된 스위칭 트랜지스터와,

   상기 스토리지 노드와 플레이트 전압 사이에 접속되는 셀 캐패시터와,

   상기 플레이트 전압이 인가되는 상기 셀 캐패시터의 일측단자와 접지 전압 사이에 접속되어 상기 플레이트 전압의 변화를 억제하는 전위변화방지용 소자를 구비하는 것을 특징으로 하는 반도체 메모리 셀 회로.
4. 제 3 항에 있어서,

   상기 전위변화방지용 소자는 캐패시터로 구성된 것을 특징으로 하는 반도체 메모리 셀 회로.
5. 제 3 항에 있어서,

   상기 스위칭 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 셀 회로.