KR101625892B1 - 기둥 구조를 위한 저항 특징부와 제거 가능한 스페이서 피치 더블링 패터닝 방법 - Google Patents
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Abstract
반도체 디바이스를 제조하는 방법은, 기판 위에 하나 이상의 층을 형성하고, 상기 하나 이상의 층 위에 이미지 형성(imagable) 재료의 두 개 이상의 이격된 특징부를 형성하고, 상기 두 개 이상의 특징부 위에 측벽 스페이서를 형성하고 제 1 특징부 상의 제 1 측벽 스페이서와 제 2 특징부 상의 제 2 측벽 스페이서 사이의 공간에 충전재(filler) 특징부로 충전하는 단계를 포함한다. 상기 방법은, 측벽 스페이서를 선택적으로 제거하여 제 1 특징부, 충전재 특징부, 및 제 2 특징부를 서로 이격시키고, 제 1 특징부, 충전재 특징부, 및 제 2 특징부를 마스크로 사용하여 하나 이상의 층을 에칭하는 단계를 더 포함한다.
Description
관련 출원에 대한 상호 참조
본 출원은 모든 목적들에 대해 그 전체가 본원에 참고문헌으로서 포함되어 있는 2008년 12월 31일에 출원된 미국 특허 출원 제 12/318,609호의 우선권을 주장한다.
본 발명은, 일반적으로 반도체 디바이스를 제조하는 방법에 관한 것이고, 보다 구체적으로는 반도체 기둥 구조(semiconductor pillar structure)를 제조하는 방법에 관한 것이다.
반도체 재료들로부터 만들어진 디바이스는 전기 구성요소와 시스템에서 메모리 회로를 만드는데 사용된다. 메모리 회로는 그 안에 데이터 및 명령 세트가 저장되므로 이러한 장치의 근간(backbone)이다. 이러한 회로에서 단위 면적당 메모리 디바이스의 개수를 최대화하는 것은 그 비용을 최소화시키므로 이러한 회로의 설계에서 주요 동기(motivation)이다.
반도체 웨이퍼 위에 형성되는 구조의 치수가 감소함에 따라, 이러한 디바이스를 생성하는데 현재 사용할 수 있는 도구는 그 한계에 도달한다. 예로서, 현재 사용 가능한 193 나노미터 침적(immersion) 도구는 약 80nm보다 작은 피치(pitch)로 구조를 생성하는데 실패한다. 현재 사용 가능한 도구로 이보다 작은 특징부를 제조하기 위해, 보다 복잡한 공정들을 사용해야만 한다. 이러한 한 공정은 이중 노줄/이중 패터닝의 기술이다. 다른 것은 템플릿(template) 패턴 위에 형성된 다음에 제거되는 측벽 스페이서를 사용하는 것이다. 그 다음에 측벽 스페이서는 그 아래에 있는 필름(들)의 에칭 중에 마스크로서 사용된다.
간단한, 1차원, 규칙적인 선-및-공간 패턴들에 대해, 이러한 기술 모두 포토리소그래피(photolithographical)적으로 생성된 피치를 2로 나누는 효과를 갖는다. 이런 식으로, 주어진 포토리소그래피 도구의 분해능이 확장될 수 있다.
그러나, 규칙적으로 이격된 기둥의 2차원 패턴에 대해, 이중-패턴 스킴(scheme)은 2의 제곱근의 계수만큼 피치를 연장시킨다. 측벽 스페이서 방법은 전혀 사용될 수 없는데 왜냐하면 이러한 스킴이 고체 기둥들이 아니라 규칙적으로 이격된 원통형 환형체(annuli)를 생산하기 때문이다.
반도체 디바이스를 제조하는 방법은 기판 위에 하나 이상의 층을 형성하고, 상기 하나 이상의 층 위에 이미지 형성(imagable) 재료의 두 개 이상의 이격된 특징부를 형성하고, 상기 두 개 이상의 특징부 위에 측벽 스페이서를 형성하고 제 1 특징부 상의 제 1 측벽 스페이서와 제 2 특징부 상의 제 2 측벽 스페이서 사이의 공간에 충전재(filler) 특징부로 충전하는 것을 포함한다. 상기 방법은 측벽 스페이서를 선택적으로 제거하여 서로 이격된 제 1 특징부, 충전재 특징부 및 제 2 특징부를 남기고, 마스크로서 제 1 특징부, 충전재 특징부 및 제 2 특징부를 사용하여 하나 이상의 층을 에칭하는 것을 또한 포함한다.
기둥 형상의 비휘발성 메모리 디바이스 어레이(array)를 만드는 방법은 기판 위에 다수의 하부 전극을 형성하고, 다수의 하부 전극 위에 하나 이상의 저장 요소와 하나 이상의 조종(steering) 요소 층을 포함하는 하나 이상의 디바이스 층을 형성하고, 하나 이상의 디바이스 층 위에 경질 마스크 스택(stack)을 형성하고, 경질 마스크 스택 위에 다수의 이격된 포토레지스트 특징부를 형성하는 것을 포함한다. 이 방법은 다수의 이격된 포토레지스트 특징부 위에 측벽 스페이서를 형성하고, 측벽 스페이서가 노출되고 다수의 포토레지스트 충전재 특징부가 측벽 스페이서 사이에 위치하도록 다수의 이격된 포토레지스트 특징부 사이에 다수의 포토레지스트 충전재 특징부를 형성하고, 측벽 스페이서를 선택적으로 제거하여 서로 이격된 다수의 포토레지스트 충전재 특징부와 다수의 이격된 포토레지스트 특징부를 남기는 것을 또한 포함한다. 이 방법은 다수의 경질 마스크 특징부를 형성하기 위해 마스크로서 다수의 포토레지스트 충전재 특징부와 다수의 이격된 포토레지스트 특징부를 사용하여 경질 마스크 스택의 적어도 일부분을 에칭하고, 다이오드 조종 요소와 저항 전환 저장 요소를 각각 포함하는 다수의 기둥 형상 비휘발성 메모리 셀(cell)을 형성하기 위해 마스크로서 다수의 경질 마스크 특징부를 사용하여 하나 이상의 디바이스 층을 에칭하고, 다수의 비휘발성 메모리 셀과 접촉하는 다수의 상부 전극을 형성하는 것을 또한 포함한다.
본 발명은, 반도체 디바이스를 제조하는 방법, 보다 구체적으로는 반도체 기둥 구조를 제조하는 방법을 제공하는 효과를 갖는다.
도 1은, 비휘발성 메모리 셀의 사시도.
도 2는, 도 1의 메모리 셀의 어레이의 사시도.
도 3a 내지 도 3d는, 감산(subtractive) 방법에 의해 전도성 레일(rail)을 형성하는 과정에서의 단계를 예시하는 측단면도.
도 4a 내지 도 4d는, 다마스커스(Damascene) 방법에 의해 전도성 레일을 형성하는 과정에서의 단계를 예시하는 측단면도.
도 5는, 기둥 구조의 형성 전 디바이스 층의 측단면도.
도 6 내지 도 10은, 본 발명의 일 실시예에 따라 디바이스 어레이를 만드는 공정 단계의 측단면도(도면에서 하위 부분A)와 평면도(도면에서 하위 부분B).
도 2는, 도 1의 메모리 셀의 어레이의 사시도.
도 3a 내지 도 3d는, 감산(subtractive) 방법에 의해 전도성 레일(rail)을 형성하는 과정에서의 단계를 예시하는 측단면도.
도 4a 내지 도 4d는, 다마스커스(Damascene) 방법에 의해 전도성 레일을 형성하는 과정에서의 단계를 예시하는 측단면도.
도 5는, 기둥 구조의 형성 전 디바이스 층의 측단면도.
도 6 내지 도 10은, 본 발명의 일 실시예에 따라 디바이스 어레이를 만드는 공정 단계의 측단면도(도면에서 하위 부분A)와 평면도(도면에서 하위 부분B).
본 발명자는 디바이스 층을 에칭하기 위해 마스크로서 측벽 스페이서를 사용하는 대신에, 측벽 스페이서가 에칭 마스크를 형성할 때 희생형 스페이서들로서 대신에 사용될 수 있음을 인식했다. 일단 에칭 마스크가 형성되면, 측벽 스페이서가 제거되고 이전의 측벽 스페이서 위치 아래에 위치한 디바이스 층들의 부분이 제거되어 기둥 형상 디바이스와 같은 이격된 디바이스가 남는다.
예를 들어, 하나 이상의 디바이스 층이 먼저 기판 위에 형성된다. (실리콘 또는 복합 반도체 웨이퍼들을 포함하는)반도체 웨이퍼 또는 금속, 유리, 세라믹 또는 플라스틱 기판과 같은, 임의의 적절한 기판이 사용될 수 있다. 기판은 하나 이상의 절연층에 의해 커버될 수 있고 및/또는 구동(driver) 회로들과 같은 하나 이상의 디바이스가 기판 상 또는 기판에 형성될 수 있다. 디바이스 층은 반도체 디바이스에 대해 반도체 층, 전극을 형성하는 전기 전도성 층(들), 및/또는 디바이스의 반도체 또는 전도성 부분의 절연을 위한 절연층을 포함할 수 있다.
다음으로 적어도 두 개의 서로 이격된 특징부가 디바이스 층 위에 형성된다. 바람직하게는, 다수의(즉, 세 개 이상의) 특징부는 대형 디바이스 어레이를 형성하도록 형성된다. 특징부는 반도체, 도체 및/또는 절연 디바이스 층 위에 직접 형성될 수 있다. 특징부는 이러한 특징부는 이후에 아래에 있는 디바이스 층을 에칭하기 위해 에칭 마스크로서 기능할 수 있는 한 임의의 형상을 가질 수 있다.
예를 들어, 하기에 상술하는 바와 같이, 특징부는 원통 형상을 가질 수 있다. 그러나, 직사각형 또는 삼각형 디바이스가 형성된다면 직사각형 또는 삼각형 형상과 같은 다른 형상도 사용될 수 있다. 특징부는 임의의 원하는 크기를 가질 수 있고, 바람직하게는 아래에 있는 디바이스의 원하는 폭과 같은 폭을 갖는다. 특징부는 에칭 마스크로서 작용하기에 충분한 높이 또는 두께를 가져야 한다. 특징부는 (가시광선 및 UV 이미지형성 포토레지스트 재료를 포함하는) 포토레지스트 재료, 전자 빔 이미지 형성 레지스트 재료 또는 나노임프린트(nanoimprint) 리소그래피 이미지형성 레지스트 재료를 포함하는 이미지형성 중합체 재료와 같은 이미지 형성 재료를 포함한다. 그러므로, 특징부들에 대해 비-이미지형성 재료가 아닌 이미지형성 재료를 사용하여, 비-이미지형성 특징부를 에칭하는데 사용되는 별개의 에칭 단계가 생략된다. 선택적으로, 트리밍(trimming) 단계가 이격된 특징부의 크기를 감소시키기 위해 수행될 수 있다. 임의의 적절한 트리밍 단계, 예를 들어, 건식 에칭이 이격된 특징부를 트리밍하는데 사용될 수 있다.
그 다음에, 측벽 스페이서가 특징부 위에 형성된다. 측벽 스페이서는 특징부 위에 필름을 증착한 다음에 필름을 비등방성으로 에칭하여 특징부 위에 측벽 스페이서가 남는 것과 같은 종래의 측벽 스페이서 형성 방법들에 의해 형성될 수 있다. 스페이서는 특징부의 상부 부분들과는 상이한 도체, 절연체 또는 반도체 재료로 만들어질 수 있다. 측벽 스페이서 재료는 i) 이격된 특징부의 재료에 비해 건식 에칭 화학약품으로 선택적으로 비등방성 에칭될 수 있고; 및 ii) 상이한 건식 또는 습식 에칭 화학약품을 사용하여 이격된 특징부의 재료에 비해 (등방성으로 에칭되는 것과 같은) 선택적으로 제거될 수 있도록 선택될 수 있다. 예를 들어, 특징부는 포토레지스트 재료와 같은 이미지형성 재료를 포함할 때, 스페이서는 규소 산화물 또는 규소 질화물로부터 형성될 수 있다. 다른 재료 조합들도 사용될 수 있다.
이어서, 인접한 특징부 위에 위치한 인접한 스페이서 사이의 공간들이 소위 충전재 특징부들로 채워진다. 충전재 특징부는 특징부 및 측벽 스페이서 사이 및 그 위에 충전재 필름 또는 층을 형성하여 형성될 수 있다. 바람직하게는, 충전재 필름은 유동가능한 재료를 포함하고 및/또는 스핀-온(spin-on) 코팅과 같은, 액체 상 증착에 의해 증착된다. 예를 들어, 충전재 필름은 흐를 수 있게 하고 액체 상 증착에 의해 증착되도록 약 1 내지 약 15cp(centipoise)의 점도를 갖는 임의의 적절한 이미지형성 또는 비-이미지형성 중합체 재료를 포함할 수 있다. 유동성 충전재 재료는 스페이서 사이의 공간을 채우고 유동성 충전재 재료의 상부 부분을 제거할 필요없이 스페이서들과 이격된 특징부의 상부 부분을 노출시킨다. 그 결과인 충전재 특징부는 이미지형성 재료로 만들어진 이격된 특징부와 거의 같은 높이를 갖는다. 비-유동성 재료가 충전재 필름에 사용되면, 충전재 필름의 상부 부분은 측벽 스페이서의 상부 부분을 노출시키도록 에칭 또는 다듬질(polishing)에 의해 제거된다. 충전재 필름 재료는 이미지형성 재료와는 상이한 재료 또는 이격된 특징부의 이미지형성 특징부 재료(즉, 포토레지스트, e-빔(beam) 레지스트 또는 나노임프린트 리소그래피 레지스트)와 같은 재료를 포함할 수 있지만, 이는 스페이서 재료 에칭 매체에 대해 이미지형성 재료와 유사한 에칭 특성 또는 에칭 저항성을 갖는다(즉, 이미지형성 재료와 같은 정도로 스페이서를 에칭하는데 사용되는 에칭 가스 또는 액체에 저항하는). 충전재 필름 재료는 측벽 스페이서가 이격된 이미지형성 재료 특징부와 충전재 특징부들에 비해 선택적으로 에칭될 수 있도록 측벽 스페이서의 재료와 상이해야 한다.
충전재 특징부는 형성된 후, 측벽 스페이서는 선택적으로 제거된다. 선택적으로 제거하는 단계는 원래의 이미지형성 이격된 특징부 또는 충전재 특징부 재료를 실질적으로 제거하지 않고 측벽 스페이서의 재료를 선택적으로 에칭하는 것을 포함한다. 이 제거는 예를 들어, 선택적인 습식 에칭에 의해 수행될 수 있다. 스페이서를 제거하면 서로 이격된 충전재 특징부와 이격된 특징부를 남긴다.
그 다음에, 이격된 특징부와 충전재 특징부는 아래에 있는 경질 마스크 및/또는 디바이스 층의 에칭 중에 에칭 마스크로서 기능한다. 경질 마스크 및/또는 디바이스 층은 마스크로서 이격된 특징부와 충전재 특징부를 사용하여 등방성 또는 비등방성 에칭을 사용하여 에칭될 수 있다. 선택적으로, 경질 마스크 및/또는 디바이스 층을 에칭하는 단계 전에, 충전재 특징부는 그 사이즈들을 줄이기 위해 및/또는 그 모서리들을 라운딩(round)하기 위해 트리밍될 수 있다. 임의의 적절한 트리밍 방법, 예를 들어, 건식 에칭이 충전재 특징부를 트리밍하는데 사용될 수 있다. 몇몇 실시예들에서, 이격된 특징부는 충전재 특징부의 트리밍 단계 중에 트리밍될 수 있다. 이격된 특징부 및/또는 충전재 특징부는 경질 마스크 또는 디바이스 층을 에칭한 후 제거될 수 있다.
임의의 적절한 디바이스가 형성될 수 있다. 디바이스는 하기에 상술하는 바와 같이, 특징부와 충전재 특징부의 형상에 따라, 실질적으로 원통형 및/또는 실질적으로 직사각형 기둥 형상을 가질 수 있다. 비-기둥 형상 디바이스들도 형성될 수 있다. 디바이스는 다이오드, 트랜지스터, 저항, 안티 퓨즈 유전체, 퓨즈, 저항-전환 재료, 컨덴서 등을 포함할 수 있다. 로직, 휘발성 메모리 또는 비휘발성 메모리 디바이스 또는 어레이가 형성될 수 있다.
바람직한 비제한적인 실시예에서, 비휘발성 메모리 셀들을 포함하는 다수의 다이오드를 포함하는 다수의 기둥 형상 디바이스가 형성된다. 도 1을 참조하면, Herner 등에게 허여되고 명칭이 "고밀도 3차원 메모리 셀"인 미국 특허 6,952,030호(이후 "'030 특허")는 본원에 참고문헌으로서 포함되고, 본 발명의 실시예들의 방법에 의해 형성될 수 있는 예시적인 비휘발성 메모리 셀을 공개한다.
메모리 셀(20)은 수직 배향된(oriented), 원통형 기둥 형상의 접합(junction) 다이오드를 포함한다. 용어 접합 다이오드는 본원에서 한 전극에서 p-타입이고 다른 전극에서 n-타입인 반도체 재료로 만들어지고 2개의 단자 전극을 갖는, 비-옴 전도(non-ohmic conduction) 특성을 갖는 반도체 디바이스를 의미하는 것으로 사용된다. 예들에는 p-n 다이오드들과 n-p 다이오드들이 포함되고, 이들은 제너 다이오드와 p-i-n 다이오드들과 같은 접촉되는 p-타입 반도체 재료와 n-타입 반도체 재료를 갖고, 여기서 고유(도핑되지 않은) 반도체 재료가 p-타입 반도체 재료와 n-타입 반도체 재료 사이에 개재한다.
다이오드(22)와 선택적인 안티퓨즈 유전체(24)가 상부(26)와 하부(28) 도체 또는 전극 사이에 개재한다. 수직으로 배향된 접합 다이오드(22)는 p-i-n 다이오드를 형성하기 위해 제 1 전도성 타입(n-타입과 같은)의 심하게 도핑된 반도체 영역(30), 도핑되지 않은 반도체 재료 또는 약하게 도핑된 반도체 재료인 중간 영역(32)(고유 영역으로 불림), 제 2 전도성 타입(p-타입과 같은)의 심하게 도핑된 반도체 영역(34)을 포함한다. 원한다면, p와 n-타입 영역들의 위치는 역전될 수 있다. 접합 다이오드(22)의 반도체 재료는 일반적으로 실리콘, 게르마늄, 또는 실리콘 및/또는 게르마늄의 합금이다. 다른 반도체 재료들도 사용될 수 있다. 접합 다이오드(22)와 안티퓨즈 유전체(24)는 텅스텐 및/또는 TiN과 같은, 금속으로 형성될 수 있는, 상부 도체(26)와 하부 도체(28) 사이에 직렬로 배치된다. 안티퓨즈 유전체(24)는 다이오드(22) 위 또는 아래에 위치할 수 있다.
메모리 셀은 1회 프로그래밍가능한(OTP; one-time programmable) 또는 재기록가능한 비휘발성 메모리 셀을 포함할 수 있다. 예를 들어, 각각의 다이오드(22)는 메모리 셀의 조종 요소로 작용할 수 있고 저항 전환 재료(즉, 데이터를 저장하는)로서 작용하는 다른 재료 또는 층(24)이 도체 사이에 다이오드와 직렬로 제공된다. 상세하게는, 안티퓨즈 유전체 대신에, 저항 전환 재료(24)가 퓨즈, 폴리실리콘 메모리 효과 재료, 금속 산화물(니켈 산화물, 회티탄석(perovskite) 재료 등과 같은), 카본 나노튜브, 상변화 재료, 전환가능한 복합 금속 산화물, 전도성 브리지 요소, 또는 전환가능한 중합체들을 포함할 수 있다. 저항 전환 재료(24)의 저항은 전극 또는 도체 사이에 제공되는 정방향 및/또는 역방향 바이어스(bias)에 반응하여 증가되거나 감소될 수 있다.
간략하게는, 셀(20)은 하기와 같이 동작한다. 초기 상태에서, 상부 도체(26)와 하부 도체(28) 사이에 판독 전압이 인가될 때 매우 적은 전류가 접합 다이오드(22)를 통해 흐르는데 왜냐하면 안티퓨즈 유전체(24)가 전류 흐름을 방해하기 때문이다. 상부 도체(26)와 하부 도체(28) 간의 프로그래밍 전압의 인가는 안티퓨즈 재료의 유전 파괴(breakdown)되게 하여 안티퓨즈(24)를 통한 전도성 경로를 영구적으로 형성한다. 다이오드 반도체 재료가 초기에 고 저항 상태로 형성되면, 다이오드(22)의 반도체 재료도 변경되어, 이를 더 낮은 저항 상태로 바꿀 수 있다. 프로그래밍 후, 더 높은 판독 전류가 판독 전압의 인가시 상부 도체(26)와 하부 도체(28) 사이에 흐른다. 이런 식으로, 프로그래밍된 셀이 프로그래밍되지 않은 셀로부터 구별될 수 있다.
대안적인 실시예에서, 안티퓨즈 유전체(24)가 생략될 수 있다. 대신에, 다이오드(22)의 다결정질 반도체 재료가 비교적 높은 저항 상태로 형성되고 이는 둘다 본원에 참고문헌으로서 포함되는, Herner 등에 의해 2004년 9월 29일에 출원된 미국특허 출원 제 10/955,549호(이후 "'549 출원"), "높고 낮은-임피던스 상태를 갖는 유전체 안티퓨즈가 없는 비휘발성 메모리 셀"; 및 Herner 등에 의해 2005년 6월 8일 출원된 미국특허 출원 제 11/148,530호(이후 "'530 출원"), "다결정질 반도체 재료에서 순서(order)를 증가시켜 작동하는 비휘발성 메모리 셀"에 설명된 바와 같이, 전류 흐름을 방해하는 경향이 있다. 프로그래밍 전압의 인가는 다이오드의 저항 상태를 낮춘다. 그러므로, 다이오드는 본 실시예에서 저항 전환 재료로서 작용한다.
도 2를 참고하면, 도 1의 셀(20)과 유사한 메모리 셀(20)의 제 1 메모리 레벨(36)의 일부분이 도시되어 있다. 2, 3, 4 또는 8 레벨과 같은 그 이상의 이러한 메모리 레벨이 형성되고 다른 하나 위에 하나가 적층되어 '030 특허와 '549 및 '530 출원에 설명된 바람직하게는 단결정질 실리콘 웨이퍼와 같은 기판 위에 형성된 모놀리식 3차원 메모리 어레이를 형성할 수 있다. 다이오드 기둥(22)은 바람직하게는 예를 들어, 32nm와 같은, 50nm 이하와 같은, 100nm 이하의 직경과 78nm 이하의 피치와 같은, 100nm 미만의 피치를 갖는다.
하부 전극 또는 도체(28)가 다마스커스 방법에 의해 또는 감산법에 의해 형성될 수 있다. 감산 방법에서, 전도성 층 또는 필름이 이격된 전극들에 패터닝된 다음에 전극 사이의 갭은 절연 재료로 채워진다. 다마스커스 방법에서, 홈들이 절연 재료에 형성되고, 전도성 층 또는 필름이 홈들에 및 절연 층 위에 형성된 다음에, 전도성 층 또는 필름이 평탄화(planarized)되어 홈들에서 이격된 전극들을 남긴다.
도 3a 내지 도 3d는 레일-형상의 전극 또는 도체(28)를 형성하는 감산 방법을 예시한다. 도 3a에 도시된 바와 같이, W 및/또는 TiN 층들과 같은 하나 이상의 전도성 층(40)이 기판 위에 증착되고 포토레지스트(42)의 층이 그 위에 짜여졌다(spun). 도 3b에 도시된 바와 같이, 그 다음에 포토레지스트(42)의 층이 원하는 형태로 포토리소그래피식으로 패터닝된다. 도 3c에 도시한 바와 같이, 에칭 단계는 전도성 층(40)(들)의 부분을 제거하고 여기서 이들은 에칭된 포토레지스트 층(42)에 의해 보호되지 않는다. 도 3d에 도시된 바와 같이, 에칭 후, 포토레지스트 층(42)이 벗겨져, 도체 또는 전극 레일(40)이 뒤에 남겨진다. 레일(40) 사이의 갭은 규소 산화물, 규소 질화물 또는 다른 절연 재료들과 같은, 절연 재료(44)로 채워진다. 원한다면, 절연 재료(44)의 과다충전이 예를 들어, 화학-기계 다음질(CMP)에 의해 제거되어 절연층(44)의 평탄화된 표면에 레일(40)의 상부 표면을 노출시킬 수 있다.
도 4a 내지 도 4d는 전극 또는 도체(28)를 형성하기 위한 다마스커스 방법을 예시한다. 먼저, 포토레지스트(48)의 층이 규소 산화물 층과 같은, 증착된 절연 층(50) 위에 짜여진다. 도 4b에 도시된 바와 같이, 포토레지스트(48)의 층이 패터닝되어 있다. 그 다음에 에칭 단계가 절연 층(50)에 홈 또는 홈통(52; trench)을 형성한다. 도 4c에서, 포토레지스트 층(48)의 제거 후, W 및/또는 TiN 층들과 같은, 하나 이상의 전도성 층(46)이 홈 또는 홈통(52)을 채우게 증착된다. 하나 이상의 전도성 층(46)이 예를 들어, CMP 또는 에치백(etchback)에 의해 평탄화되고, 절연층의 상부 표면이 도 4d에 도시된 바와 같이 홈들에 레일 형상 도체들을 남긴다.
도 5는 본 발명의 일 실시예에 따라, 기둥 형상 비휘발성 메모리 셀 어레이(110)와 같은, 반도체 디바이스의 제조의 초기 단계를 도시한다. 어레이(110)는 도 3 또는 도 4 각각에 대해 상술한 감산법 또는 다마스커스 방법들에 의해 형성된 다수의 하부 전극(114)을 포함한다. 전극(114)은 도 1 및 도 2에 도시된 레일 형상 도체(28)에 상응한다. 전극(114)은 텅스텐, 알루미늄, 그 합금 등과 같은 임의의 적절한 전도성 재료를 포함할 수 있다. 전극(114)은 규소 산화물과 같은, 절연 재료(116)에 의해 서로 분리되어 있다. 선택적인 접합 층(118)이 전극(114) 위에 형성된다. 접합 층은 티타늄 질화물 또는 텅스텐 질화물을 포함할 수 있다. 선택적인 안티퓨즈 유전체 층(120)이 접합 층(118) 위에 증착된다. 안티퓨즈 유전체 층(120)은 얇은 규소 산화물 또는 다른 절연 층을 포함할 수 있다. 다르게는, 상술한 다른 저항 전환 재료가 안티퓨즈 유전체 층으로부터 대체될 수 있다. TiN 층과 같은 다른 선택적인 접합 층(122)이 안티퓨즈 유전체 층(120) 위에 증착된다. 그러므로, 유전체 층(120)이 2개의 접합 층(118, 122) 사이에 끼워진다.
규소 또는 게르마늄 또는 이들의 합금들과 같은 하나 이상의 반도체 층(124)이 접합 층(122) 위에 형성된다. 예를 들어, 반도체 층(124)은 하부 n-타입 층, 중간 고유 층 및 상부 p-타입 층을 포함할 수 있다. p-타입 층은 고유 층의 상부 부분에 p-타입 불순물(dopant)을 이온 주입하여 또는 고유 층 위에 p-타입 도핑된 반도체 층의 증착에 의해 형성될 수 있다. 선택적인 상부 경질 마스크 스택(126)이 반도체 층(124) 위에 형성된다. 경질 마스크 스택은 하부 항-반사 코팅(BARC; Bottom Anti-Reflection Coating) 층, 유전체 항-반사 코팅(DARC)층(실리콘 산화질화물 층과 같은), 유기 경질 마스크 층, 전도성 경질 마스크 층(들), 또는 산화물 경질 마스크 층으로부터 선택된 하나 이상의 층을 포함할 수 있다. 유기 경질 마스크 층은 비정질(amorphous) 카본 응용 패터닝 필름(APF)일 수 있다. 예를 들어, 스택(126)은 아래로부터 위로, 15nm TiN 층과 같은 10 내지 20nm, 50nm W 층과 같은 25 내지 75nm, 200nm APF 층과 같은 100 내지 300nm, 40nm SiON DARC 층과 같은 30 내지 50nm, 25nm BARC 층과 같은 15 내지 40nm를 포함할 수 있다.
도 6a와 도 6b를 참조하면, 기둥 디바이스를 생성하는 과정의 제 1 단계가 도시되어 있다. 도 6a는 디바이스 층의 측단면도를 보이고 도 6b는 제 1 단계 후에 동일한 것의 평면도를 보인다. 제 1 단계에서, 다수의 특징부(132)가 경질 마스크 스택(126) 위에 (또는 스택(126)이 생략되면 반도체 층(124) 상에)형성된다. 특징부는 (도 6b에 도시된 바와 같이 수평 및 수직 방향들에서) 공간(134)에 의해 서로 이격되어 있다. 특징부(132)는 광, 전자 빔 또는 나노임프린트 리소그래피에 의해 이미지형성 재료를 투영(imaging)한 다음에 투영된 재료를 특징부(132)에 패터닝하여 형성된다. 특징부(132)는 193nm 방사선 감지 포토레지스트와 같은, 120 내지 150nm 두께의 포토레지스트 특징부와 같은 75 내지 200nm 두께일 수 있다. 특징부(132)는 선택적으로 그 크기를 줄이기 위해 형성 후에 트리밍될 수 있다. BARC 층이 경질 마스크 스택(126)의 상부에 제공되면, BARC 층부분이 특징부(132) 아래에만 위치되도록 마스크로서 특징부(132)를 사용하여 또는 특징부(132)와 함께 패터닝될 수 있다.
특징부(132)는 바람직하게는 도 6b에 도시된 바와 같이, 마름모 또는 회전된 정사각형 타입 패턴으로 다수의 가상 대각선 라인(136)을 따라 배치된다. 다수의 대각선(136) 중 4개만이 도 6b에 명확성을 위해 도시되어 있다. 도 6b에 도시된 바와 같이, 특징부(132)는 바람직하게는 실질적으로 원통 형상을 갖는다(즉, 이들은 원형 또는 준 원형(타원과 같은) 단면을 갖는다).
정렬 에지 특징부(137)는 도 6b에 도시된 바와 같이, 디바이스 어레이 경계부에 인접하게 제공된다. 정렬 에지 특징부는 다수의 이격된 특징부(132)보다 큰 크기를 갖거나 및/또는 이들이 타원 단면 형상과 같은 상이한 형상을 가질 수 있다. 정렬 에지 특징부는 후술하는 바와 같이 절단 마스크 단계에 정렬을 단순화하기 위해 사용된다.
도 7a와 도 7b는 다음 처리 단계를 보인다. 이 단계에서, 규소 산화물 스페이서(138)가 각각의 특징부(132) 위에 형성된다. 각각의 특징부(132)가 원통형이면, 기술적으로 단 하나의 측벽만을 갖고 단 하나의 링 또는 환형 형상 스페이서(138)가 특징부(132)의 측벽 둘레에 형성됨을 알아야 한다. 그러나, 본원에서 사용될 때, 용어 "스페이서들"은 다각형 특징부(132)의 별개의 측벽 위에 형성된 두 개 이상의 스페이서(138) 및 단일 환형 스페이서(138)를 나타낸다. 스페이서(138)는 특징부(132) 상 및 그 사이에 규소 산화물 층 또는 필름을 증착한 다음에 규소 산화물 층 또는 필름의 비등방성 에칭에 의해 형성된다.
산화물 스페이서(138)는 주로 다수의 대각선(136)을 따라 특징부(132) 둘레의 공간(134)을 채워, 인접한 측벽 스페이서(138) 사이의 별개의 공간 또는 간극(140)을 남긴다. 측벽 스페이서(138)의 환형 형상으로 인해, 간극은 도 7b에 도시된 바와 같이, 오목한 측벽을 갖는 직사각형 단면 형상을 갖는다.
도 8a와 도 8b는 과정의 다음 2 단계를 보인다. 충전재 필름이 특징부(132)와 스페이서(138) 사이에 및 그 위에 형성된다. 충전재 필름은 이미지형성 재료, 예를 들어, 포토레지스트 재료, e-빔 레지스트 재료, 나노임프린트 레지스트 재료, 또는 비-이미지형성 재료를 포함할 수 있다. 충전재 필름은 바람직하게는 스페이서(138)의 상부 표면을 노출시키도록 스핀-온(spin-on) 또는 스프레이 코팅과 같은 액체 상 방법에 의해 증착된다. 증착 단계는 측벽 스페이서(138) 사이에 다수의 이미지형성 재료 충전재 특징부(142)를 남긴다. 충전재 특징부(142)가 간극(140)을 채우므로, 충전재 특징부(142)는 오목한 측벽을 갖는 직사각형 또는 정사각형 단면 형상(즉, 실질적으로 직사각형 또는 정사각형 형상)을 또한 갖는다. 디바이스 어레이의 제조시 이때, 공간(134)은 충전재 특징부(142) 또는 산화물 스페이서(138) 중 어느 하나로 완전히 채워진다.
원하면, 선택적인 절단 마스킹 또는 에칭 단계가 수행되어 디바이스 어레이의 외측 영역으로부터 충전재 필름 또는 충전재 특징부(142)를 제거한다. 포토레지스트 층이 다수의 충전재 특징부(142) 위에 및 다수의 이격된 특징부(132) 위에 형성된다. 포토레지스트 층은 노출된 영역들의 에지들이 모든 에지 특징부(137)와 교차하도록 노출된다. 그러므로, 에지 특징부(137)를 늘이거나 확대하는 것은 이 절단 마스크를 보다 쉽게 정렬할 수 있게 한다. 포토레지스트 패턴에 의해 커버되지 않은 디바이스 어레이 경계부 밖의 영역들에 남아 있는 나머지 충전재 필름 또는 충전재 특징부는 에칭으로 제거된다. 다르게는, 충전재 필름이 포토레지스트 재료와 같은 이미지형성 재료를 포함하면, 절단 마스킹의 단계와 에칭 단계는 노출된 영역들의 에지들이 모든 에지 특징부(137)와 교차하도록 (예를 들어, 포토레지스트 충전재 필름을 방사선에 노출시키는 것과 같은) 이미지형성 재료를 간단히 비추어 수행되게 된다. 원한다면, 절단 마스킹과 에칭 단계는 스페이서(138)를 제거하는 단계 후에 수행될 수 있다.
도 9a와 도 9b는 공정에서 다음 단계를 보인다. 이 단계에서, 산화물 스페이서(138)는 선택적으로 에칭으로 제거되어 공간(145)에 의해 이격된 특징부(132)와 충전재 특징부(142)가 남는다. 스페이서(138)는 이격된 특징부(132) 위에 및 충전재 특징부(142)의 재료 위에 규소 산화물을 선택적으로 에칭할 수 있는 임의의 선택적인 습식 또는 건식 에칭에 의해 선택적으로 에칭될 수 있다. 예를 들어, HF 등방성 습식 에칭이 사용될 수 있다. 특징부(132)와 충전재 특징부(142) 사이의 피치는 산화물 스페이서의 제거로 인해 특징부(132)만의 피치에 비해 2배이다. 원한다면, 경질 마스크 스택(126)의 일부분은 스페이서 제거 중에 에칭될 수도 있다. 예를 들어, DARC 층이 스택에 존재하면, 스페이서 아래에 위치하는 DARC 층의 제 1 부분들은 스페이서 제거 과정 중에 제거되어 이미지형성 재료 특징부(132)와 충전재 특징부(142) 아래의 DARC 층의 제 2 부분이 남을 수도 있다.
도 10a와 도 10b에 도시된 바와 같이, 경질 마스크 스택(126) 및/또는 디바이스 층(118, 120, 122, 124) 중 적어도 하나가 다수의 기둥 형상 디바이스(112)를 형성하기 위해 마스크로서 충전재 특징부(142)와 특징부(132)를 사용하여 에칭된다.
예를 들어, 충전재 특징부(142)와 특징부(132) 아래에 남아 있는 임의의 BARC 층 재료 및 충전재 특징부(142)와 특징부(132)가 마스크로 충전재 특징부(142)와 특징부(132)를 사용하여 경질 마스크 스택(126)의 DARC 층을 패터닝한 후 제거될 수 있다. DARC 층은 스페이서(138) 제거 단계와 동일한 단계 중에 패터닝(즉, 에칭)될 수 있다. 패터닝된 DARC 층은 나머지 DARC 층 패턴들의 크기를 줄이고 DARC 층 패턴들의 모서리들을 라운딩하도록 패터닝된 후 트리밍될 수 있다. BARC와 DARC 층들은 마스크로서 충전재 특징부(142)와 특징부(132)를 사용하여 함께 에칭되거나 BARC 층이 마스크로서 특징부(132)를 사용하여 스페이서(138)를 형성하는 단계 전에 에칭될 수 있는 한편, DARC 층은 마스크로서 충전재 특징부(142)와 특징부(132)를 사용하여 에칭된다.
그 다음에 패터닝된 DARC 층은 APF, 텅스텐 및 TiN 층들과 같은 경질 마스크 스택(126)의 나머지 층들을 패터닝하기 위해 마스크로서 사용될 수 있다. DARC 층은 나머지 경질 마스크 스택(126) 층들을 패터닝하는 중 및/또는 패터닝 후 선택적으로 제거될 수 있다. 그 다음에, 나머지 패터닝된 경질 마스크 스택(126)은 다수의 기둥 형상 디바이스(112)를 형성하기 위해 디바이스 층(118, 120, 122, 124)을 에칭하기 위해 마스크로서 사용된다. 예를 들어, 각각의 디바이스는 도 1에 대해 설명한 바와 같이, 안티퓨즈 유전체와 직렬인 p-i-n 다이오드를 포함한다. 기둥 형상 디바이스(112)는 특징부(132)만이 마스크로서 사용되었을 때 갖는 피치보다 2배인 피치를 갖는다.
기둥 디바이스(112) 사이의 공간은 디바이스(112)를 서로 격리하기 위해 규소 산화물과 같은 갭(gap) 충전 절연 재료로 채워진다. 갭 충전 절연 재료는 CMP 또는 에치백에 의해 평탄화될 수 있다. 상부 도체 또는 전극(26)은 도 3 또는 도 4에 대해 상술한 감산법 또는 다마스커스 공정에 의해 디바이스(112) 위에 형성될 수 있다. 경질 마스크 스택(126)의 텅스텐 및 TiN 층이 상부 전극(26)의 부분으로서 최종 디바이스에 유지될 수 있다. APF 층은 바람직하게는 디바이스 층을 패터닝한 후 제거된다.
제 1 메모리 레벨의 형성이 설명되었다. 부가적인 메모리 레벨들이 모놀리식 3차원 메모리 어레이를 형성하기 위해 이러한 제 1 메모리 레벨 위에 형성될 수 있다. 몇몇 실시예에서, 도체는 메모리 레벨 사이에 공유될 수 있다; 즉, 상부 도체가 다음 메모리 레벨의 하부 도체로서 작용한다. 다른 실시예들에서, 레벨간(interlevel) 유전체(도시않음)가 제 1 메모리 레벨 위에 형성되고, 그 표면이 평탄화되고, 제 2 메모리 레벨의 구성은 공유된 도체들없이 이 평탄화된 레벨간 유전체 상에서 시작된다.
모놀리식 3차원 메모리 어레이는 개재하는(intervening) 기판들없이, 웨이퍼와 같은 단일 기판 위에 여러 메모리 레벨들이 형성되는 것이다. 하나의 메모리 레벨을 형성하는 층들은 기존의 레벨(들)의 층 바로 위에 증착 또는 성장된다. 대조적으로, 적층된 메모리는 Leedy의 미국 특허 제 5,915,167호, "3차원 구조 메모리"에서와 같이 별개의 기판 위에 메모리 레벨을 형성하고 하나 위에 다른 하나가 있게 메모리 레벨을 접합하여 구성되었다. 기판은 접합 전에 메모리 레벨로부터 얇아지거나 제거될 수 있지만, 메모리 레벨이 별개의 기판 위에 초기에 형성될 때, 이러한 메모리는 참된 모놀리식 3차원 메모리 어레이가 아니다.
기판 위에 형성된 모놀리식 3차원 메모리 어레이는 기판 위의 제 1 높이로 형성된 제 1 메모리 레벨과 제 1 높이와는 상이한 제 2 높이에 형성된 제 2 메모리 레벨을 적어도 포함한다. 3, 4, 8 또는 정말로 임의의 개수의 메모리 레벨이 이러한 다중 레벨 어레이에서 기판 위에 형성될 수 있다.
본 설명을 통해, 하나의 층이 다른 하나 "위에" 또는 "아래에" 있는 것으로 설명되었다. 이러한 용어들이 이들이 그 위에 형성되는 기판, 대부분의 실시예들에서 단결정질 실리콘 웨이퍼 기판에 대해 요소들과 층들의 위치를 설명하고; 웨이퍼 기판으로부터 가장 멀리 있을 때 하나의 특징부가 다른 하나 위에 있고, 더 가까이 있을 때 다른 하나 아래에 있다. 비록 명확히 웨이퍼 또는 다이(die)가 임의의 방향으로 회전될 수 있지만, 웨이퍼 또는 다이 상의 특징부의 상대적 배향은 변하지 않는다. 부가적으로, 도면들은 의도적으로 축척에 맞게 도시되지 않았고 단순히 층 및 처리된 층을 나타낸다.
본 발명은 예시적인 방식으로 설명되었다. 사용된 용어는 제약이 아닌 설명하는 단어 성질로 의도되었음을 이해해야 한다.
본 발명의 많은 수정예와 변형예는 상기 내용의 관점에서 가능하다. 그러므로, 첨부된 청구범위 내에서, 본 발명은 상세히 설명한 것과 다르게 실시될 수 있다.
Claims (20)
- 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 하나 이상의 디바이스 층을 형성하는 단계 - 상기 디바이스 층은 저항-전환 물질(resistivity-switching material)을 포함함 -;
상기 하나 이상의 디바이스 층 위에 이미지형성 재료(imagable material)의 두 개 이상의 서로 이격된 특징부를 형성하는 단계;
두 개 이상의 미리 결정된 방향을 따라 인접한 특징부 상의 측벽 스페이서가 서로 접촉하여 상기 측벽 스페이서 사이에 위치한 완전히 둘러싸인 간극 공간을 형성하도록, 상기 두 개 이상의 특징부 위에 상기 측벽 스페이서를 형성하는 단계;
제1 특징부 상의 제1 측벽 스페이서와 제2 특징부 상의 제2 측벽 스페이서 사이의 공간을 충전재 특징부(filler feature)로 충전하는 단계;
상기 제1 특징부, 상기 충전재 특징부 및 상기 제2 특징부를 서로 이격시키기 위해, 상기 측벽 스페이서를 선택적으로 제거하는 단계; 및
기둥 형상 비휘발성 메모리 셀을 형성하기 위해, 상기 제1 특징부, 상기 충전재 특징부 및 상기 제2 특징부를 마스크로 사용하여 경질 마스크 스택(hard mask stack) 및 상기 하나 이상의 디바이스 층을 에칭하는 단계를
포함하는, 반도체 디바이스 제조 방법. - 제1항에 있어서,
상기 두 개 이상의 서로 이격된 특징부는 세 개 이상의 서로 이격된 특징부를 포함하는, 반도체 디바이스 제조 방법. - 제2항에 있어서,
상기 서로 이격된 특징부 중 인접한 둘 사이의 각각의 공간을 복수의 충전재 특징부 중 하나로 충전하는 단계; 및
상기 세 개 이상의 서로 이격된 특징부와 상기 복수의 충전재 특징부를 마스크로 사용하여 상기 하나 이상의 디바이스 층을 에칭하는 단계를
더 포함하는, 반도체 디바이스 제조 방법. - 삭제
- 제1항에 있어서,
상기 두 개 이상의 특징부와 상기 충전재 특징부가 제1 재료를 포함하고 상기 측벽 스페이서는 상기 제1 재료와 다른 제2 재료를 포함하고,
상기 선택적으로 제거하는 단계는 상기 제1 재료를 실질적으로 제거하지 않고 상기 측벽 스페이서의 상기 제2 재료를 선택적으로 에칭하는 단계를 포함하는, 반도체 디바이스 제조 방법. - 제1항에 있어서,
상기 두 개 이상의 특징부는 제1 재료를 포함하고, 상기 충전재 특징부는 제2 재료를 포함하며, 상기 측벽 스페이서는 상기 제1 및 상기 제2 재료와 다른 제3 재료를 포함하고,
상기 측벽 스페이서를 선택적으로 제거하는 단계는, 상기 제1 또는 상기 제2 재료를 선택적으로 제거하지 않고 상기 측벽 스페이서의 제3 재료를 선택적으로 에칭하는 단계를 포함하는, 반도체 디바이스 제조 방법. - 제1항에 있어서,
상기 제1 특징부 상의 상기 제1 측벽 스페이서와 상기 제2 특징부 상의 상기 제2 측벽 스페이서 사이의 공간을 상기 충전재 특징부로 충전하는 단계는, 상기 측벽 스페이서의 상부 부분이 노출되도록 상기 제1 및 상기 제2 특징부 위에 액체 상 증착에 의해 유동성 중합체 충전재 재료를 증착하는 단계를 포함하는, 반도체 디바이스 제조 방법. - 제1항에 있어서,
상기 이미지형성 재료는 포토레지스트 재료, 전자 빔 레지스트 재료 또는 나노임프린트 레지스트 재료(nanoimprint resist material)를 포함하고,
상기 충전재 특징부는 1 내지 15 센티푸아즈의 점도를 갖는 유동성 중합체 재료를 포함하며,
상기 측벽 스페이서를 선택적으로 제거하는 단계는, 상기 두 개 이상의 서로 이격된 특징부와 상기 충전재 특징부를 실질적으로 제거하지 않고 상기 측벽 스페이서를 선택적으로 에칭하는 단계를 포함하는, 반도체 디바이스 제조 방법. - 제8항에 있어서,
상기 두 개 이상의 특징부와 상기 충전재 특징부는 포토레지스트 재료를 포함하고, 상기 측벽 스페이서는 규소 산화물을 포함하는, 반도체 디바이스 제조 방법. - 제1항에 있어서,
상기 두 개 이상의 특징부와 상기 충전재 특징부는 포토레지스트 재료를 포함하고, 상기 측벽 스페이서는 규소 질화물을 포함하는, 반도체 디바이스 제조 방법. - 제1항에 있어서,
상기 하나 이상의 디바이스 층을 에칭하는 단계 후에 상기 두 개 이상의 특징부와 상기 충전재 특징부를 제거하는 단계를 더 포함하는, 반도체 디바이스 제조 방법. - 제1항에 있어서,
상기 두 개 이상의 특징부 위에 측벽 스페이서를 형성하는 단계 전에, 상기 두 개 이상의 특징부의 크기를 줄이도록 상기 두 개 이상의 특징부를 트리밍(trimming)하는 단계를 더 포함하는, 반도체 디바이스 제조 방법. - 제1항에 있어서,
상기 하나 이상의 디바이스 층은 하나 이상의 반도체 디바이스 층 위에 위치한 경질 마스크 스택을 포함하는, 반도체 디바이스 제조 방법. - 제13항에 있어서,
상기 경질 마스크 스택은 BARC 층, DARC 층, 유기 경질 마스크 층 및 하나 이상의 전도성 경질 마스크 층을 포함하는, 반도체 디바이스 제조 방법. - 제14항에 있어서,
상기 하나 이상의 디바이스 층을 에칭하는 단계는, 적어도 상기 DARC 층을 에칭하는 단계를 포함하는, 반도체 디바이스 제조 방법. - 제15항에 있어서,
실질적으로 원통 형상을 갖는 DARC 층 부분을 형성하기 위해 상기 DARC 층을 트리밍하는 단계를 더 포함하는, 반도체 디바이스 제조 방법. - 제15항에 있어서,
상기 DARC 층을 에칭하는 단계 후에 상기 두 개 이상의 특징부와 상기 충전재 특징부를 제거하는 단계;
상기 에칭된 DARC 층을 마스크로 사용하여 적어도 상기 유기 경질 마스크 층을 에칭하는 단계; 및
상기 유기 경질 마스크 층과 상기 전도성 경질 마스크 층 중 적어도 하나를 마스크로 사용하여 상기 하나 이상의 반도체 디바이스 층을 에칭하는 단계를
더 포함하는, 반도체 디바이스 제조 방법. - 제17항에 있어서,
상기 하나 이상의 반도체 디바이스 층을 에칭하는 단계는, 복수의 기둥 형상 디바이스를 형성하는, 반도체 디바이스 제조 방법. - 제18항에 있어서,
상기 복수의 기둥 형상 디바이스는 복수의 비휘발성 메모리 셀을 포함하고, 상기 복수의 비휘발성 메모리 셀 각각은 다이오드 조종 요소와 저항 전환 저장 요소를 각각 포함하는, 반도체 디바이스 제조 방법. - 기둥 형상 비휘발성 메모리 디바이스 어레이를 제조하는 방법에 있어서,
기판 위에 복수의 하부 전극을 형성하는 단계;
상기 복수의 하부 전극 위에 하나 이상의 조종 요소 층과 하나 이상의 저장 요소 층을 포함하는 하나 이상의 디바이스 층을 형성하는 단계;
상기 하나 이상의 디바이스 층 위에 경질 마스크 스택을 형성하는 단계;
상기 경질 마스크 스택 위에 복수의 포토레지스트 이격된 특징부를 형성하는 단계;
상기 복수의 포토레지스트 이격된 특징부 위에 측벽 스페이서를 형성하는 단계;
상기 측벽 스페이서의 상부 부분이 노출되고 복수의 포토레지스트 충전재 특징부가 상기 측벽 스페이서 사이에 위치하도록 상기 복수의 포토레지스트 이격된 특징부 사이에 복수의 포토레지스트 충전재 특징부를 형성하는 단계;
상기 복수의 포토레지스트 이격된 특징부와 상기 복수의 포토레지스트 충전재 특징부가 서로 이격되도록 상기 측벽 스페이서를 선택적으로 제거하는 단계;
복수의 경질 마스크 특징부를 형성하기 위해 상기 복수의 포토레지스트 충전재 특징부와 상기 복수의 포토레지스트 이격된 특징부를 마스크로 사용하여 상기 경질 마스크 스택의 적어도 일부분을 에칭하는 단계;
다이오드 조종 요소와 저항 전환 저장 요소를 각각 포함하는 복수의 기둥 형상 비휘발성 메모리 셀을 형성하도록, 상기 복수의 경질 마스크 특징부를 마스크로 사용하여 하나 이상의 디바이스 층을 에칭하는 단계; 및
상기 복수의 비휘발성 메모리 셀과 접촉하는 복수의 상부 전극을 형성하는 단계를
포함하고,
상기 경질 마스크 스택은 BARC 층, DARC 층, 유기 경질 마스크 층 및 하나 이상의 전도성 경질 마스크 층을 포함하는, 기둥 형상 비휘발성 메모리 디바이스 어레이의 제조 방법.
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