JP5695575B2 - 柱状構造のためのレジストフィーチャおよび除去可能スペーサピッチを倍増するパターニング法 - Google Patents
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Description
本願は、その全体が本願明細書において参照により援用されている、2008年12月31日に出願された米国特許出願第12/318,609号(特許文献1)の優先権を主張するものである。
しかし、2次元パターンの規則的間隔の柱の場合、ダブルパターニングスキームは、ピッチを2の平方根倍に広げる。側壁スペーサの方法は、スキームが固体柱ではなく規則的間隔の円筒形環を生成するはずであるので、現状のままで使用することができない。
例えば、フィーチャ132およびフィラーフィーチャ142ならびにフィーチャ132およびフィラーフィーチャ142の下に残っているBARC層材料は、フィーチャ132およびフィラーフィーチャ142をマスクとして使用してハードマスクスタック126のDARC層をパターン形成した後で除去することができる。DARC層は、スペーサ138の除去ステップと同じステップの間にパターン形成(すなわち、エッチング)されうる。パターン付きDARC層は、残りのDARC層パターンのサイズを縮小し、かつDARC層パターンの隅を丸くするために、パターン形成後トリミングすることができる。BARC層およびDARC層はフィーチャ132およびフィラーフィーチャ142をマスクとして使用して一緒にエッチングされうること、あるいはBARC層はスペーサ138を形成するステップの前にフィーチャ132をマスクとして使用してエッチングされうるが、DARC層はフィーチャ132およびフィラーフィーチャ142をマスクとして使用してエッチングされることに留意するべきである。
本発明は例示的な方法で記述されている。使用されている専門用語は、限定するものではなく、記述の単語の性質を意図するものであることを理解するべきである。
前述した教示に照らして、本発明の多くの修正形態および変形形態が考えられる。したがって、添付の特許請求の範囲内で、本発明は明確に記載されているものとは異なる方法で実現できる。
Claims (20)
- 半導体装置を製作する方法であって、
抵抗率スイッチング材料を含む少なくとも1つの装置層を基板上に形成するステップと、
前記少なくとも1つの装置層上に画像形成性材料よりなる少なくとも2つの離間されたフィーチャを形成するステップと、
前記少なくとも2つの離間されたフィーチャ上に側壁スペーサを形成するステップと、
第1のフィーチャ上の第1の側壁スペーサと第2のフィーチャ上の第2の側壁スペーサとの間の空間をフィラーフィーチャで充填するステップと、
前記第1のフィーチャ、前記フィラーフィーチャおよび前記第2のフィーチャを互いに離間した状態で残すように、前記側壁スペーサを選択的に除去するステップと、
柱形状の不揮発性メモリセルを形成するために、前記第1のフィーチャ、前記フィラーフィーチャおよび前記第2のフィーチャをマスクとして使用してハードマスクスタックおよび前記少なくとも1つの装置層をエッチングするステップと、
を含む方法。 - 請求項1記載の方法において、
前記少なくとも2つの離間されたフィーチャは、複数のフィーチャを含む方法。 - 請求項2記載の方法において、
前記複数のフィーチャのうちの各2つの隣接フィーチャ間の各空間を複数のフィラーフィーチャのうちの1つで充填するステップと、
前記複数のフィーチャおよび前記複数のフィラーフィーチャをマスクとして使用して前記少なくとも1つの装置層をエッチングするステップと、
をさらに含む方法。 - 請求項2記載の方法において、
前記側壁スペーサを形成するステップは、少なくとも2つの所定の方向に沿った隣接フィーチャ上の前記側壁スペーサが互いに接触して前記側壁スペーサ間に位置する完全に囲まれた間隙空間を形成するように、前記側壁スペーサを前記複数のフィーチャ上に形成するステップを含む方法。 - 請求項1記載の方法において、
前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャは第1の材料を含み、前記側壁スペーサは第1の材料とは異なる第2の材料を含み、
前記側壁スペーサを選択的に除去するステップは、第1の材料を実質的に除去することなく、前記側壁スペーサの第2の材料を選択的にエッチングするステップを含む方法。 - 請求項1記載の方法において、
前記少なくとも2つの離間されたフィーチャは第1の材料を含み、前記フィラーフィーチャは第2の材料を含み、前記側壁スペーサは第1の材料および第2の材料とは異なる第3の材料を含み、
前記側壁スペーサを選択的に除去するステップは、第1の材料または第2の材料を実質的に除去することなく、前記側壁スペーサの第3の材料を選択的にエッチングするステップを含む方法。 - 請求項1記載の方法において、
前記フィラーフィーチャで充填するステップは、前記側壁スペーサの上部が露出されるように、前記第1および第2のフィーチャの上に流動性ポリマーフィラー材料を液相堆積によって堆積させるステップを含む方法。 - 請求項1記載の方法において、
前記画像形成性材料は、フォトレジスト材料、電子ビームレジスト材料またはナノインプリントレジスト材料を含み、
前記フィラーフィーチャは、1〜15センチポアズの粘度を有する流動性ポリマー材料を含み、
前記側壁スペーサを選択的に除去するステップは、前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャを実質的に除去することなく、前記側壁スペーサを選択的にエッチングするステップを含む方法。 - 請求項8記載の方法において、
前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャはフォトレジスト材料を含み、前記側壁スペーサはシリコン酸化物を含む方法。 - 請求項1記載の方法において、
前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャはフォトレジスト材料を含み、前記側壁スペーサはシリコン窒化物を含む方法。 - 請求項1記載の方法において、
前記少なくとも1つの装置層をエッチングするステップの後で、前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャを除去するステップをさらに含む方法。 - 請求項1記載の方法において、
前記側壁スペーサを形成するステップの前に、前記少なくとも2つの離間されたフィーチャのサイズを縮小するために、前記少なくとも2つの離間されたフィーチャをトリミングするステップをさらに含む方法。 - 請求項1記載の方法において、
前記少なくとも1つの装置層は、少なくとも1つの半導体装置層上に位置する前記ハードマスクスタックを含む方法。 - 請求項13記載の方法において、
前記ハードマスクスタックは、BARC層、DARC層、有機ハードマスク層、および少なくとも1つの導電性ハードマスク層を含む方法。 - 請求項14記載の方法において、
前記少なくとも1つの装置層をエッチングするステップは、少なくとも前記DARC層をエッチングするステップを含む方法。 - 請求項15記載の方法において、
実質的に円柱形状を有するDARC層部分を形成するために、前記DARC層をトリミングするステップをさらに含む方法。 - 請求項15記載の方法において、
前記DARC層をエッチングするステップの後で、前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャを除去するステップと、
前記エッチング済みDARC層をマスクとして使用して少なくとも前記有機ハードマスク層をエッチングするステップと、
前記有機ハードマスク層および前記導電性ハードマスク層の少なくとも一方をマスクとして使用して前記少なくとも1つの半導体装置層をエッチングするステップと、
をさらに含む方法。 - 請求項17記載の方法において、
前記少なくとも1つの半導体装置層をエッチングするステップは、複数の柱状半導体装置を形成する方法。 - 請求項18記載の方法において、
前記複数の柱状半導体装置は、ダイオードステアリング素子および抵抗率スイッチング記憶素子をそれぞれが含む複数の不揮発性メモリセルを含む方法。 - 柱状不揮発性メモリ装置アレイを製作する方法であって、
基板上に複数の下部電極を形成するステップと、
前記複数の下部電極上に少なくとも1つのステアリング素子層および少なくとも1つの記憶素子層を含む少なくとも1つの装置層を形成するステップと、
前記少なくとも1つの装置層上にハードマスクスタックを形成するステップと、
前記ハードマスクスタックの上に複数のフォトレジスト離間フィーチャを形成するステップと、
前記複数のフォトレジスト離間フィーチャ上に側壁スペーサを形成するステップと、
前記側壁スペーサの上部が露出され、かつ複数のフォトレジストフィラーフィーチャが前記側壁スペーサ間に位置するように、前記複数のフォトレジスト離間フィーチャ間に前記複数のフォトレジストフィラーフィーチャを形成するステップと、
前記複数のフォトレジスト離間フィーチャおよび前記複数のフォトレジストフィラーフィーチャを互いに離間した状態で残すように、前記側壁スペーサを選択的に除去するステップと、
複数のハードマスクフィーチャを形成するために、前記複数のフォトレジスト離間フィーチャおよび前記複数のフォトレジストフィラーフィーチャをマスクとして使用して前記ハードマスクスタックの少なくとも一部をエッチングするステップと、
ダイオードステアリング素子および抵抗率スイッチング記憶素子をそれぞれが含む複数の柱状不揮発性メモリセルを形成するために、前記複数のハードマスクフィーチャをマスクとして使用して前記少なくとも1つの装置層をエッチングするステップと、
前記複数の柱状不揮発性メモリセルと接触する複数の上部電極を形成するステップと、
を含み、
前記ハードマスクスタックは、BARC層、DARC層、有機ハードマスク層、および少なくとも1つの導電性ハードマスク層を含む方法。
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