CN113393874A - 半导体存储装置以及存储系统 - Google Patents

半导体存储装置以及存储系统 Download PDF

Info

Publication number
CN113393874A
CN113393874A CN202010819103.6A CN202010819103A CN113393874A CN 113393874 A CN113393874 A CN 113393874A CN 202010819103 A CN202010819103 A CN 202010819103A CN 113393874 A CN113393874 A CN 113393874A
Authority
CN
China
Prior art keywords
wiring
voltage
memory cell
command
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010819103.6A
Other languages
English (en)
Other versions
CN113393874B (zh
Inventor
相川尚德
北川英二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN113393874A publication Critical patent/CN113393874A/zh
Application granted granted Critical
Publication of CN113393874B publication Critical patent/CN113393874B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

实施方式提供一种与有无不良存储单元无关而能够访问正常的存储单元的半导体存储装置以及存储系统。一实施方式的半导体存储装置具备：在第1布线和第2布线之间串联连接的第1存储单元以及第1开关元件、在第1布线和第3布线之间串联连接的第2存储单元以及第2开关元件、在第1布线和第4布线之间串联连接的第3存储单元以及第3开关元件、以及控制电路。控制电路构成为，在向第1布线施加第1电压、且向第2布线施加第2电压的向第1存储单元进行的第1动作中，在接受第1命令时，向第3布线以及第4布线施加第1电压和第2电压之间的第3电压，在接受第2命令时，在向第3布线施加第3电压的同时，向第4布线施加第1电压。

Description

半导体存储装置以及存储系统
关联申请
本申请享受以日本专利申请2020-042786号(申请日：2020年3月12日)为在先申请的优先权。本申请通过参照该在先申请而包含在先申请的全部内容。
技术领域
实施方式涉及半导体存储装置以及存储系统。
背景技术
已知包含将阻变元件用作存储元件的半导体存储装置、和控制该半导体存储装置的存储控制器(memory controller)的存储系统。作为半导体存储装置，例如，已知将磁阻效应元件用作阻变元件的磁存储装置(MRAM：Magnetoresistive Random Access Memory：磁阻式随机存取存储器)。
发明内容
本发明要解决的技术问题是，提供一种与有无不良存储单元无关而能够访问正常的存储单元的半导体存储装置以及存储系统。
实施方式的半导体存储装置具备：在第1布线和第2布线之间串联连接的第1存储单元以及第1开关元件、在上述第1布线和第3布线之间串联连接的第2存储单元以及第2开关元件、在上述第1布线和第4布线之间串联连接的第3存储单元以及第3开关元件、以及控制电路。上述控制电路构成为，在向上述第1布线施加第1电压、且向上述第2布线施加第2电压的向上述第1存储单元进行的第1动作中，在接受第1命令时，向上述第3布线以及上述第4布线施加上述第1电压和上述第2电压之间的第3电压，在接受第2命令时，在向上述第3布线施加上述第3电压的同时，向上述第4布线施加上述第1电压。
附图说明
图1是用于说明包含实施方式的半导体存储装置的存储系统的构成的框图。
图2是用于说明实施方式的半导体存储装置的存储单元阵列的构成的电路图。
图3是用于说明实施方式的半导体存储装置的存储单元阵列的构成的剖视图。
图4是用于说明实施方式的半导体存储装置的存储单元阵列的构成的剖视图。
图5是用于说明实施方式的半导体存储装置的磁阻效应元件的构成的剖视图。
图6是用于说明包含实施方式的半导体存储装置的存储系统所存储的不良存储单元表的概念图。
图7是用于说明直到向实施方式的半导体存储装置的存储单元进行访问为止的一系列动作的流程图。
图8是用于说明实施方式的半导体存储装置的扫描动作的流程图。
图9是用于说明实施方式的半导体存储装置的扫描动作的示意图。
图10是用于说明实施方式的半导体存储装置的扫描动作的示意图。
图11是用于说明实施方式的半导体存储装置的访问动作的流程图。
图12是用于说明实施方式的半导体存储装置的访问动作的示意图。
图13是用于说明实施方式的半导体存储装置的访问动作的示意图。
图14是用于说明实施方式的半导体存储装置的访问动作的示意图。
图15是用于说明实施方式的变形例的半导体存储装置的扫描动作的流程图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有同一功能以及构成的构成要素标注共同的参照标号。另外，在对具有共同的参照标号的多个构成要素进行区分的情况下，对该共同的参照标号添加添标来区分。此外，在无需对多个构成要素进行区分的情况下，对该多个构成要素仅标注共同的参照标号而不添加添标。在此，添标不限于下标和上标，例如，包含添加到参照标号末尾的小写字母、以及意味着数组的索引(index)等。
1.实施方式
针对实施方式的半导体存储装置进行说明。实施方式的半导体存储装置例如包含，将因磁隧道结(MTJ：Magnetic Tunnel Junction)而具有磁阻效应(Magnetoresistiveeffect)的元件(也称为MTJ元件或magnetoresistive effect element：磁阻效应元件)用作阻变元件的、基于垂直磁化方的磁存储装置。
在以下的说明中，作为磁装置的一例，针对上述的磁存储装置进行说明。
1.1构成
首先，对实施方式的半导体存储装置的构成进行说明。
1.1.1存储系统
图1是表示包含实施方式的半导体存储装置的存储系统的构成的框图。
如图1所示，存储系统1包含：包含能够非易失性地存储数据的多个存储单元MC的半导体存储装置2、和控制该半导体存储装置2的存储控制器3。存储系统1例如与处理器等的主机设备(未图示)连接。
存储控制器3与半导体存储装置2之间进行控制信号CNT的通信，命令半导体存储装置2进行向半导体存储装置2内的存储单元MC的访问动作(例如，数据的写入动作以及读出动作等)。另外，存储控制器3在这些动作的执行时，发出各动作所对应的命令CMD，将该命令CMD以及动作对象的地址ADD向半导体存储装置2发送。地址ADD是能够确定多个存储单元MC中的1个的信息，例如，包含层(layer)地址、行地址、以及列地址。
例如，在写入动作时，存储控制器3将应写入的数据(写入数据)DAT与指示写入动作的命令CMD以及写入对象的地址ADD一起，向半导体存储装置2发送。在读出动作时，存储控制器3将指示读出动作的命令CMD以及读出对象的地址ADD向半导体存储装置2发送，从半导体存储装置2接受所读出的数据(读出数据)DAT。
另外，存储控制器3例如在内部的未图示的RAM存储不良存储单元表5。不良存储单元表5包含用于确定半导体存储装置2内的多个存储单元MC中、被判定为无法正常发挥功能的存储单元MC的信息。不良存储单元表5的详情稍后说明。
半导体存储装置2具备：存储单元阵列10、行选择电路11、列选择电路12、解码电路13、写入电路14、读出电路15、电压生成电路16、输入输出电路17、以及控制电路18。
存储单元阵列10各自具备与行(row)、以及列(column)的组进行了关联的多个存储单元MC。具体而言，位于同一行的存储单元MC与同一字线WL连接，位于同一列的存储单元MC与同一位线BL连接。
行选择电路11经由字线WL与存储单元阵列10连接。行选择电路11被供给来自解码电路13的地址ADD的解码结果(层地址以及行地址)。行选择电路11将基于地址ADD的解码结果得到的层以及行所对应的字线WL设定为选择状态。以下，被设定为选择状态的字线WL称为选择字线WL。另外，选择字线WL以外的字线WL称为非选择字线WL。
列选择电路12经由位线BL与存储单元阵列10连接。列选择电路12被供给来自解码电路13的地址ADD的解码结果(层地址以及列地址)。列选择电路12将基于地址ADD的解码结果得到的层以及列所对应的位线BL设定为选择状态。以下，被设定为选择状态的位线BL称为选择位线BL。另外，选择位线BL以外的位线BL称为非选择位线BL。
解码电路13对来自输入输出电路17的地址ADD进行解码。解码电路13将地址ADD的解码结果向行选择电路11、以及列选择电路12供给。地址ADD包含所选择的列地址、以及行地址。
写入电路14进行向存储单元MC的数据的写入。写入电路14例如包含写入驱动器(未图示)。
读出电路15进行从存储单元MC的数据的读出。读出电路15例如包含感测放大器(未图示)。
电压生成电路16利用从半导体存储装置2的外部(未图示)提供的电源电压，生成用于进行存储单元阵列10的各种动作的电压。例如，电压生成电路16生成写入动作时所需的各种电压，向写入电路14输出。
另外，例如，电压生成电路16生成读出动作时所需的各种电压，向读出电路15输出。
输入输出电路17将来自半导体存储装置2的外部的地址ADD向解码电路13传送。输入输出电路17将来自半导体存储装置2的外部的命令CMD向控制电路18传送。输入输出电路17在与半导体存储装置2的外部、和与控制电路18之间收发各种控制信号CNT。输入输出电路17将来自半导体存储装置2的外部的数据DAT向写入电路14传送，将从读出电路15传送的数据DAT向半导体存储装置2的外部输出。
控制电路18基于控制信号CNT以及命令CMD，控制半导体存储装置2内的行选择电路11、列选择电路12、解码电路13、写入电路14、读出电路15、电压生成电路16、以及输入输出电路17的动作。
1.1.2存储单元阵列的构成
接着，针对实施方式的半导体存储装置的存储单元阵列的构成，使用图2进行说明。图2是表示实施方式的半导体存储装置的存储单元阵列的构成的电路图。
在以后的说明中，字线WL通过行地址m、以及偶数的层地址k被唯一识别，使用索引＜＞表示为“WL＜k，m＞”。位线BL由列地址n、以及奇数的层地址k识别，使用索引＜＞表示为“BL＜k，n＞”。存储单元MC由层地址k、行地址m、以及列地址n唯一识别，表示为“MC＜k，m，n＞”。在此，k、m、n是分别满足0≦k≦K、0≦m≦M、0≦n≦N(K、M、N是自然数)的整数。
如图2所示，存储单元MC在存储单元阵列10内呈矩阵状配置，与多个位线BL(BL＜1，0＞、BL＜1，1＞、…、BL＜3，0＞、BL＜3，1＞、…)中的1条、和多个字线WL(WL＜0，0＞、WL＜0，1＞、…、WL＜2，0＞、WL＜2，1＞、…)中的1条组关联，并通过层地址k、行地址m、以及列地址n的组唯一识别。更具体而言，在层地址k是偶数的情况下，存储单元MC＜k，m，n＞连接在字线WL＜k，m＞和位线BL＜k+1，n＞之间，在层地址k是奇数的情况下，存储单元MC＜k，m，n＞连接在字线WL＜k+1，m＞和位线BL＜k，n＞之间。
存储单元MC＜k，m，n＞包含：串联连接的开关元件SEL＜k，m，n＞以及磁阻效应元件MTJ＜k，m，n＞。
开关元件SEL具有作为在进行向对应的磁阻效应元件MTJ进行的数据写入以及读出时，控制向磁阻效应元件MTJ的电流的供给的开关的功能。更具体而言，例如，某存储单元MC内的开关元件SEL在施加到该存储单元MC的电压低于阈值电压Vth的情况下，作为电阻值大的绝缘体将电流切断(成为断开状态)，在超过阈值电压Vth的情况下，作为电阻值小的导电体使电流流动(成为接通状态)。即，开关元件SEL具有不依赖于流动的电流的方向而能够根据施加到存储单元MC的电压的大小切换使电流流动还是切断的功能。
开关元件SEL例如也可以是2端子型的开关元件。在向2端子间施加的电压低于阈值的情况下，该开关元件是“高电阻”状态、例如电非导通状态。在向2端子间施加的电压为阈值以上的情况下，开关元件变为“低电阻”状态、例如电导通状态。也可以是，电压为哪个极性，开关元件都具有该功能。
磁阻效应元件MTJ能够利用由开关元件SEL控制供给的电流，将电阻值在低电阻状态和高电阻状态之间切换。磁阻效应元件MTJ作为因该电阻状态的变化而能够写入数据，将被写入的数据非易失地保持、并能够读出的存储元件发挥功能。
然而，在开关元件SEL发生某种不良而短路了的情况下，开关元件SEL无法根据被施加的电压而控制流经磁阻效应元件MTJ的电流。该情况下，包含该短路了的开关元件SEL的存储单元MC中有可能流动意图外的电流而并不优选。以下，将包含该短路了的开关元件SEL的存储单元MC称为“不良存储单元MC”或“失效位”(failed bit)，区别于正常的存储单元MC。
接着，针对存储单元阵列10的剖视构造，使用图4以及图5进行说明。图4以及图5是用于说明实施方式的半导体存储装置的存储单元阵列的构成的剖视图的一例，为了便于说明，省略层间绝缘膜而示出。
此外，在以下的说明中，将与半导体基板20的表面平行的面作为XY平面，将垂直于XY平面的轴作为Z轴。将沿着Z轴靠近半导体基板20的方向作为“下方”，将远离的方向作为“上方”。在XY平面内，将彼此垂直的2个轴的组中的一个轴作为X轴以及Y轴。
如图4以及图5所示，存储单元阵列10设置于半导体基板20的上方。
半导体基板20的上表面上例如设置有多个导电体21。多个导电体21各自具有导电性、并作为字线WL发挥功能。相邻的两个导电体21之间的部分设置有绝缘体41。由此，多个导电体21各自彼此绝缘。此外，在图4以及图5中，针对多个导电体21设置于半导体基板20上的情况进行了说明，但不限于此。例如，多个导电体21也可以不与半导体基板20相接而向上方离开设置。
在1个导电体21的上表面上设置各自作为磁阻效应元件MTJ发挥功能的多个元件22。设置于1个导电体21的上表面上的多个元件22例如沿X轴排列设置。即，在1个导电体21的上表面沿着X轴排列的多个元件22共同连接。此外，针对元件22的构成的详情，稍后说明。
多个元件22各自的上表面上设置作为开关元件SEL发挥功能的元件23。多个元件23各自的上表面与多个导电体24的任一个连接。
多个导电体24具有导电性，并作为位线BL发挥功能。1个导电体24将沿着Y轴排列的多个元件23共同连接。此外，在图4以及图5中，针对多个元件23各自设置于元件22上、以及设置于导电体24上的情况进行了说明，但不限于此。例如，多个元件23各自也可以经由导电性的接触插件(Contact plug，未图示)与元件22、以及导电体24连接。
通过以上构成，存储单元阵列10在1条字线WL和1条位线BL之间设置1个存储单元MC。
1.1.3磁阻效应元件
接着，针对实施方式的磁装置的磁阻效应元件的构成，使用图5进行说明。图5是表示实施方式的磁装置的磁阻效应元件的构成的剖视图。在图5中，例如，示出将图3以及图4所示的磁阻效应元件MTJ沿着垂直于Z轴的平面(例如，XZ平面)切开后的剖面的一例。
如图5所示，磁阻效应元件MTJ例如包含：作为顶层TOP(Top layer)发挥功能的非磁性体31、作为盖层CAP(Capping layer)发挥功能的非磁性体32、作为存储层SL(Storagelayer)发挥功能的强磁性体33、作为隧道阻挡层TB(Tunnel barrier layer)发挥功能的非磁性体34、作为参照层RL(Reference layer)发挥功能的强磁性体35、作为间隔层SP(Spacer layer)发挥功能的非磁性体36、作为偏移消除层SCL(Shift cancelling layer)发挥功能的强磁性体37、以及作为基底层UL(Under layer)发挥功能的非磁性体38。
磁阻效应元件MTJ例如从字线WL侧向位线BL侧(向Z轴方向)，按非磁性体38、强磁性体37、非磁性体36、强磁性体35、非磁性体34、强磁性体33、非磁性体32、以及非磁性体31的顺序层叠多个膜。磁阻效应元件MTJ例如作为构成磁阻效应元件MTJ的磁性体的磁化方向相对于膜面朝向垂直方向的垂直磁化型的MTJ元件发挥功能。此外，磁阻效应元件MTJ也可以在上述的各层31～38之间包含未图示的更进一步的层。
非磁性体31是非磁性的导电体，并具有作为提高磁阻效应元件MTJ的上端与位线BL或字线WL的电连接性的上部电极(top electrode)的功能。非磁性体31例如包含从钨(W)，钽(Ta)，氮化钽(TaN)，钛(Ti)，以及氮化钛(TiN)中选择的至少1个元素或化合物。
非磁性体32是非磁性体，且具有抑制强磁性体33的阻尼(dumping)常数的上升、减少写入电流的功能。非磁性体32例如包含从过氧化镁(MgO)，氮化镁(MgN)，氮化锆(ZrN)，氮化铌(NbN)，氮化硅(SiN)，氮化铝(AlN)，氮化铪(HfN)，氮化钽(TaN)，氮化钨(WN)，氮化铬(CrN)，氮化钼(MoN)，氮化钛(TiN)，氮化钒(VN)中选择的至少1个氮化物或氧化物。另外，非磁性体32也可以是这些氮化物或氧化物的混合物。即，非磁性体32不限于由2种元素组成的二元化合物，也可以是由3种元素组成的三元化合物、例如，可以包含氮化钛铝(AlTiN)等。
强磁性体33具有强磁性，在垂直于膜面的方向具有易磁化轴方向。强磁性体33具有沿着Z轴朝向位线BL侧、字线WL侧中的任一方向的磁化方向。强磁性体33包含铁(Fe)，钴(Co)，以及镍(Ni)中的至少任一个，强磁性体33还包含硼(B)。
更具体而言，例如，强磁性体33包含铁钴硼(FeCoB)或硼化铁(FeB)，能够具有体心立方体系的晶体结构。
非磁性体34是非磁性的绝缘体，例如包含过氧化镁(MgO)，如上所述，还能够包含硼(B)。非磁性体34具有膜面在(001)面取向的NaCl晶体结构，在强磁性体33的晶体化处理中，作为用于使结晶质的膜从与强磁性体33的界面生长的成为核的晶种(seed)材料发挥功能。非磁性体34设置于强磁性体33和强磁性体35之间，与所述两个强磁性体一起形成磁隧道结。
强磁性体35具有强磁性，在垂直于膜面的方向上具有易磁化轴方向。强磁性体35具有沿着Z轴朝向位线BL侧、字线WL侧中的任一方向的磁化方向。强磁性体35例如包含铁(Fe)，钴(Co)，以及镍(Ni)中的至少任一个。另外，强磁性体35还可以包含硼(B)。更具体而言，例如，强磁性体35包含铁钴硼(FeCoB)或硼化铁(FeB)，可以具有体心立方体系的晶体结构。强磁性体35的磁化方向被固定，在图5的例子中，朝向强磁性体37的方向。此外，“磁化方向被固定”意味着，磁化方向不会因能够使强磁性体33的磁化方向反转的大小的电流(自旋转矩：spin torque)而变化。
此外，在图5中省略了图示，但是强磁性体35也可以是由多个层构成的层叠体。具体而言，例如，构成强磁性体35的层叠体也可以是如下构造，即，在具有包含上述的铁钴硼(FeCoB)或硼化铁(FeB)的层来作为与非磁性体34的界面层的同时，在该界面层和非磁性体36之间，经由非磁性的导电体，层叠进一步的强磁性体。构成强磁性体35的层叠体内的非磁性的导电体例如可以包含从钽(Ta)，铪(Hf)，钨(W)，锆(Zr)，钼(Mo)，铌(Nb)，以及钛(Ti)中选择的至少1个金属。构成强磁性体35的层叠体内的更进一步的强磁性体例如可以包含从钴(Co)和白金(Pt)的多层膜(Co/Pt多层膜)，钴(Co)和镍(Ni)的多层膜(Co/Ni多层膜)，以及钴(Co)和钯(Pd)的多层膜(Co/Pd多层膜)中选择的至少1个多层膜。
非磁性体36是非磁性的导电体，例如包含从钌(Ru)，锇(Os)，铱(Ir)，钒(V)，以及铬(Cr)中选择的至少1个元素。
强磁性体37具有强磁性，在垂直于膜面的方向具有易磁化轴方向。强磁性体37沿着Z轴具有朝向位线BL侧、字线WL侧中的任一方向的磁化方向。强磁性体37的磁化方向与强磁性体35同样地被固定，在图5的例子中，朝向强磁性体35的方向。强磁性体37例如包含从钴白金(CoPt)，钴镍(CoNi)，以及钴钯(CoPd)中选择的至少1个合金。强磁性体37也可以与强磁性体35同样地是由多个层构成的层叠体。该情况下，强磁性体37例如可以包含从钴(Co)和白金(Pt)的多层膜(Co/Pt多层膜)，钴(Co)和镍(Ni)的多层膜(Co/Ni多层膜)，以及钴(Co)和钯(Pd)的多层膜(Co/Pd多层膜)中选择的至少1个多层膜。
强磁性体35以及37通过非磁性体36反强磁性地耦合。即，强磁性体35以及37以具有相互反平行的磁化方向的方式耦合。因此，在图5的例子中，强磁性体35以及37的磁化方向朝向彼此相对的方向。将这样的强磁性体35、非磁性体36、以及强磁性体37的耦合构造称为SAF(Synthetic Anti-Ferromagnetic：合成反铁磁)构造。由此，强磁性体37能够抵消强磁性体35的漏磁场给强磁性体33的磁化方向带来的影响。因此，能抑制强磁性体33的磁化的反转容易度因强磁性体35的漏磁场等而产生非对称性(即，强磁性体33的磁化的方向的反转时的反转容易度在从一方向另一方反转的情况下、与向其相反方向反转的情况下不同)。
非磁性体38是非磁性的导电体，并具有作为提高位线BL、字线WL的电连接性的电极的功能。另外，非磁性体38例如包含高熔点金属。高熔点金属例如示出熔点比铁(Fe)以及钴(Co)高的材料，例如包含从锆(Zr)，铪(Hf)，钨(W)，铬(Cr)，钼(Mo)，铌(Nb)，钛(Ti)，钽(Ta)，钒(V)，钌(Ru)，以及白金(Pt)中选择的至少1个元素。
在实施方式中，采用如下的自旋注入写入方式，即，在这样的磁阻效应元件MTJ中流动直接写入电流，通过该写入电流向存储层SL以及参照层RL注入自旋转矩，控制存储层SL的磁化方向以及参照层RL的磁化方向。磁阻效应元件MTJ根据存储层SL以及参照层RL的磁化方向的相对关系是平行还是反平行，能够取得低电阻状态以及高电阻状态中的任一个。
磁阻效应元件MTJ中，在图5中的箭头A1的方向、即从存储层SL向参照层RL的方向上流动某大小的写入电流Ic0时，存储层SL以及参照层RL的磁化方向的相对关系成为平行。该平行状态的情况下，磁阻效应元件MTJ的电阻值成为最低，磁阻效应元件MTJ被设定为低电阻状态。该低电阻状态被称为“P(Parallel)状态”，例如被规定为数据“0”的状态。
另外，磁阻效应元件MTJ中，在图5中的箭头A2的方向、即从参照层RL向存储层SL的方向(与箭头A1相反方向)上流动比写入电流Ic0大的写入电流Ic1时，存储层SL以及参照层RL的磁化方向的相对关系成为反平行。该反平行状态的情况下，磁阻效应元件MTJ的电阻值成为最高，磁阻效应元件MTJ被设定为高电阻状态。该高电阻状态被称为“AP(Anti-Parallel)状态”，例如被规定为数据“1”的状态。
此外，在以下的说明中，按照上述的数据的规定方法进行说明，但是数据“1”以及数据“0”的规定的方法不限于上述的例子。例如，也可以将P状态规定为数据“1”，将AP状态规定为数据“0”。
1.1.4不良存储单元表
接着，针对包含实施方式的半导体存储装置的存储系统内所存储的不良存储单元表，使用图6所示的概念图进行说明。
如图6所示，不良存储单元表5将不良存储单元MC的地址信息、不良存储单元MC所连接的字线WL以及位线BL的地址信息彼此进行关联而存储。
具体而言，在图6的例子中，将存储单元MC＜3，5，7＞的地址信息＜3，5，7＞、存储单元MC＜6，8，9＞的地址信息＜6，8，9＞作为不良存储单元MC的地址信息而存储。
另外，分别存储将存储单元MC＜3，5，7＞夹在之间的字线WL＜4，5＞的地址信息＜4，5＞、和位线BL＜3，7＞的地址信息＜3，7＞。将存储单元MC＜6，8，9＞夹在之间的字线WL＜6，8＞的地址信息＜6，8＞、和位线BL＜7，9＞的地址信息＜7，9＞分别作为不良存储单元MC所连接的字线WL以及位线BL的地址信息进行存储。
此外，不良存储单元MC的地址信息、和与不良存储单元MC连接的字线WL以及位线BL的地址信息的组，彼此一一对应。因此，不良存储单元表5至少存储这些中的任一方即可。
另外，对不良存储单元表5存储于存储控制器3内进行了说明，但不限于此。例如，不良存储单元表5也可以非易失性地存储于半导体存储装置2内的存储单元阵列10内。
1.2动作
接着，说明实施方式的半导体存储装置的动作。
1.2.1到访问存储单元为止的一系列动作
首先，针对到访问半导体存储装置2内的存储单元MC为止的一系列动作，参照图7所示的流程图进行说明。
如图7所示，在步骤ST10中，半导体存储装置2执行对存储单元阵列10内的全部存储单元MC的扫描动作。半导体存储装置2例如在从存储控制器3接受执行扫描动作之意的命令(扫描命令)时，开始扫描动作。扫描动作的结果是，存储控制器3能够在不良存储单元表5内存储存储单元阵列10内的不良存储单元MC的地址。
扫描动作也可以在以下说明的访问动作之前执行，该执行定时(timing)没有限定。例如，存储控制器3既可以定期执行扫描动作，也可以在半导体存储装置2(或存储系统1)启动时执行扫描动作。
另外，扫描动作也可以在半导体存储装置2的制造中(例如，半导体存储装置2的出厂前、且对半导体存储装置2进行的芯片老化(chipburn-in)试验结束之后)执行。在半导体存储装置2的制造中执行扫描动作的情况下，扫描命令例如能从检查器(tester未图示)发出。而且，扫描动作的结果存储于半导体存储装置2内，能够在半导体存储装置2与存储控制器3连接了之后作为不良存储单元表5存储于存储控制器3内。
无论如何，存储控制器3能基于反映了该扫描动作的结果的不良存储单元表5，执行后续的访问动作。
在步骤ST30中，半导体存储装置2执行向选择存储单元MC的访问动作。半导体存储装置2例如在从存储控制器3接受到执行访问动作之意的访问命令(写入命令、读出命令等)时，开始访问动作(写入动作、读出动作等)。访问命令例如包含选择存储单元MC的地址信息。
在接收到读出命令时，半导体存储装置2从存储单元阵列10内的选择存储单元MC读出数据，向存储控制器3输出。在接受到写入命令时，半导体存储装置2将从存储控制器3与写入命令一起接收到的写入数据向选择存储单元MC内写入。
存储控制器3在发出访问命令时，考虑不良存储单元表5内的信息。例如，在选择字线WL以及选择位线BL的地址信息均没有存储于不良存储单元表5内的情况下，存储控制器3能发出通常的访问命令(第1访问命令)。另外，在选择字线WL以及选择位线BL的地址信息中的至少1个存储于不良存储单元表5内的情况下，存储控制器3能发出与通常的访问命令不同的访问命令(第2访问命令)。在接收到第2访问命令时，半导体存储装置2能够将与在接受到第1访问命令的情况下不同的电压向非选择字线WL以及非选择位线BL施加。针对访问动作的详情稍后说明。
以上，直到访问半导体存储装置2内的存储单元MC为止的一系列动作结束。
1.2.2扫描动作
接着，针对扫描动作的详情进行说明。
图8是用于说明实施方式的半导体存储装置的扫描动作的流程图。在图8中，示出基于扫描命令的半导体存储装置2的动作、以及与此相伴的存储控制器3的动作。
如图8所示，在步骤ST11中，行选择电路11以及列选择电路12向全部字线WL以及全部位线BL施加电压VSS。电压VSS是接地电压，例如0V。以下，对电压VSS是0V进行说明。
在步骤ST12中，行选择电路11选择字线WL中的1个，向该字线WL施加电压Varb。电压Varb是比电压VSS高、且比开关元件SEL的阈值电压Vth低的电压。
在步骤ST13中，控制电路18在由步骤ST11以及ST12进行了设定的状态下，判定在所选择出的字线WL中是否流经预定的大小的电流。在检测出预定的大小的电流的情况下(步骤ST13；是)，处理进入步骤ST14，在没有检测出预定的大小的电流的情况下(步骤ST13；否)，处理进入步骤ST15。
在步骤ST14中，控制电路18将在步骤ST12中选择出的字线WL的地址信息向存储控制器3输出。存储控制器3将该地址信息存储于不良存储单元表5。
在步骤ST15中，控制电路18判定是否全部字线WL选择完毕。在并非全部字线WL选择完毕的情况下(步骤ST15；否)，处理返回至步骤ST11。由此，反复进行步骤ST11～ST14的处理直到全部字线WL成为选择完毕为止。在全部字线WL选择完毕的情况下(步骤ST15；是)，处理进入步骤ST16。
在步骤ST16中，行选择电路11以及列选择电路12向全部字线WL以及全部位线BL施加电压VSS。
在步骤ST17中，列选择电路12选择位线BL中的1个，向该位线BL施加电压Varb。
在步骤ST18中，控制电路18在由步骤ST16以及ST17进行了设定的状态下，判定在所选择出的位线BL中是否流经预定的大小的电流。在检测到预定的大小的电流的情况下(步骤ST18；是)，处理进入步骤ST19，在没有检测出预定的大小的电流的情况下(步骤ST18；否)，处理进入步骤ST20。
在步骤ST19中，控制电路18将在步骤ST17中选择出的位线BL的地址信息向存储控制器3输出。存储控制器3将该地址信息存储于不良存储单元表5。此时，存储控制器3将位线BL的地址信息与已经存储于不良存储单元表5的字线WL的地址信息中的任一个进行关联。由此，能够确定不良存储单元的地址信息。
在步骤ST20中，控制电路18判定全部位线BL是否选择完毕。在并非全部位线BL选择完毕的情况下(步骤ST20；否)，处理返回至步骤ST16。由此，反复进行步骤ST16～ST19的处理直到全部位线BL成为选择完毕为止。在全部位线BL选择完毕的情况下(步骤ST20；是)，扫描动作结束。
图9以及图10是用于说明实施方式的半导体存储装置的扫描动作的示意图，分别对应于图8的步骤ST11～ST14、以及步骤ST16～ST19。
在图9以及图10中，示出4条字线WL＜k，m＞、WL＜k，m+1＞、WL＜k+2，m＞、以及WL＜k+2，m+1＞、4条位线BL＜k+1，n＞、BL＜k+1，n+1＞、BL＜k+3，n＞、以及BL＜k+3，n+1＞、以及该4条字线WL中的1个和该4条位线BL中的1个之间的12个存储单元MC。另外，在图9以及图10中，示出了该12个的存储单元MC中、存储单元MC＜k+1，m，n＞是不良存储单元MC的情况下的扫描动作。
首先，针对在选择了字线WL的情况下的动作，参照图9进行说明。
如图9所示，在选择了字线WL＜k+2，m＞的情况下，向字线WL＜k+2，m＞所连接的多个存储单元MC(例如，不良存储单元MC＜k+1，m，n＞、以及正常存储单元MC＜k+1，m，n+1＞、MC＜k+2，m，n＞、以及MC＜k+2，m，n+1＞)施加电压Varb。
正常存储单元MC＜k+1，m，n+1＞、MC＜k+2，m，n＞、以及MC＜k+2，m、n+1＞内的各个开关元件SEL是即使被施加比阈值电压Vth低的电压Varb也保持断开状态。因此，正常存储单元MC＜k+1，m，n+1＞、MC＜k+2，m，n＞、以及MC＜k+2，m，n+1＞中没有电流流动。
另一方面，由于不良存储单元MC＜k+1，m，n＞内的开关元件SEL发生短路，所以在施加比阈值电压Vth低的电压Varb时与接通状态同等地进行动作。因此，电流经由不良存储单元MC＜k+1，m，n＞流动。
这样，可知，在向字线WL＜k+2，m＞施加电压Varb而流动电流的情况下，该字线WL＜k+2，m＞所连接的多个存储单元MC中的至少1个存储单元MC是不良存储单元MC。因此，控制电路18将字线WL＜k+2，m＞的地址信息＜k+2，m＞向存储控制器3输出，并存储于不良存储单元表5内。
接着，针对在选择了位线BL的情况下的动作，参照图10进行说明。
如图10所示，在选择了位线BL＜k+1，n＞的情况下，向位线BL＜k+1，n＞所连接的多个存储单元MC(例如，不良存储单元MC＜k+1，m，n＞、以及正常存储单元MC＜k+1，m+1，n＞、MC＜k，m，n＞、以及MC＜k，m+1，n＞)施加电压Varb。
正常存储单元MC＜k+1，m+1，n＞、MC＜k，m，n＞、以及MC＜k，m+1，n＞内的各个开关元件SEL即使被施加比阈值电压Vth低的电压Varb也保持断开状态。因此，在正常存储单元MC＜k+1，m+1，n＞、MC＜k，m，n＞、以及MC＜k，m+1，n＞中没有电流流动。
另一方面，由于不良存储单元MC＜k+1，m，n＞内的开关元件SEL＜k+1，m，n＞发生短路，所以在被施加比阈值电压Vth低的电压Varb时与接通状态同等地进行动作。因此，电流经由不良存储单元MC＜k+1，m，n＞流动。
这样，可知，在向位线BL＜k+1，n＞施加电压Varb而流动电流的情况下，该位线BL＜k+1，n＞所连接的多个存储单元MC中的至少1个存储单元MC是不良存储单元MC。因此，控制电路18将位线BL＜k+1，n＞的地址信息＜k+1，n＞向存储控制器3输出，并存储于不良存储单元表5内。
由此，存储控制器3能够判定为不良存储单元表5内所存储的字线WL的地址信息＜k+2，m＞、和位线BL的地址信息＜k+1，n＞之间的存储单元MC＜k+1，m，n＞是不良存储单元MC，能够将这些地址信息彼此关联并存储。
1.2.3访问动作
接着，对访问动作进行说明。
图11是用于说明实施方式的半导体存储装置的访问动作的流程图。在图11中，示出了用于判定是否发出第1访问命令和第2访问命令中的任一个的存储控制器3的动作、以及基于该访问命令的半导体存储装置2的动作。
首先，存储控制器3决定访问对象的存储单元MC，并将该访问对象的存储单元MC所连接的字线WL以及位线BL的组视作选择字线WL以及选择位线BL的组。
如图11所示，在步骤ST31中，存储控制器3参照不良存储单元表5，判定该表内是否存在与选择字线WL相同的地址信息。在不良存储单元表5内存在与选择字线WL相同的地址信息的情况下(步骤ST31；是)，处理进入步骤ST32，否则(步骤ST31；否)，处理进入步骤ST33。
在步骤ST32中，存储控制器3向半导体存储装置2发出第2访问命令，使半导体存储装置2执行访问动作。第2访问命令例如除了选择字线WL以及选择位线BL的地址信息以外，还包含在不良存储单元表5内中与选择字线WL关联存储的位线BL的地址信息。半导体存储装置2在接受到第2访问命令时，向选择字线WL、和在不良存储单元表5内与选择字线WL进行了关联的位线BL施加电压Vop1，向选择位线BL施加电压Vop2，向其他全部字线WL以及位线BL施加电压(Vop1+Vop2)/2。电压Vop1以及Vop2是在访问动作中分别向选择字线WL以及选择位线BL施加的电压。电压Vop1以及Vop2中的任一方例如是电压VSS，另一方例如是比电压VSS高的写入电压或读出电压。另外，电压Vop1以及Vop2的差的一半|Vop1-Vop2|/2被设定为比开关元件SEL的阈值电压Vth小的值(Vth＞|Vop1-Vop2|/2)。
在步骤ST33中，存储控制器3参照不良存储单元表5，判定在该表内是否存在与选择位线BL相同的地址信息。在不良存储单元表5内存在与选择位线BL相同的地址信息的情况下(步骤ST33；是)，处理进入步骤ST34，否则(步骤ST33；否)，处理进入步骤ST35。
在步骤ST34中，存储控制器3向半导体存储装置2发出第2访问命令，使半导体存储装置2执行访问动作。第2访问命令例如除了选择字线WL以及选择位线BL的地址信息以外，还包含在不良存储单元表5内与选择位线BL关联存储的字线WL的地址信息。半导体存储装置2在接受到第2访问命令时，向选择字线WL施加电压Vop1，向选择位线BL、和在不良存储单元表5内与选择位线BL进行了关联的字线WL施加电压Vop2，向其他全部字线WL以及位线BL施加电压(Vop1+Vop2)/2。
在步骤ST35中，存储控制器3向半导体存储装置2发出第1访问命令，使半导体存储装置2执行访问动作。第1访问命令例如包含选择字线WL以及选择位线BL的地址信息。
半导体存储装置2在接受到第1访问命令时，向选择字线WL施加电压Vop1，向选择位线BL施加电压Vop2，向其他全部字线WL以及位线BL施加电压(Vop1+Vop2)/2。
通过以上，访问动作结束。
此外，在图11中，针对存储控制器3在步骤ST31的判定处理之后执行步骤ST33的判定处理的情况进行了说明，但是该两个判定处理的顺序也可以反过来，也可以同时执行。
图12至图14是用于说明实施方式的半导体存储装置的访问动作的示意图。图12示出了基于第1访问命令的访问动作的字线WL、位线BL、以及存储单元MC的样子，对应于图11的步骤ST35。图13以及图14示出了基于第2访问命令的访问动作的字线WL、位线BL、以及存储单元MC的样子，分别对应于图11的步骤ST32以及ST34。此外，在图12至图14中，对存储单元MC＜k+1，m，n＞是不良存储单元MC、不良存储单元表5内与该不良存储单元MC＜k+1，m，n＞关联而存储有字线WL＜k+2，m＞的地址信息＜k+2，m＞以及位线BL＜k+1，n＞的地址信息＜k+1，n＞的组进行说明。
首先，参照图12，说明基于第1访问命令的访问动作。
如图12所示，例如，在选择存储单元MC＜k+1，m+1，n+1＞作为访问对象的存储单元MC的情况下，选择字线WL以及选择位线BL的组成为字线WL＜k+2，m+1＞以及位线BL＜k+1，n+1＞。该情况下，选择字线WL以及选择位线BL的地址信息＜k+2，m+1＞以及＜k+1，n+1＞均没有存储于不良存储单元表5内(步骤ST31：否以及ST33：否)。因此，存储控制器3发出第1访问命令，使半导体存储装置2执行基于该第1访问命令的访问动作。
半导体存储装置2向选择字线WL＜k+2，m+1＞施加电压Vop1，向选择位线BL＜k+1，n+1＞施加电压Vop2。由此，在选择存储单元MC＜k+1，m+1，n+1＞产生电位差|Vop1-Vop2|，能够访问选择存储单元MC。另外，半导体存储装置2向选择字线WL以外的全部字线WL、以及选择位线BL以外的全部位线BL施加电压(Vop1+Vop2)/2。由此，在图示的存储单元MC中，存储单元MC＜k+2，m+1，n＞、MC＜k+2，m+1，n+1＞、MC＜k+1，m+1，n＞、MC＜k+1，m，n+1＞、MC＜k，m，n+1＞、以及MC＜k，m+1，n+1＞产生电位差|Vop1-Vop2|/2而成为半选择状态。然而，如上所述，电位差|Vop1-Vop2|/2比开关元件SEL的阈值电压Vth小。因此，半选择存储单元MC内的开关元件SEL保持断开状态，能够使得在半选择存储单元MC中没有电流流动。另外，在图示的存储单元MC中，包含不良存储单元MC的存储单元MC＜k+2，m，n＞、MC＜k+2，m，n+1＞、MC＜k+1，m，n＞、MC＜k，m，n＞、以及MC＜k，m+1，n＞不产生电位差而成为非选择状态。因此，能够使得非选择存储单元MC内的开关元件SEL成为断开状态、且使得不良存储单元MC不产生电位差，能够使得非选择存储单元MC没有电流流动。
通过以上的那样动作，在图11的步骤ST35所对应的访问动作中，在不良存储单元MC＜k+1，m，n＞中不流动电流，能够访问选择存储单元MC＜k+1，m+1，n+1＞。
接着，参照图13，对选择字线WL对应于不良存储单元MC的情况下的、基于第2访问命令的访问动作进行说明。
如图13所示，例如，在选择存储单元MC＜k+2，m，n+1＞来作为访问对象的存储单元MC的情况下，选择字线WL以及选择位线BL的组为字线WL＜k+2，m＞以及位线BL＜k+3，n+1＞。该情况下，选择字线WL以及选择位线BL的地址信息＜k+2，m＞以及＜k+3，n+1＞中，选择字线WL的地址信息＜k+2，m＞存储于不良存储单元表5内(步骤ST31：是(以及ST33：否))。因此，存储控制器3发出第2访问命令，使半导体存储装置2执行基于该第2访问命令的访问动作。
半导体存储装置2向选择字线WL＜k+2，m＞、和在不良存储单元表5内与选择字线WL对应的位线BL＜k+1，n＞施加电压Vop1，向选择位线BL＜k+3，n+1＞施加电压Vop2。由此，能够使选择存储单元MC＜k+2，m+1，n+1＞产生电位差|Vop1-Vop2|而访问选择存储单元MC，并且能够使不良存储单元MC＜k+1，m，n＞不产生电位差而作为非选择状态。
另外，半导体存储装置2向选择字线WL以外的全部字线WL、以及选择位线BL以及位线BL＜k+1，n＞以外的全部位线BL施加电压(Vop1+Vop2)/2。由此，图示的存储单元MC中，在存储单元MC＜k+2，m，n＞、MC＜k+2，m+1，n+1＞、MC＜k+1，m+1，n＞、MC＜k+1，m，n+1＞、MC＜k，m，n＞、以及MC＜k，m+1，n＞产生电位差|Vop1-Vop2|/2而成为半选择状态。然而，如上所述，电位差|Vop1-Vop2|/2比开关元件SEL的阈值电压Vth小。因此，半选择存储单元MC内的开关元件SEL保持断开状态，能够使得半选择存储单元MC没有电流流动。
另外，图示的存储单元MC中，存储单元MC＜k+2，m+1，n＞、MC＜k+1，m+1，n+1＞、MC＜k，m，n+1＞、以及MC＜k，m+1，n+1＞不产生电位差而成为非选择状态。因此，能够使得在非选择存储单元MC没有电流流动。
通过以上的那样动作，在图11的步骤ST32所对应的访问动作中，能够不在不良存储单元MC＜k+1，m，n＞中流动电流而访问选择存储单元MC＜k+2，m，n+1＞。
接着，参照图14，对选择位线BL对应于不良存储单元MC的情况下的、基于第2访问命令的访问动作进行说明。
如图14所示，例如，在选择存储单元MC＜k+1，m+1，n＞来作为访问对象的存储单元MC的情况下，选择字线WL以及选择位线BL的组为字线WL＜k+2，m+1＞以及位线BL＜k+1，n＞。该情况下，选择字线WL以及选择位线BL的地址信息＜k+2，m+1＞以及＜k+1，n＞中，选择位线BL的地址信息＜k+1，n＞存储于不良存储单元表5内(步骤ST31：否以及ST33：是)。因此，存储控制器3发出第2访问命令，使半导体存储装置2执行基于该第2访问命令的访问动作。
半导体存储装置2向选择字线WL＜k+2，m+1＞施加电压Vop1，向选择位线BL＜k+1，n＞、和在不良存储单元表5内与选择位线BL对应的字线WL＜k+2，m＞施加电压Vop2。由此，使选择存储单元MC＜k+1，m+1，n＞产生电位差|Vop1-Vop2|而能够访问选择存储单元MC，并且使不良存储单元MC＜k+1，m，n＞不产生电位差而设为非选择状态。
另外，半导体存储装置2向选择字线WL以及字线WL＜k+2，m＞以外的全部字线WL、以及选择位线BL以外的全部位线BL施加电压(Vop1+Vop2)/2。由此，图示的存储单元MC中，存储单元MC＜k+2，m，n＞、MC＜k+2，m+1，n＞、MC＜k+2，m，n+1＞、MC＜k+2，m+1，n+1＞、MC＜k+1，m，n+1＞、MC＜k+1，m+1，n+1＞、MC＜k，m，n＞、以及MC＜k，m+1，n＞产生电位差|Vop1-Vop2|/2，成为半选择状态。然而，如上所述，电位差|Vop1-Vop2|/2比开关元件SEL的阈值电压Vth小。因此，半选择存储单元MC内的开关元件SEL保持断开状态，能够使得在半选择存储单元MC没有电流流动。另外，图示的存储单元MC中，使存储单元MC＜k，m，n+1＞、以及MC＜k，m+1，n+1＞不产生电位差而成为非选择状态。因此，能够使得非选择存储单元MC中没有电流流动。
通过以上的那样动作，在图11的步骤ST34所对应的访问动作中，能够在不良存储单元MC＜k+1，m，n＞中不电流流动而访问选择存储单元MC＜k+1，m+1，n＞。
此外，在存在具有同一层地址k、且具有彼此不同的行地址m以及列地址n的组的两个不良存储单元MC的情况下，即使通过图11所示的流程图，有时也无法将单个存储单元MC设为选择状态。具体而言，例如，在存在两个不良存储单元MC＜k，m<SUB>a</SUB>，n<SUB>a</SUB>＞以及MC＜k，m<SUB>b</SUB>，n<SUB>b</SUB>＞、并选择了存储单元MC＜k，m<SUB>a</SUB>，n<SUB>b</SUB>＞的情况下，不仅存储单元MC＜k，m<SUB>a</SUB>，n<SUB>b</SUB>＞，存储单元MC＜k，m<SUB>b</SUB>，n<SUB>a</SUB>＞也同时成为选择状态。假设发生了上述的条件的情况下，除了该两个不良存储单元MC以外，存储单元MC＜k，m<SUB>a</SUB>，n<SUB>b</SUB>＞以及MC＜k，m<SUB>b</SUB>，n<SUB>a</SUB>＞也可以被视作无法使用。
1.3.本实施方式的效果
根据实施方式，存储控制器3在执行对选择存储单元MC的访问动作时，参照不良存储单元表5，判定在该不良存储单元表5内是否存储有选择字线WL以及选择位线BL的地址信息。存储控制器3在选择字线WL或选择位线BL的地址信息没有存储于不良存储单元表5内的情况下发出第1访问命令，在选择字线WL或选择位线BL的地址信息存储于不良存储单元表5内的情况下发出第2访问命令。由此，半导体存储装置2能够使向字线WL以及位线BL施加的电压在接受到第1访问命令的情况下和接受到第2访问命令的情况下不同。
具体而言，在接受到第1访问命令的情况下，控制电路18在向选择字线WL施加电压Vop1、且向选择位线BL施加电压Vop2的对选择存储单元MC的访问动作中，在接受到第1访问命令时，向全部非选择字线WL以及非选择位线BL施加电压(Vop1+Vop2)/2。由此，能够在将选择存储单元MC设为选择状态、且将不良存储单元MC设为非选择状态的同时，将选择存储单元MC以及不良存储单元MC以外的全部存储单元MC设为非选择状态或半选择状态。
另一方面，第2访问命令中包含在不良存储单元表5内与选择字线WL进行了关联的位线BL的地址信息、或与选择位线BL进行了关联的字线WL的地址信息。由此，半导体存储装置2在接受到第2访问命令时，能够识别选择字线WL或选择位线BL连接着不良存储单元MC这一情况。除此之外，半导体存储装置2能够识别与选择字线WL之间夹着该不良存储单元MC的位线BL的地址信息、或与选择位线BL之间夹着该不良存储单元MC的字线WL的地址信息。
在接受到包含与选择字线WL之间夹着不良存储单元MC的位线BL的地址信息的第2访问命令的情况下，控制电路18向该位线BL以及选择字线WL施加电压Vop1，向选择位线BL施加电压Vop2。在接受到包含与选择位线BL之间夹着不良存储单元MC的字线WL的地址信息的第2访问命令的情况下，控制电路18向该字线WL以及选择位线BL施加电压Vop2，向选择字线WL施加电压Vop1。由此，在将选择存储单元MC设为选择状态、且将不良存储单元MC设为非选择状态的同时，能够将选择存储单元MC以及不良存储单元MC以外的全部存储单元MC设为非选择状态或半选择状态。
这样，在接受到第1访问命令以及第2访问命令中的任一个的情况下，半导体存储装置2在抑制在不良存储单元MC中流动电流的同时，能够使选择存储单元MC中流动适当的电流。因此，能够与有无不良存储单元MC无关地访问正常的存储单元。
另外，半导体存储装置2在接受到扫描命令时，选择字线WL或位线BL中的1个施加电压Varb，并且向剩余的全部字线WL以及位线BL施加电压VSS。在此，电压Varb被设定为比开关元件SEL的阈值电压Vth低。半导体存储装置2在该状态下，判定在所选择出的字线WL或位线BL中是否流动预定的大小的电流。由此，能够判定所选择出的字线WL或位线BL是否连接着不良存储单元MC。半导体存储装置2根据来自存储控制器3或检查器的扫描命令，对全部存储单元MC执行这样的扫描动作，将其结果向存储控制器3输出或存储于存储单元阵列10内。由此，存储控制器3在该扫描动作之后执行的访问动作中，能够基于该扫描动作的结果，判定发出第1访问命令还是发出第2访问命令。因此，能够与有无不良存储单元MC无关而访问正常的存储单元。
2.变形例
此外，不限定于上述的实施方式而能够适用各种变形。
例如，在上述的实施方式中，对在扫描动作中，分别扫描字线WL和位线BL的情况进行了说明，但不限于此。具体而言，也可以对字线WL和位线BL同时进行扫描。
图15是用于说明实施方式的变形例的半导体存储装置的扫描动作的流程图。在图15中，省略在图8中示出的流程图的步骤ST16～ST20，并且在步骤ST12和步骤ST13之间追加步骤ST21，取代步骤ST14追加步骤ST22，在步骤ST13和步骤ST15之间追加步骤ST23。
如图15所示，在步骤ST11以及ST12中，行选择电路11以及列选择电路12向字线WL中的1个施加电压Varb，向其他全部字线WL以及位线BL施加电压VSS。
在步骤ST21中，列选择电路12选择在与被施加了电压Varb的字线WL之间连接存储单元MC(与施加了电压Varb的字线WL关联)位线BL中的1个。具体而言，例如，列选择电路12在将与被施加了电压Varb的字线WL之间连接存储单元MC的位线BL所连接的选择晶体管(未图示)设为接通状态的同时，将该位线BL以外的全部位线BL各自所连接的选择晶体管(未图示)设为断开状态。
在步骤ST13中，控制电路18在由步骤ST11、ST12、以及ST21进行了设定的状态下，判定在所选择出的字线WL以及位线BL中是否流动预定的大小的电流。在检测出预定的大小的电流的情况下(步骤ST13；是)，处理进入步骤ST22，在没有检测出预定的大小的电流的情况下(步骤ST13；否)，处理进入步骤ST23。
在步骤ST22中，控制电路18将在步骤ST12中选择出的字线WL的地址信息、以及在步骤ST21中选择出的位线BL的地址信息向存储控制器3输出。存储控制器3将该地址信息的组进行关联，存储于不良存储单元表5。
在步骤ST23中，控制电路18判定在步骤ST12中选择出的字线WL所关联的全部位线BL是否选择完毕。在并非全部位线BL选择完毕的情况下(步骤ST23：否)，处理返回至步骤ST21。由此，反复进行步骤ST21、ST13、以及ST22的处理直到在步骤ST12中选择出的字线WL所关联的全部位线BL成为选择完毕为止。在全部位线BL选择完毕的情况下(步骤ST23：是)，处理进入步骤ST15。
在步骤ST15中，控制电路18判定全部字线WL是否选择完毕。在并非全部字线WL选择完毕的情况下(步骤ST15：否)，处理返回至步骤ST11。由此，反复进行步骤ST11～ST23的处理直到全部字线WL成为选择完毕。在全部字线WL选择完毕的情况下(步骤ST15：是)，扫描动作结束。
通过以上那样进行动作，半导体存储装置2能够同时确定不良存储单元MC所连接的字线WL以及位线BL的组。
3.其他
另外，对在上述的实施方式以及变形例中说明过的存储单元MC将磁阻效应元件MTJ设置于开关元件SEL的下方的情况进行了说明，但是磁阻效应元件MTJ也可以设置于开关元件SEL的上方。另外，也可以将磁阻效应元件MTJ与开关元件SEL之间的上下关系设为在层地址k为偶数的情况下和为奇数的情况下为相反。
另外，在上述的实施方式以及变形例中说明过的磁阻效应元件MTJ是将存储层SL设置于参照层RL的上方的顶部自由(top free)型的情况下进行了说明，但不限于此。例如，磁阻效应元件MTJ也可以是将存储层SL设置于参照层RL的下方的底部自由(bottom free)型。该情况下，数据“1”和数据“0”的写入电流的方向与图5所示的顶部自由型相反。
另外，在上述的实施方式以及变形例中，以使用磁阻效应元件MTJ作为阻变元件来存储数据的MRAM为例进行了说明，但不限于此。
例如，也能够适用于具有与MRAM同样的阻变型存储器、例如ReRAM(ResistiveRandom Access Memory：电阻式随机存储器)，以及PCRAM(Phase-Change Random AccessMemory：相变随机存储器)等这样利用阻变存储数据的元件的半导体存储装置。
另外，不管是易失性存储器还是非易失性存储器，能够适用于具有如下元件的半导体存储装置，即能够利用与电流或电压的施加相伴随的阻变来存储数据、或、通过将伴随阻变的电阻差变换为电流差或电压差而能够进行所存储的数据的读出的元件。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子进行的提示，并不意在限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的要旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含于发明的范围和要旨中、并包含在专利申请的权利要求范围所记载的发明和与其均等的范围中。
标号说明
1：存储系统、2：半导体存储装置、3：存储控制器、5：不良存储单元表、10：存储单元阵列、11：行选择电路、12：列选择电路、13：解码电路、14：写入电路、15：读出电路、16：电压生成电路、17：输入输出电路、18：控制电路、20：半导体基板、21、24、27：导电体、22、23、25、26：元件、31、32、34、36、38：非磁性体、33、35、37：强磁性体。

Claims (21)

1.一种半导体存储装置，具备：
第1存储单元以及第1开关元件，在第1布线和第2布线之间串联连接；
第2存储单元以及第2开关元件，在所述第1布线和第3布线之间串联连接；
第3存储单元以及第3开关元件，在所述第1布线和第4布线之间串联连接；以及
控制电路，
所述控制电路构成为，在向所述第1布线施加第1电压、且向所述第2布线施加第2电压的向所述第1存储单元进行的第1动作中，
在接受第1命令时，向所述第3布线以及所述第4布线施加所述第1电压和所述第2电压之间的第3电压，
在接受第2命令时，在向所述第3布线施加所述第3电压的同时，向所述第4布线施加所述第1电压。
2.根据权利要求1所述的半导体存储装置，
所述第2命令包含与所述第4布线相关的地址信息。
3.根据权利要求1所述的半导体存储装置，
所述控制电路构成为，在接受第3命令时，执行第2动作，
所述第2动作中，
选择所述第2布线、所述第3布线、以及所述第4布线中的任一个，
在向所选择出的所述布线施加第4电压的同时，向所述第1布线、所述第2布线、所述第3布线、以及所述第4布线中没有被选择的全部所述布线施加第5电压，
在所述第2布线、所述第3布线、以及所述第4布线中所选择出的所述布线中流动的电流超过了阈值的情况下，将所述第2布线、所述第3布线、以及所述第4布线中所选择出的所述布线的地址信息向所述半导体存储装置的外部输出。
4.根据权利要求3所述的半导体存储装置，
所述控制电路构成为，在所述第2动作中，反复进行所述选择、所述施加、以及所述输出，直到全部布线被选择为止。
5.根据权利要求3所述的半导体存储装置，
所述第4电压比所述第1开关元件、所述第2开关元件、以及所述第3开关元件各自的阈值电压低。
6.根据权利要求1所述的半导体存储装置，还具备：
第4存储单元以及第4开关元件，在第5布线和所述第2布线之间电串联连接；和
第5存储单元以及第5开关元件，在第6布线和所述第2布线之间电串联连接，
所述控制电路构成为，在向所述第1存储单元进行的所述第1动作中，
在接受所述第1命令时，还向所述第5布线以及所述第6布线施加所述第3电压，
在接受所述第2命令时，在向所述第5布线施加所述第3电压的同时，向所述第6布线施加所述第2电压。
7.根据权利要求6所述的半导体存储装置，
所述第2命令包含与所述第4布线以及所述第6布线相关的地址信息。
8.根据权利要求1所述的半导体存储装置，
所述第1动作包含写入动作或读出动作。
9.根据权利要求1所述的半导体存储装置，
所述第1存储单元、所述第2存储单元、以及所述第3存储单元各自包含磁阻效应元件。
10.根据权利要求1所述的半导体存储装置，
所述第1开关元件、所述第2开关元件、以及所述第3开关元件各自是2端子型的开关元件。
11.一种存储系统，具备：
半导体存储装置；和
存储控制器，构成为，能够向所述半导体存储装置发出第1命令以及第2命令，
所述半导体存储装置包含：
第1存储单元以及第1开关元件，在第1布线和第2布线之间串联连接；
第2存储单元以及第2开关元件，在所述第1布线和第3布线之间串联连接；
第3存储单元以及第3开关元件，在所述第1布线和第4布线之间串联连接；以及
控制电路，
所述控制电路构成为，
在向所述第1布线施加第1电压、且向所述第2布线施加第2电压的向所述第1存储单元进行的第1动作中，
在接受所述第1命令时，向所述第3布线以及所述第4布线施加所述第1电压和所述第2电压之间的第3电压，
在接受所述第2命令时，在向所述第3布线施加所述第3电压的同时，向所述第4布线施加所述第1电压。
12.根据权利要求11所述的存储系统，
所述第2命令包含与所述第4布线相关的地址信息。
13.根据权利要求11所述的存储系统，
所述存储控制器构成为，还能够发出第3命令，
所述控制电路构成为，在接受所述第3命令时，执行第2动作，
所述第2动作中，
选择所述第2布线、所述第3布线、以及所述第4布线中的任一个，
在向所选择出的所述布线施加第4电压的同时，向所述第1布线、和所述第2布线、所述第3布线、以及所述第4布线中没有被选择的全部所述布线施加第5电压，
在所述第2布线、所述第3布线、以及所述第4布线中所选择出的所述布线中流动的电流超过了阈值的情况下，将所述第2布线、所述第3布线、以及所述第4布线中所选择出的所述布线的地址信息向所述半导体存储装置的外部输出。
14.根据权利要求13所述的存储系统，
所述存储控制器构成为，基于通过所述第2动作从所述半导体存储装置输出的地址信息，判定在所述第1动作中发出所述第1命令以及所述第2命令中的哪一个。
15.根据权利要求13所述的存储系统，
所述存储控制器构成为，在所述半导体存储装置启动时发出所述第3命令。
16.根据权利要求13所述的存储系统，
所述存储控制器构成为，在发出所述第3命令起经过了预定的期间之后，发出所述第3命令。
17.根据权利要求13所述的存储系统，
所述控制电路构成为，在所述第2动作中，反复进行所述选择、所述施加、以及所述输出，直到全部布线被选择为止。
18.根据权利要求13所述的存储系统，
所述第4电压比所述第1开关元件、所述第2开关元件、以及所述第3开关元件各自的阈值电压低。
19.根据权利要求11所述的存储系统，
所述半导体存储装置还具备：
第4存储单元以及第4开关元件，在第5布线和所述第2布线之间电串联连接；和
第5存储单元以及第5开关元件，在第6布线和所述第2布线之间电串联连接，
所述控制电路构成为，在向所述第1存储单元进行的所述第1动作中，
在接受所述第1命令时，还向所述第5布线以及所述第6布线施加所述第3电压，
在接受所述第2命令时，在向所述第5布线施加所述第3电压的同时，向所述第6布线施加所述第2电压。
20.根据权利要求19所述的存储系统，
所述第2命令包含与所述第4布线以及所述第6布线相关的地址信息。
21.根据权利要求11所述的存储系统，
所述第1动作包含写入动作或读出动作。
CN202010819103.6A 2020-03-12 2020-08-14 半导体存储装置以及存储系统 Active CN113393874B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020042786A JP2021144771A (ja) 2020-03-12 2020-03-12 半導体記憶装置及びメモリシステム
JP2020-042786 2020-03-12

Publications (2)

Publication Number Publication Date
CN113393874A true CN113393874A (zh) 2021-09-14
CN113393874B CN113393874B (zh) 2024-04-12

Family

ID=77616368

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010819103.6A Active CN113393874B (zh) 2020-03-12 2020-08-14 半导体存储装置以及存储系统

Country Status (4)

Country Link
US (1) US11335422B2 (zh)
JP (1) JP2021144771A (zh)
CN (1) CN113393874B (zh)
TW (1) TWI755799B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11763857B2 (en) * 2021-05-14 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100013269A (ko) * 2008-07-30 2010-02-09 가부시끼가이샤 도시바 반도체 기억 장치
CN101727979A (zh) * 2008-10-10 2010-06-09 株式会社东芝 半导体存储装置
US20130229854A1 (en) * 2011-12-05 2013-09-05 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2014032725A (ja) * 2012-08-03 2014-02-20 Toshiba Corp 半導体記憶装置
JP2014049174A (ja) * 2012-08-31 2014-03-17 Toshiba Corp 不揮発性半導体記憶装置
US20190035449A1 (en) * 2017-07-26 2019-01-31 Kabushiki Kaisha Toshiba Memory system, semiconductor storage device, and signal processing system
CN110277119A (zh) * 2018-03-15 2019-09-24 东芝存储器株式会社 半导体存储装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8559209B2 (en) * 2011-06-10 2013-10-15 Unity Semiconductor Corporation Array voltage regulating technique to enable data operations on large cross-point memory arrays with resistive memory elements
JP5104123B2 (ja) * 2007-08-17 2012-12-19 富士通セミコンダクター株式会社 半導体メモリ
JP2010146665A (ja) * 2008-12-19 2010-07-01 Toshiba Corp 抵抗変化型不揮発性半導体メモリ
JP4881400B2 (ja) * 2009-03-23 2012-02-22 株式会社東芝 不揮発性半導体記憶装置、及びそのスクリーニング方法
CN102473457B (zh) * 2010-06-29 2014-07-23 松下电器产业株式会社 非易失性存储装置以及其驱动方法
US9269425B2 (en) * 2011-12-30 2016-02-23 Sandisk 3D Llc Low forming voltage non-volatile storage device
US9047943B2 (en) * 2013-03-05 2015-06-02 Sandisk 3D Llc Non-volatile storage system biasing conditions for standby and first read
US10269444B2 (en) 2016-12-21 2019-04-23 Sandisk Technologies Llc Memory with bit line short circuit detection and masking of groups of bad bit lines
KR102462182B1 (ko) 2017-04-11 2022-11-03 소니 세미컨덕터 솔루션즈 가부시키가이샤 기억 장치
JP2019169214A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
JP2019169210A (ja) 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
KR20210009088A (ko) * 2019-07-16 2021-01-26 에스케이하이닉스 주식회사 디스터번스를 완화시키는 비휘발성 메모리 장치 및 이의 동작 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100013269A (ko) * 2008-07-30 2010-02-09 가부시끼가이샤 도시바 반도체 기억 장치
US20120075915A1 (en) * 2008-07-30 2012-03-29 Kabushiki Kaisha Toshiba Semiconductor storage device
CN101727979A (zh) * 2008-10-10 2010-06-09 株式会社东芝 半导体存储装置
US20130229854A1 (en) * 2011-12-05 2013-09-05 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2014032725A (ja) * 2012-08-03 2014-02-20 Toshiba Corp 半導体記憶装置
JP2014049174A (ja) * 2012-08-31 2014-03-17 Toshiba Corp 不揮発性半導体記憶装置
US20190035449A1 (en) * 2017-07-26 2019-01-31 Kabushiki Kaisha Toshiba Memory system, semiconductor storage device, and signal processing system
CN110277119A (zh) * 2018-03-15 2019-09-24 东芝存储器株式会社 半导体存储装置

Also Published As

Publication number Publication date
CN113393874B (zh) 2024-04-12
TWI755799B (zh) 2022-02-21
TW202137209A (zh) 2021-10-01
JP2021144771A (ja) 2021-09-24
US11335422B2 (en) 2022-05-17
US20210287755A1 (en) 2021-09-16

Similar Documents

Publication Publication Date Title
TWI666635B (zh) Semiconductor memory device
CN108573725B (zh) 磁存储装置
US10937947B2 (en) Magnetic memory device with a nonmagnet between two ferromagnets of a magnetoresistive effect element
CN111724839B (zh) 磁存储装置
US6980464B2 (en) Magnetic random access memory
TWI789840B (zh) 磁性記憶裝置及記憶系統
JP2020155442A (ja) 磁気デバイス
CN113393874B (zh) 半导体存储装置以及存储系统
US6477081B2 (en) Integrated memory having memory cells with a magnetoresistive storage property
CN112490263A (zh) 磁性装置
US11495295B2 (en) Variable resistance memory device
CN113380944A (zh) 磁存储装置
US10867650B2 (en) Magnetic storage device
US20220085279A1 (en) Magnetic memory device
JP2023140671A (ja) 磁気記憶装置
CN116806114A (zh) 磁存储装置
JP2022049876A (ja) 磁気記憶装置及び磁気記憶装置の製造方法
TW202411993A (zh) 記憶體裝置之形成方法
JP2024038840A (ja) メモリデバイスのフォーミング方法
CN113394340A (zh) 磁存储装置以及磁存储装置的制造方法
CN117672303A (zh) 存储器装置的形成方法
CN117746937A (zh) 存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant