CN110277119A - 半导体存储装置 - Google Patents

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Abstract

一实施方式提供一种能够容易地将存储单元变成高电阻状态或低电阻状态的半导体存储装置。根据一实施方式，提供一种具有第1线、第2线、第1存储单元及控制电路的半导体存储装置。第1线在第1方向上延伸。第2线在第2方向上延伸。第1存储单元包含相变元件。第1存储单元配置在第1线与第2线之间。控制电路具有预先设定的电压。在对第1存储单元执行写入动作时，控制电路在第1期间，经由第1线及第2线对第1存储单元的两端施加比预先设定的电压高的电压，在第2期间，经由第1线及第2线对第1存储单元的两端施加预先设定的电压。第2期间是继第1期间之后的期间。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2018-48446号(申请日：2018年3月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
在具有包含相变元件的存储单元的半导体存储装置中，根据施加在相变元件两端的电压的大小及变化速度，使存储单元变成高电阻状态(复位状态)或低电阻状态(置位状态)，由此将信息存储到存储单元。此时，较为理想的是根据应该存储到存储单元的信息，使存储单元变成高电阻状态或低电阻状态。
发明内容
一实施方式提供一种能够容易地将存储单元变成高电阻状态或低电阻状态的半导体存储装置。
根据一实施方式，提供一种具有第1线、第2线、第1存储单元及控制电路的半导体存储装置。第1线在第1方向上延伸。第2线在第2方向上延伸。第1存储单元包含相变元件。第1存储单元配置在第1线与第2线之间。控制电路具有预先设定的电压。在对第1存储单元执行写入动作时，控制电路在第1期间，经由第1线及第2线对第1存储单元的两端施加比预先设定的电压高的电压，在第2期间，经由第1线及第2线对第1存储单元的两端施加预先设定的电压。第2期间是继第1期间之后的期间。
附图说明
图1是表示实施方式的半导体存储装置的构成的图。
图2是表示实施方式中的非易失性存储器的构成的图。
图3是表示实施方式中的存储单元阵列的构成的图。
图4是表示实施方式中的存储单元的构成的图。
图5是表示实施方式中的存储单元的电压电流特性的图。
图6是表示实施方式中的字线控制电路的构成的图。
图7是表示实施方式中的位线控制电路的构成的图。
图8是表示实施方式中的非易失性存储器中的信息的重写动作的波形图。
图9(a)及(b)是表示实施方式中的对存储单元施加的电压的图。
图10是表示实施方式的第1变化例中的字线控制电路的构成的图。
图11是表示实施方式的第1变化例中的字线控制电路的动作的波形图。
图12是表示实施方式的第1变化例中的位线控制电路的构成的图。
图13是表示实施方式的第2变化例中的波形产生电路的构成的图。
图14是表示实施方式的第2变化例中的非易失性存储器中的信息的重写动作的波形图。
图15是表示实施方式的第3变化例中的非易失性存储器中的信息的重写动作的波形图。
图16(a)及(b)是表示实施方式的第3变化例中的对存储单元施加的电压的图。
图17是表示实施方式的第4变化例中的非易失性存储器中的信息的重写动作的波形图。
具体实施方式
以下，参照附图对实施方式的半导体存储装置详细地进行说明。此外，并非是通过该实施方式来限定本发明。
(实施方式)
对实施方式的半导体存储装置进行说明。半导体存储装置具有包含多个存储单元的非易失性存储器。多个存储单元各自包含相变元件。相变元件能够将相变材料的两种不同相状态当作存储信息。相变材料例如可以使用硫属化物系材料(Ge、Sb、Te)。
在要重写存储在存储单元的信息的情况下，半导体存储装置会对存储单元施加阈值以上的电压而使相变元件发生快回(snap back，急剧的电阻降低)现象。一旦发生快回现象，那么相变元件中就会有较大的单元电流(复位电流)流通，相变元件因焦耳热而成为熔融状态。此后，根据施加在相变元件两端的电压的大小及变化速度，使存储单元变成高电阻状态(复位状态)或低电阻状态(置位状态)，由此将信息存储到存储单元。例如，如果使施加在存储单元的电压急剧降低，那么相变元件会从熔融状态急速冷却，以结晶性较低的状态(例如非晶质状态)凝固，成为高电阻状态(复位状态)，而在存储单元存储"0"。如果使施加在存储单元的电压缓慢降低，那么相变元件会从熔融状态缓慢冷却，以结晶性较高的状态(例如结晶状态)凝固，成为低电阻状态(置位状态)，而在存储单元存储"1"。存储单元的高电阻状态的阈值(电压)比存储单元的低电阻状态的阈值(电压)高。
在重写信息时，可以预先设定电压V1作为应该施加在存储单元两端的电压，该电压V1的值的一半比存储单元的低电阻状态的阈值(电压)的设计值低。
在要读出存储在存储单元的信息的情况下，将具有低电阻状态的阈值与高电阻状态的阈值之间的电平的读出电压施加到存储单元。如果存储单元处于低电阻状态，那么相变元件会发生快回现象而有较大的单元电流流通，如果存储单元处于高电阻状态，那么相变元件不会发生快回现象，因此有较小的单元电流流通或者几乎没有单元电流流通。由此，能够通过检测单元电流的电平，而检测出存储在存储单元的信息是"0"还是"1"。
相变元件例如可以由硫属化物系材料所形成，但硫属化物是带隙较窄的半导体，存在温度越高则电阻越低的倾向。该倾向在非晶质状态下比在结晶状态下更为明显。因此，为了提高能够使用半导体存储装置的环境温度，对于存储单元来说较为理想的是确保低电阻状态的阈值与高电阻状态的阈值之间的电压差即读出裕度较大。
作为用来确保读出裕度较大的对策，可以考虑提高高电阻状态的阈值(对策1)。在对策1中，如果将高电阻状态的阈值设定为比预先设定的电压V1高，那么即便将该电压V1施加到存储单元的两端也不会发生快回现象，因此有可能难以进行信息的重写。另外，为了以低成本构成半导体存储装置，较为理想的是能够活用现有的控制，即能够在不实质性变更预先设定的电压V1的条件下控制存储单元。
作为用来确保读出裕度较大的另一个对策，可以考虑降低低电阻状态的阈值(对策2)。在对策2中，虽然能够在不实质性变更预先设定的电压V1的条件下控制选择存储单元，但如果将低电阻状态的阈值设定为比预先设定的电压V1的一半低，那么会使存储单元阵列中的并非为重写对象的非选择存储单元发生快回现象，而有可能在非选择存储单元存储错误的信息。即，有可能发生不正确信息的重写。
因此，实施方式中，在半导体存储装置中，将各存储单元的高电阻状态的阈值设定为比预先设定的电压V1高，在重写时对存储单元暂时施加比预先设定的电压V1高的电压，然后施加预先设定的电压V1，由此兼顾较大读出裕度的确保与正确信息的重写。
具体来说，半导体存储装置是交叉点型的存储设备，具有多条字线及多条位线，在字线与位线交叉的位置配置有存储单元。该半导体存储装置是以使各存储单元的高电阻状态的阈值比预先设定的电压V1高的方式设计的。进而，在编程时(重写信息时)，使连接于选择存储单元的字线(选择字线)的电压暂时过冲，以便对编程对象的存储单元(选择存储单元)暂时施加超过高电阻状态的阈值的电压。此时，使非选择位线的电压也暂时过冲，以免半选择存储单元快回。由此，能够一边避免非选择存储单元误被编程一边对选择存储单元确实地进行编程。
更具体来说，半导体存储装置200像图1所示的那样构成。图1是表示半导体存储装置200的构成的图。半导体存储装置200与主机300能够通信地连接，对于主机300来说作为外部存储媒体发挥功能。半导体存储装置200具有非易失性存储器100及控制器210。控制器210根据来自主机300的要求或者自主地进行非易失性存储器100的控制。
控制器210具有控制部211、主机I/F(接口)212、存储器I/F(接口)213、ECC(错误校正)处理部214、缓冲存储器215、及总线216。控制部211、主机I/F(接口)212、存储器I/F(接口)213、ECC(错误校正)处理部214、缓冲存储器215经由总线216能够相互通信地连接。控制部211例如为CPU(中央处理运算单元)，统括地控制控制器210中的各部。主机I/F212是与主机300进行通信的媒介。存储器I/F213是与非易失性存储器100交接数据、指示的媒介。ECC处理部214进行从非易失性存储器100读出的数据的错误校正处理。缓冲存储器215对在与非易失性存储器100之间交接的数据、指示进行缓冲，或用作控制部211的工作区。
其次，使用图2～图4对非易失性存储器100进行说明。图2是表示非易失性存储器100的构成的图。图3是表示存储单元阵列1的构成的图。图4是表示存储单元MC的构成的电路图。
非易失性存储器100例如为具有交叉点型的存储单元阵列1的ReRAM(ResistanceRandom Access Memory，电阻式随机存取存储器)。非易失性存储器100具有存储单元阵列1、多条字线WL-1～WL-N、行控制电路2、多条位线BL-1～BL-M、列控制电路3、地址接收器4、地址寄存器5、写入/读出/删除用电源产生电路6、电源驱动器电路7、命令控制电路83、写入数据存储用寄存器8、写入控制电路84、数据恢复电路10、数据输入电路81、及数据输出电路82。N设为4以上的整数，M设为2以上的整数。
如图3所示，在存储单元阵列1中，排列着多个存储单元MC(1,1)～MC(N,M)。例如，在N条字线WL-1～WL-N与M条位线BL-1～BL-M交叉的位置，二维排列着多个存储单元MC(1,1)～MC(N,M)。在存储单元阵列1中，可以通过将存储单元MC的二维排列(存储器层)积层而实现存储单元MC的三维排列。
如图4所示，在配置于字线WL与位线BL的交叉位置的存储单元MC中，串联连接着整流元件D及相变元件R。整流元件D例如为二极管，阴极连接于相变元件R，阳极连接于位线BL。相变元件R的一端连接于字线WL，另一端连接于整流元件D。
相变元件R是在结晶性互不相同的两种电阻值状态、例如低电阻状态与高电阻状态这两种电阻值状态之间转换的元件。在两种电阻值状态中，低电阻状态对应于结晶性较高的状态(例如结晶状态)，高电阻状态对应于结晶性较低的状态(例如非晶质状态)。根据施加在相变元件R两端的电压的大小及变化速度，使存储单元R变成高电阻状态(复位状态)或低电阻状态(置位状态)，由此将信息存储到存储单元MC。
例如，在存储单元MC处于低电阻状态的情况下，存储单元MC具有图5中单点划线所示的电流电压特性。因此，通过对存储单元MC施加电压V1，能够对存储单元MC施加阈值VthL以上的电压而使其发生快回现象。
另一方面，在存储单元MC处于高电阻状态的情况下，存储单元MC具有图5中实线所示的电压电流特性。因此，即便对存储单元MC施加电压V1，也不会对存储单元MC施加阈值VthH以上的电压而难以使其发生快回现象。因此，在要重写存储在存储单元MC的信息的情况下，如图5中虚线所示，使对存储单元MC施加的电压暂时过冲而达到电压V1+ΔVOS1。在电压V1+ΔVOS1中，ΔVOS1(＞0)表示过冲部分的电压量。由此，能够对存储单元MC施加阈值VthH以上的电压而使其发生快回现象。
另外，在要读出存储在存储单元MC的信息的情况下，将具有低电阻状态的阈值VthL与高电阻状态的阈值VthH之间的电平的读出电压(例如Vr1)施加到存储单元MC。如果存储单元MC处于低电阻状态，那么相变元件会发生快回现象而有较大的单元电流(电流Ilrs)流通，如果存储单元MC处于高电阻状态，那么相变元件R不会发生快回现象，因此有较小的单元电流(电流Ihrs)流通或者几乎没有单元电流流通。由此，能够通过检测单元电流的电平，而检测出存储在存储单元MC的信息是"0"还是"1"。即，低电阻状态的阈值VthL与高电阻状态的阈值VthH之间的电压差成为表示读出电压所能取值的范围的读出裕度RM。
此外，在图4中，例示从位线BL朝字线WL的方向成为整流元件D的顺向的构成来作为各存储单元MC的构成，但也可以是从位线BL朝字线WL的方向成为整流元件D的逆向的构成。另外，也可以是在各存储单元MC内将整流元件D与相变元件R的配置调换所成的构成。
图2所示的地址接收器4将从外部供给的地址信号存储到地址寄存器5。命令控制电路83接收从外部供给的命令，并将与命令相对应的指令发出到各电路。例如，命令控制电路83发出用来控制写入/读出/删除动作中的动作电压或动作时刻等的指令。地址寄存器5按照来自命令控制电路83的指令，将地址信号发送到行控制电路2及列控制电路3。
数据输入电路81将从外部输入的数据(写入数据)暂时存储到写入数据存储用寄存器8。写入数据存储用寄存器8按照来自命令控制电路83的指令，将数据发送到写入控制电路84。写入控制电路84控制从电源驱动器电路7传送过来的电压。
数据输出电路82经由外部I/O(Input/Output，输入/输出)线连接于外部的主机(未图示)，并以主机为目标进行读出数据的输出、写入完成的通知、删除完成的通知。
写入/读出/删除用电源产生电路6分别产生写入/读出/删除用的电源电压并将它们供给到电源驱动器电路7。
电源驱动器电路7根据来自命令控制电路83的指令，将写入/读出/删除用的电源电压供给到行控制电路2及列控制电路3。
图3所示的N条字线WL-1～WL-N在多个存储单元MC(1,1)～MC(N,M)之间于沿着行(row)的方向上延伸。
图2所示的行控制电路2设置在与存储单元阵列1在字线WL的延伸方向上邻接的位置。行控制电路2连接于N条字线WL-1～WL-N。行控制电路2具有字线控制电路21。字线控制电路21从地址寄存器5接收地址信号，并按照地址信号驱动字线WL。
字线控制电路21例如像图6所示的那样构成。图6是表示字线控制电路21的构成的电路。字线控制电路21具有行解码器211、N个选择开关212-1～212-N、N个反相器213-1～213-N、N个非选择开关214-1～214-N、及波形产生电路215。N个选择开关212-1～212-N、N个反相器213-1～213-N、N个非选择开关214-1～214-N对应于N条字线WL-1～WL-N。
各选择开关212-1～212-N例如为NMOS(N-Metal-Oxide-Semiconductor，N型金属氧化物半导体)晶体管，栅极连接于行解码器211，源极连接于波形产生电路215，漏极连接于对应的字线WL。各非选择开关214-1～214-N例如为NMOS晶体管，栅极连接于对应的反相器213，源极连接于接地电位，漏极连接于对应的字线WL。各反相器213-1～213-N的输入节点连接于行解码器211，输出节点连接于对应的非选择开关214的控制端子(栅极)。波形产生电路215能够产生并输出包含过冲的电压(参照图8)。波形产生电路215例如可以通过对产生现有的电压波形的电路追加产生过冲成分并将其加到现有的电压波形上的电路，来简单地追加性地构成。
行解码器211根据从地址寄存器5接收到的地址信号，将N个控制信号 中对应于选择字线的控制信号设为有效电平(例如H电平)，将对应于非选择字线的控制信号设为无效电平(例如L电平)。随之，N个选择开关212-1～212-N中对应于选择字线WL的选择开关212接通而将波形产生电路215连接于选择字线WL，对应于非选择字线WL的非选择开关214接通而将接地电位连接于非选择字线WL。由此，能够将波形产生电路215中所产生的包含过冲的电压选择性地供给到选择字线WL。
图3所示的M条位线BL-1～BL-M在多个存储单元MC(1,1)～MC(N,M)之间于沿着列(column)的方向上延伸。
图2所示的列控制电路3设置在与存储单元阵列1在位线BL的延伸方向上邻接的位置。列控制电路3连接于M条位线BL-1～BL-M。列控制电路3具有位线控制电路31及读出放大器电路32。位线控制电路31从地址寄存器5接收地址信号，并按照地址信号驱动位线BL。
位线控制电路31例如像图7所示的那样构成。图7是表示位线控制电路31的构成的电路。位线控制电路31具有列解码器311、M个选择开关312-1～312-M、M个反相器313-1～313-M、M个非选择开关314-1～314-M、及波形产生电路315。M个选择开关312-1～312-M、M个反相器313-1～313-M、M个非选择开关314-1～314-M对应于M条位线BL-1～BL-M。
各选择开关312-1～312-M例如为NMOS晶体管，栅极连接于列解码器311，源极连接于波形产生电路315，漏极连接于对应的位线BL。各非选择开关314-1～314-M例如为NMOS晶体管，栅极连接于对应的反相器313，源极连接于接地电位，漏极连接于对应的位线BL。各反相器313-1～313-M的输入节点连接于列解码器311，输出节点连接于对应的非选择开关314的控制端子(栅极)。波形产生电路315能够产生不包含过冲的电压(参照图8)并将其从端子TM1输出，并且产生包含过冲的电压(参照图8)并将其从端子TM2输出。波形产生电路315例如可以通过对产生现有的电压波形并将其从端子TM1输出的电路追加产生过冲成分并将其加到现有的电压波形上再将其从端子TM2输出的电路，来简单地追加性地构成。
列解码器311根据从地址寄存器5接收到的地址信号，将M个控制信号 中对应于选择位线的控制信号设为有效电平(例如H电平)，将对应于非选择位线的控制信号设为无效电平(例如L电平)。随之，M个选择开关312-1～312-M中对应于选择位线BL的选择开关312接通而将波形产生电路315的端子TM1连接于选择位线BL，对应于非选择位线BL的非选择开关314接通而将波形产生电路315的端子TM2连接于非选择位线WL。由此，能够将波形产生电路315中所产生的不包含过冲的电压选择性地供给到选择位线BL，并且将波形产生电路315中所产生的包含过冲的电压选择性地供给到非选择位线BL。
图2、图3所示的位线控制电路31例如选择位线BL-k，而对第k列存储单元MC(1,k)～(N,k)中被选择的存储单元，执行向存储单元的数据写入、及从存储单元的数据读出。另外，位线控制电路31经由读出放大器电路32将所读出的数据放大并输出到寄存器91。读出放大器电路32将检测结果S/A_OUT输出到寄存器91。
此外，包含电源驱动器电路7、写入控制电路84、字线控制电路21、位线控制电路31的构成可以视为用来在对存储单元MC(1,k)～MC(N,M)重写信息时控制字线WL-1～WL-N的电压及位线BL-1～BL-M的电压的控制电路CL。
其次，使用图8对非易失性存储器100中的信息的重写动作进行说明。图8是表示非易失性存储器100中的信息的重写动作的波形图。
在图8中，对如下情况进行例示：控制电路CL具有电压V1，各存储单元MC的高电阻状态的阈值设定为比电压V1高，控制电路CL在应该重写信息的选择存储单元MC存储着高电阻状态(复位状态)。
在期间TP1，控制电路CL经由选择字线WL及选择位线BL对选择存储单元MC的两端施加比电压V1高的电压。
具体来说，控制电路CL在期间TP1，将选择字线WL的电位VWS设为比选择电位高的电位(例如1/2×V1+ΔVOS1、V1＞0、ΔVOS1＞0)。控制电路CL通过将选择字线WL的电位VWS的波形控制为像按照从基准电位(接地电位)超过选择电位(1/2×V1)再到指定电位(1/2×V1+ΔVOS1)为止的过程过冲那样的波形，能够将选择字线WL的电位VWS设为比该选择电位高的电位。与此同时，控制电路CL将选择位线BL的电位VBS设为选择电位(例如-1/2×V1)。
由此，对图9(a)中以“S”表示的选择存储单元MC(s－1,k+1)的两端，施加如下电压：
1/2×V1+ΔVOS1－(-1/2×V1)＝V1+ΔVOS1。
图9(a)是表示在期间TP1对各存储单元MC施加的电压的图。如果考虑到ΔVOS1＞0，那么选择存储单元“S”的两端电压成为
V1+ΔVOS1＞V1，
从而选择存储单元“S”的两端会被施加比电压V1高的电压。
此时，图9(a)中以“F”表示的存储单元MC(s－1,k－1)、MC(s—1,k)为非选择存储单元MC，但由于其一端经由选择字线WL-(s—1)被供给选择电位VWS＝1/2×V1+ΔVOS1，而另一端经由非选择位线BL-(k－1)、BL-k被供给非选择电位VBU，因此将其称为半选择存储单元“F”。如果设为VBU＝0(接地电位)，那么半选择存储单元“F”的两端会被施加VWS—VBU＝1/2×V1+ΔVOS1(＞1/2×V1)，因此尽管它为非选择，也会发生快回现象，而有可能被存储错误的信息。即，有可能发生不正确信息的重写。
因此，控制电路CL在期间TP1，将非选择位线BL的电位VBU设为比非选择电位(接地电位)高的电位(例如ΔVOS2＞0)。如图8所示，控制电路CL通过将非选择位线BL的电位VBS的波形控制为像按照从非选择电位(接地电位)到指定电位(ΔVOS2)为止的过程过冲那样的波形，能够将非选择位线WL的电位VBS设为比该非选择电位高的电位。与此同时，控制电路CL将非选择字线WL的电位VWU设为非选择电位(接地电位)。
电位VBU的过冲量可以设为
ΔVOS2≧ΔVOS1，
而成为电位VWS的过冲量以上。
由此，对图9所示的半选择存储单元“F”的两端，施加VWS—VBU＝1/2×V1+(ΔVOS1－ΔVOS2(≦1/2×V1)的电压，因此能够防止快回现象的发生。
此外，图9(a)中以“H”表示的存储单元MC(s,k+1)、MC(s+1,k+1)为非选择存储单元MC，但由于其一端经由非选择字线WL-s、WL-(s+1)被供给非选择电位VWU＝0(接地电位)，而另一端经由选择位线BL-(k+1)被供给选择电位VBS＝-1/2×V1，因此将其称为半选择存储单元“H”。半选择存储单元“H”的两端会被施加VWU－VBS＝+1/2×V1，因此不会发生快回现象。
另外，图9(a)中以“U”表示的存储单元MC(k—1,s)、MC(k,s)、MC(k—1,s+1)、MC(k,s+1)为非选择存储单元MC，由于其一端经由非选择字线WL-s、WL-(s+1)被施加非选择电位VWU＝0(接地电位)，而另一端经由非选择位线BL-(k－1)、BL-k被施加非选择电位VBS＝ΔVOS2，因此将其称为非选择存储单元“U”。非选择存储单元“U”的两端会被施加VWU—VBU＝-ΔVOS2，因此不会发生快回现象。
在图8所示的期间TP2，控制电路CL经由选择字线WL及选择位线BL对选择存储单元MC的两端施加电压V1。期间TP2是继期间TP1之后的期间。
具体来说，控制电路CL在期间TP2，将选择字线WL的电位VWS设为选择电位(1/2×V1)，并且将选择位线BL的电位VBS设为选择电位(-1/2×V1)。
由此，对图9(b)所示的选择存储单元“S”的两端，施加如下电压：
+1/2×V1－(-1/2×V1)＝V1，
但由于已经发生了快回现象，因此成为能够重写选择存储单元“S”的信息的状态。图9(b)是表示在期间TP2对各存储单元MC施加的电压的图。
另外，由于对图9(b)所示的半选择存储单元“F”的两端，施加如下电压：
+1/2×V1－0＝1/2×V1，
对半选择存储单元“H”的两端，施加如下电压：
0—(-1/2×V1)＝1/2×V1，
对非选择存储单元“U”的两端，施加如下电压：
0－0＝0，
因此各自都不会发生快回现象。
在期间TP3，控制电路CL根据施加在相变元件R两端的电压的大小及变化速度，使选择存储单元MC变成高电阻状态(复位状态)或低电阻状态(置位状态)。
具体来说，在被控制器210(参照图1)要求在选择存储单元MC存储"0"的情况下，控制电路CL如图8中单点划线所示，使选择字线WL的电位VWS从选择电位(+1/2×V1)以变化速度CV1变化到非选择电位(0)。变化速度CV1是使相变元件从熔融状态急速冷却的变化速度。与此同时，控制电路CL如图8中单点划线所示，使选择位线BL的电位VBS从选择电位(-1/2×V1)以变化速度CV1'变化到非选择电位(0)。变化速度CV1'是对应于变化速度CV1的变化速度，而且是使相变元件从熔融状态急速冷却的变化速度。由此，选择存储单元MC中所包含的相变元件从熔融状态急速冷却，以结晶性较低的状态(例如非晶质状态)凝固，成为高电阻状态(复位状态)，而在存储单元MC存储"0"。
另外，在被控制器210(参照图1)要求在选择存储单元MC存储"1"的情况下，控制电路CL如图8中实线所示，使选择字线WL的电位VWS从选择电位(+1/2×V1)以变化速度CV2变化到非选择电位(0)。变化速度CV2是比变化速度CV1慢的变化速度，而且是使相变元件从熔融状态缓慢冷却的变化速度。与此同时，控制电路CL如图8中实线所示，使选择位线BL的电位VBS从选择电位(-1/2×V1)以变化速度CV2'变化到非选择电位(0)。变化速度CV2'是比变化速度CV1'慢的变化速度，并且是对应于变化速度CV2的变化速度，而且是使相变元件从熔融状态缓慢冷却的变化速度。由此，选择存储单元MC中所包含的相变元件从熔融状态缓慢冷却，以结晶性较高的状态(例如结晶状态)凝固，成为低电阻状态(置位状态)，而在存储单元MC存储"1"。
如上所述，实施方式中，在半导体存储装置200中，将各存储单元MC的高电阻状态的阈值设定为比预先设定的电压V1高，在重写时对存储单元MC暂时施加比电压V1高的电压，然后施加电压V1。例如，半导体存储装置200使选择字线的电位暂时过冲，使之成为比选择电位高的电位，然后维持在选择电位。随之，半导体存储装置200使非选择位线的电位暂时过冲，使之成为比非选择电位高的电位，然后恢复到非选择电位。由此，能够一边确保较大的读出裕度一边进行正确信息的重写。
此外，也可以通过将选择字线WL自身预先设为浮动状态，使与选择字线WL电容耦合的配线的电位变动，由此使选择字线WL的电位过冲，以这样的形态来代替使选择字线WL的电位直接过冲。
例如，字线控制电路21i也可以像图10所示的那样构成。图10是表示实施方式的第1变化例中的字线控制电路21i的构成的图。字线控制电路21i具有多个电容元件216i-1～216i-N、驱动线217i、及多个切断开关218-1～218-N。多个电容元件216i-1～216i-N对应于多条字线WL-1～WL-N。电容元件216i-1的一端连接于驱动线217i，另一端连接于对应的字线WL-1。电容元件216i-N的一端连接于驱动线217i，另一端连接于对应的字线WL-N。多个切断开关218-1～218-N对应于多条字线WL-1～WL-N。各切断开关218-1～218-N例如为PMOS(P-Metal-Oxide-Semiconductor，P型金属氧化物半导体)晶体管，栅极连接于控制节点Nc1，源极连接于选择开关212-1～212-N的源极，漏极连接于电源电位PWR。从电源驱动器电路7对控制节点Nc1供给切断控制信号
此时，字线控制电路21i可以像图11所示的那样动作。图11是表示实施方式的第1变化例中的字线控制电路21i的动作的波形图。
在时刻t1，行解码器211根据从地址寄存器5接收到的地址信号，将N个控制信号(参照图7)中对应于选择字线的控制信号设为有效电平(例如H电平)，将对应于非选择字线的控制信号设为无效电平(例如L电平)。随之，N个选择开关212-1～212-N中对应于选择字线WL的选择开关212接通而经由切断开关218将电源电位PWR连接于选择字线WL，对应于非选择字线WL的非选择开关214接通而将接地电位连接于非选择字线WL。
在时刻t2，如果切断控制信号从无效电平(例如L电平)变成有效电平(例如H电平)，那么切断开关218断开而使选择字线WL成为浮动状态。
在时刻t3，将波形产生电路215中所产生的包含过冲的电压经由驱动线217i及电容元件216i选择性地供给到选择字线WL。
在时刻t4，来自波形产生电路215的电压的过冲结束，电压成为对应于选择电位的电平。
在时刻t5，如果切断控制信号从有效电平(例如H电平)恢复到无效电平(例如L电平)，那么切断开关218接通而解除选择字线WL的浮动状态，从而将选择字线WL再次连接到电源电位PWR。
在时刻t6，行解码器211将对应于选择字线的控制信号设为无效电平(例如L电平)。
同样地，如图12所示，位线控制电路31i具有多个电容元件316i-1～316i-M、驱动线317i、及多个切断开关218-1～218-N。图12是表示实施方式的第1变化例中的位线控制电路31i的构成的图。多个电容元件316i-1～316i-M对应于多条位线BL-1～WL-M。电容元件316i-1的一端连接于驱动线317i，另一端连接于对应的位线BL-1。电容元件316i-M的一端连接于驱动线317i，另一端连接于对应的位线BL-M。多个切断开关318-1～318-N对应于多条位线BL-1～BL-M。各切断开关318-1～318-M例如为PMOS晶体管，栅极连接于控制节点Nc2，源极连接于选择开关312-1～312-M的源极，漏极连接于电源电位PWR。从电源驱动器电路7对控制节点Nc2供给切断控制信号
列解码器311根据从地址寄存器5接收到的地址信号，将M个控制信号 (参照图8)中对应于选择位线的控制信号设为有效电平(例如H电平)，将对应于非选择位线的控制信号设为无效电平(例如L电平)。随之，M个选择开关312-1～312-M中对应于选择位线BL的选择开关312接通而将波形产生电路315的端子TM1连接于选择位线BL，对应于非选择位线BL的非选择开关314接通而经由切断开关318将电源电位PWR连接于非选择位线BL。此后，如果切断控制信号从无效电平(例如L电平)变成有效电平(例如H电平)，那么切断开关318断开而将非选择位线BL设为浮动状态。由此，能够将波形产生电路315中所产生的不包含过冲的电压选择性地供给到选择位线BL，并且将波形产生电路315中所产生的包含过冲的电压经由驱动线317i及电容元件316i选择性地供给到非选择位线BL。此后，来自波形产生电路315的电压的过冲结束，该电压成为对应于选择电位的电平。此后，如果切断控制信号从有效电平(例如H电平)恢复到无效电平(例如L电平)，那么切断开关318接通而解除选择字线WL的浮动状态，从而将非选择位线BL再次连接到电源电位PWR。此后，行解码器211将对应于选择字线的控制信号设为无效电平(例如L电平)。
通过此种构成，也能够一边确保较大的读出裕度一边进行正确信息的重写。
或者，也可以预先准备两种选择电位，将选择字线的电位暂时设为较高的选择电位，然后再将其设为通常的选择电位，以这样的形态来代替使选择字线的电位暂时过冲，使之成为比选择电位高的电位，然后再将其设为选择电位。
例如，字线控制电路21j中的波形产生电路215j可以像图13所示的那样构成。图13是表示实施方式的第2变化例中的波形产生电路215j的构成的图。
波形产生电路215j具有信号产生电路215a、开关215b、反相器215c、及开关215d。信号产生电路215a根据从写入控制电路84接收到的控制信号，产生使能信号使能信号可以设为低有效的信号。开关215b可以由PMOS晶体管所构成。开关215b接收使能信号在使能信号为无效电平(例如H电平)期间断开而将电源电位(1/2×V1)从输出节点Nout电阻断，在使能信号为有效电平(例如L电平)期间接通而将电源电位(1/2×V1)电连接到输出节点Nout。反相器215c产生将使能信号逻辑反转所得的使能信号并将其供给到开关215d。使能信号可以设为低有效的信号。开关215d可以由PMOS晶体管所构成。开关215d接收使能信号在使能信号为有效电平(例如L电平)期间接通而将电源电位(1/2×V1+ΔVOS1)电连接到输出节点Nout，在使能信号为无效电平(例如H电平)期间断开而将电源电位(1/2×V1+ΔVOS1)从输出节点Nout电阻断。
此外，对于位线控制电路中的波形产生电路，也可以添加与添加到字线控制电路21j中的波形产生电路215j的变更相同的构成变更。
在该情况下，非易失性存储器200中的信息的重写动作如图14所示，在如下方面与实施方式不同。图14是表示实施方式的第2变化例中的非易失性存储器200中的信息的重写动作的波形图。
在期间TP1j，控制电路CL将使能信号设为H电平，由此将选择字线WL的电位VWS维持在比选择电位高的电位(例如1/2×V1+ΔVOS1、ΔVOS1＞0)。控制电路CL使选择字线WL的电位VWS按照从基准电位(接地电位)超过选择电位(1/2×V1)再到指定电位(1/2×V1+ΔVOS1)为止的过程上升并维持指定时间，此后将选择字线WL的电位VWS设为选择电位(1/2×V1)。随之，控制电路CL使非选择位线BL的电位VBU按照从非选择电位(接地电位)到指定电位(ΔVOS2)为止的过程上升并维持指定时间，此后使非选择位线BL的电位VBU恢复到非选择电位(接地电位)。
在期间TP2、TP3，控制电路CL将使能信号设为L电平。随之，可以进行与实施方式相同的动作。
通过此种动作，也能够一边确保较大的读出裕度一边进行正确信息的重写。
或者，也可以通过使选择位线的电位暂时下冲，使之成为比选择电位低的电位，然后维持在选择电位，以这样的形态来代替使选择字线的电位暂时过冲，使之成为比选择电位高的电位，然后维持在选择电位，由此实现对选择存储单元MC暂时施加比电压V1高的电压，然后施加电压V1的动作。
在该情况下，非易失性存储器200中的信息的重写动作如图15所示，在如下方面与实施方式不同。图15是表示实施方式的第3变化例中的非易失性存储器200中的信息的重写动作的波形图。
在期间TP1k，控制电路CL将选择位线BL的电位VBS设为比选择电位低的电位(例如-1/2×V1－ΔVUS1)。控制电路CL通过将选择位线BL的电位VBS的波形控制为像按照从基准电位(接地电位)低于选择电位(-1/2×V1)再到指定电位(-1/2×V1—ΔVUS1、ΔVUS1＞0)为止的过程下冲那样的波形，能够将选择位线BL的电位VBS设为比该选择电位低的电位。与此同时，控制电路CL使选择字线WL的电位VWS上升到选择电位(例如1/2×V1)并维持在该选择电位。
另外，随着使选择位线BL的电位VBS下冲，控制电路CL将非选择字线WL的电位VWU设为比非选择电位(接地电位)低的电位(例如-ΔVUS2、ΔVUS2＞0)。控制电路CL通过像图15所示的那样，将非选择字线WL的电位VWU的波形控制为像按照从非选择电位(接地电位)到指定电位(-ΔVUS2)为止的过程下冲那样的波形，能够将非选择字线WL的电位VWU设为比该非选择电位低的电位。电位VWU的下冲量(ΔVUS2)可以设为电位VBS的下冲量(ΔVUS1)以上。
由此，对图16(a)所示的半选择存储单元“H”的两端，施加VWU—VBS＝1/2×V1+(ΔVUS1－ΔVUS2)(≦1/2×V1)的电压，因此能够防止快回现象的发生。图16是表示实施方式的第3变化例中的对存储单元MC施加的电压的图。
如图15、图16(b)所示，期间TP2、TP3的动作与实施方式相同。
通过此种动作，也能够在重写时对存储单元MC暂时施加比电压V1高的电压，然后施加电压V1，从而能够一边确保较大的读出裕度一边进行正确信息的重写。
或者，也可以预先准备两种选择电位，将选择位线的电位暂时设为较低的选择电位，然后再将其设为通常的选择电位，以这样的形态来代替使选择位线的电位暂时下冲，使之成为比选择电位低的电位，然后再将其设为选择电位。
在该情况下，非易失性存储器200中的信息的重写动作如图17所示，在如下方面与实施方式不同。图17是表示实施方式的第4变化例中的非易失性存储器200中的信息的重写动作的波形图。
在期间TP1s，控制电路CL将选择位线BL的电位VBS维持在比选择电位低的电位(例如-1/2×V1－ΔVUS1＜-1/2×V1)。控制电路CL使选择位线BL的电位VBS按照从基准电位(接地电位)低于选择电位(-1/2×V1)再到指定电位(-1/2×V1－ΔVUS1)为止的过程下降并维持指定时间，此后将选择位线BL的电位VBS设为选择电位(-1/2×V1)。随之，控制电路CL使非选择字线WL的电位VWU按照从非选择电位(接地电位)到指定电位(-ΔVUS2)为止的过程下降并维持指定时间，此后使非选择字线WL的电位VWU恢复到非选择电位(接地电位)。
在期间TP2、TP3，可以进行与实施方式相同的动作。
通过此种动作，也能够一边确保较大的读出裕度一边进行正确信息的重写。
另外，整流元件D除了二极管等整流元件以外，例如也可以为两端子间开关元件。在施加在两端子间的电压为阈值以上的情况下，开关元件为“高电阻”状态、例如电性非导通状态。在施加在两端子间的电压为阈值以上的情况下，开关元件变成“低电阻状态”、例如电性导通状态。开关元件可以是不管电压极性为何都具有此功能。在该开关元件中，含有选自由Te、Se及S所组成的群的至少一种以上硫属元素。或者，也可以含有包含所述硫属元素的化合物即硫属化物。该开关元件也可以在此以外还含有选自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb所组成的群的至少一种以上元素。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意图限定发明的范围。这些新颖的实施方式可以通过其他各种方式实施，且可以在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。
[符号的说明]
100 非易失性存储器
200 半导体存储装置
BL、BL-1～BL-M 位线
CL 控制电路
MC、MC(1,1)～MC(N,M) 存储单元
WL、WL-1～WL-N 字线

Claims (5)

1.一种半导体存储装置，具备：
第1线，在第1方向上延伸；
第2线，在第2方向上延伸；
第1存储单元，包含相变元件，配置在所述第1线与所述第2线之间；及
控制电路，具有预先设定的电压，在对所述第1存储单元执行写入动作时，在第1期间，经由所述第1线及所述第2线对所述第1存储单元的两端施加比所述预先设定的电压高的电压，在继所述第1期间之后的第2期间，经由所述第1线及所述第2线对所述第1存储单元的两端施加所述预先设定的电压。
2.根据权利要求1所述的半导体存储装置，其中
所述控制电路在所述第1期间，将所述第1线设为比第1选择电位高的电位并且将所述第2线设为第2选择电位，在所述第2期间，将所述第1线设为所述第1选择电位并且将所述第2线设为所述第2选择电位。
3.根据权利要求2所述的半导体存储装置，还具备：
第3线，在所述第1方向上延伸；
第4线，在所述第2方向上延伸；
第2存储单元，包含相变元件，配置在所述第1线与所述第4线之间；及
第3存储单元，包含相变元件，配置在所述第2线与所述第3线之间；且
所述控制电路在所述第1期间，将所述第3线设为第1非选择电位并且将所述第4线设为比第2非选择电位高的电位，在所述第2期间，将所述第3线设为所述第1非选择电位，并且将所述第4线设为所述第2非选择电位。
4.根据权利要求1所述的半导体存储装置，其中
所述控制电路在所述第1期间，将所述第1线设为第1选择电位并且将所述第2线设为比第2选择电位低的电位，在所述第2期间，将所述第1线设为所述第1选择电位并且将所述第2线设为所述第2选择电位。
5.根据权利要求4所述的半导体存储装置，还具备：
第3线，在所述第1方向上延伸；
第4线，在所述第2方向上延伸；
第2存储单元，包含相变元件，配置在所述第1线与所述第4线之间；及
第3存储单元，包含相变元件，配置在所述第2线与所述第3线之间；且
所述控制电路在所述第1期间，将所述第3线设为比第1非选择电位低的电位并且将所述第4线设为第2非选择电位，在所述第2期间，将所述第3线设为所述第1非选择电位并且将所述第4线设为所述第2非选择电位。
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