CN101004948A - 非易失性存储器件、系统及其方法 - Google Patents

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Abstract

在一个方案中，一种非易失性存储器包括：相变存储单元阵列，包括多个正常相变存储单元和多个伪一次可编程(OTP)相变存储单元；写驱动器，向相变存储单元阵列的正常和伪OTP相变存储单元写入数据；以及OTP控制器，选择性地使写驱动器失效。

Description

非易失性存储器件、系统及其方法
本发明要求在2005年12月14日向韩国知识产权局提交的韩国专利申请No.10-2005-0123325的优先权，其全部内容合并在此，以作参考。
技术领域
本发明大体上涉及非易失性半导体存储器件，更具体地，本发明涉及包括相变存储单元的非易失性半导体存储器件。
背景技术
相变随机存取存储器(PRAM)，也称作双向通用存储器(OUM)，包括诸如硫属化物合金(chalcogenide alloy)之类的相变材料，其响应于能量(例如，热能)在晶体与无定形状态之间稳定地变换。例如，美国专利No.6,487,113和No.6,480,438中公开了这种PRAM。
PRAM的相变材料在晶态展示相对低的电阻，而在无定形态展示相对高的电阻。在常规术语中，低电阻的晶态称作‘置位’状态，指定为逻辑“0”，而高电阻的无定形态称作‘复位’状态，指定为逻辑“1”。
术语“晶体”和“无定形”是在相变材料环境下的相对术语。即，当说相变存储单元处于晶态时，本领域技术人员将理解该单元的相变材料具有比无定形态排列更好的晶体结构。处于晶态的相变存储单元不需要完全是结晶的，处于无定形态的相变存储单元不需要完全是无定形的。
一般而言，通过在超过PRAM的相变材料的熔点温度上对其进行焦耳加热相对短的时间，将该材料复位到无定形态。另一方面，通过在低于相变材料的熔点温度上对其加热更长时间，将该材料置位到晶态。在每种情况下，在加热处理之后，允许将材料冷却到其原始温度。但是，一般而言，当相变材料复位到无定形态时，冷却发生得快速得多。
相变材料的相变特性的速度和稳定性对于PRAM的性能特性十分关键。如上所述，已发现硫属化物合金具有合适的相变特性，尤其是包括锗(Ge)、锑(Sb)和碲(Te)的化合物(例如Ge2Sb2Te5或GST)展示出稳定和高速的无定形与晶态之间的变换。
图1A和1B示出了分别处于‘置位’状态和‘复位’状态的存储单元10。在该示例中，存储单元10包括串联在位线BL与参考电势(例如，地)之间的相变电阻元件11和晶体管20，晶体管20通过栅极与字线WL相连。应该注意，图1A和1B只是总体示意图，相变电阻元件11的配置只作为示例示出，有关相变电阻元件11的其他配置和连接也是可以的。作为一个变体的示例，相变电阻元件11可以与二极管串联在位线BL与字线WL之间。
在图1A和1B的每幅图中，相变电阻元件11包括形成在相变材料14上的顶电极(top electrode)12。在该示例中，顶电极12与PRAM存储阵列(未示出)的位线BL电相连。导电的底电极接触(BEC：Bottom Electrode Contact)16形成在相变材料14与导电的底电极18之间。存取晶体管20电连接在底电极18与参考电势之间。如前所述，存取晶体管20的栅极与PRAM存储阵列(未示出)的字线WL电相连。
图1A中示出了相变材料14处于晶态。如前所述，这表示存储单元10处于低电阻‘置位’状态或逻辑0状态。图1B中示出了相变材料14处于无定形态。同样，这表示存储单元10处于高电阻‘复位’状态或逻辑1状态。
图1A和1B中存储单元10的置位和复位状态是通过控制经过BEC16的电流的幅度和持续时间来建立的。即，通过响应于字线WL的电压的存取晶体管20的操作，激活(或存取)相变电阻元件11。当激活时，根据位线BL的电压，对存储单元10编程。控制位线BL电压，以建立编程电流ICELL，编程电流ICELL使BEC 16用作对处于‘置位’和‘复位’状态的相变材料14进行选择性编程的电阻加热器。
图2示出了在‘置位’和‘复位’状态中对相变材料进行编程时，相变材料的温度脉冲特性的示例。具体地，参考数字35表示编程到‘复位’状态的相变材料的温度脉冲，参考数字36表示编程到‘置位’状态的相变材料的温度脉冲。
如图2所示，在将相变材料编程到‘复位’状态时，材料温度在相对短的时间内升高到其熔点温度Tm(例如，610℃)以上，然后快速冷却。相反，在将相变材料编程到‘置位’状态时，材料温度在更长的时间内升高到其熔点温度Tm以下和其结晶温度Tx(例如，450℃)以上，然后更加缓慢地冷却。在本领域，‘复位’和‘置位’编程操作的快速和缓慢冷却分别称作快“淬火”和慢“淬火”。熔点温度Tm与结晶温度Tx之间的温度范围称作“置位窗”。
图3是示出了处于‘复位’和‘置位’状态的相变材料各自的电阻特性(电流与电压的关系)的图。具体地，线46代表处于‘置位’状态的相变材料的电阻特性，线45代表处于‘复位’状态的相变材料的电阻特性。如图所示，低于阈值电压(例如，1v)时，置位和复位电阻实际上不同，但是高于阈值电压时，变成实质上彼此相等。因此，为了保持读取操作期间的必要读出余量，必须将位线BL电压限制在电压阈值以下的区域。如下参考图4所解释的，插入位线BL的钳位晶体管可用于此目的。
图4是用于解释相变存储单元的读写操作的简化电路图。如图所示，位线BL与写驱动器24和读电路26耦合。与位线BL相连的还有相变存储单元10、预充电晶体管20和选择晶体管22。
在该示例中，相变存储单元10包括串联在位线BL与参考电势(例如，地)之间的相变元件和晶体管，其中晶体管通过栅极与字线WL相连。如前所述，相变存储单元10的其他配置也是可以的。例如，相变存储单元10可以包括连接在位线BL与字线WL之间的相变存储元件和二极管。
本领域技术人员将理解，预充电晶体管20(通过栅极与预充电控制信号PREBL相连)用于在读和/或写操作中对位线BL预充电，而选择晶体管22(通过栅极与y地址信号YSEL相连)用于激活位线BL。
写驱动器24典型地包括电流镜28，电流镜28在写操作期间向位线BL施加复位电流RESET或置位电流SET，作为写电流iwrite。之前结合图2描述了复位电流RESET和置位电流SET。
读电路26在读操作中工作，向位线BL施加来自电流源READ的读电流iread。如上结合图3所述，通过栅极与钳位控制信号VCLAMP相连的钳位晶体管30将位线BL电压限制在低于电压阈值的区域。读出放大器S/A比较位线BL电压与参考电压VREF，并输出比较结果，作为输出数据OUT。
同时，在DRAM、SRAM和闪存存储器件等易失性和非易失性半导体存储器件中，非易失性一次可编程(OTP)存储单元典型地用于存储多种安全信息。OTP存储单元中典型存储的安全信息的示例包括器件序列号、制造商标记、制造日期等。一般而言，OTP存储单元的特征在于能够进行单次编程操作，即，在初始编程之后不能再编程。
发明内容
根据本发明方案，提供了一种非易失性存储器，该非易失性存储器包括：相变存储单元阵列，包括多个正常相变存储单元和多个伪一次可编程(OTP)相变存储单元；写驱动器，向相变存储单元阵列的正常和伪OTP相变存储单元写入数据；以及OTP控制器，选择性地使写驱动器失效。
根据本发明另一方案，提供了一种非易失性存储器，该非易失性存储器包括：存储单元阵列，包括与至少一根第一字线操作性地耦合的多个正常相变存储单元、以及与至少一根第二字线操作性地耦合的多个伪一次可编程(OTP)相变存储单元；写驱动器，对相变存储单元阵列的正常和伪OTP相变存储单元进行编程；OTP模式控制器，产生OTP模式信号；以及地址解码器，根据地址信号，选择性地激活所述至少一根第一字线，并响应于OTP模式信号，选择性地激活所述至少一根第二字线。
根据本发明另一方案，提供了一种相变存储单元器件，该相变存储单元器件可按照一次可编程(OTP)模式进行操作，包括：相变单元写驱动器；以及控制电路，在OTP模式期间，选择性地使相变单元写驱动器失效。
根据本发明另一方案，提供了一种包括与非易失性存储器件相连的微处理器的系统。非易失性存储器包括：相变存储单元阵列，包括多个正常相变存储单元和多个伪一次可编程(OTP)相变存储单元；写驱动器，向相变存储单元阵列的正常和伪OTP相变存储单元写入数据；以及OTP控制器，选择性地使写驱动器失效。
根据本发明另一方案，提供了一种以一次可编程(OTP)操作模式操作非易失性半导体存储器的方法，该方法包括：存取伪OTP相变存储单元；以及根据预先存储的OTP控制信号，选择性地使所存取的伪OTP相变存储单元的编程失效和生效。
附图说明
参考附图，本发明的上述和其他方案和特征将从以下详细描述中明显可见，其中：
图1A和1B是分别处于置位状态和复位状态的相变存储单元的示意图；
图2是示出相变存储单元在编程期间的温度特性的图；
图3是示出相变存储单元的电阻特性的图；
图4是相变存储单元的读写电路的电路图；
图5是根据本发明实施例的非易失性存储器件的方框图；
图6是根据本发明实施例的地址解码器的电路图；
图7是根据本发明实施例的OTP保护控制器的电路图；
图8到11是用于解释根据本发明实施例的非易失性存储器件的OTP读写操作的时序图；
图12和13是根据本发明实施例的OTP保护控制器的存储部分的电路图；以及
图14是根据本发明实施例的、包含非易失性存储器的系统的方框图。
具体实施方式
如前所述，OTP存储单元用于存储安全信息，其特征在于能够进行单次编程操作，即，在初始编程之后，不能对其再编程。但是，因为无法再编程限制了安全信息存储在OTP存储单元中之后被改变的可能性，所以再编程能力的缺乏可能是不利的。如下述解释，本发明实施例是针对相变随机存取存储器(PRAM)及相关方法的，其中，安全信息存储在伪OTP相变存储单元中。因为可以在初始编程操作之后对相变存储单元进行再编程，所以将它们视为“伪”OTP存储单元。因此，虽然安全信息可以安全地存储在伪OTP相变存储单元中，但是在初始编程之后，如果必要，还可以改变安全信息。
现在将参考图5，描述根据本发明非限制性实施例的非易失性存储器件。
参考图5，本示例的非易失性存储器件包括伪OTP单元阵列100、正常单元阵列110、位线选择电路120、读出放大器130、数据输入输出(I/O)缓冲器140、地址解码器200和OTP控制器300。
正常单元阵列110包括与对应的字线WL<0:n>和位线BL<0:m>(其中m和n是正整数)相连的“正常”相变存储单元的阵列。单词“正常”没有任何结构涵义，而只是在此用来区别这些存储单元和伪OTP单元阵列100(下文中论述)中包含的存储单元。实际上，正常单元阵列110的存储单元和伪OTP单元阵列100的OTP存储单元可以在结构上相同。
例如，每个正常存储单元可以包括与对应位线相连的相变元件、以及与对应字线相连的选择元件。例如，相变元件可以包括锗(Ge)、锑(Sb)和碲(Te)的相变材料(GST)。例如，选择元件可以包括二极管或MOS晶体管。在选择元件是二极管的情况下，相变元件和二极管可以串联在对应的位线和字线之间。在选择元件是MOS晶体管(例如，n型MOS晶体管)的情况下，相变元件和MOS晶体管可以串联在对应位线和参考电势(例如，地)之间，MOS晶体管的栅极可以与对应字线相连。
伪OTP单元阵列100包括与一根或多根对应字线WLn’相连、并与对应位线BL<0:m>相连的OTP相变存储单元。与正常单元阵列110一样，伪OTP单元阵列的每个OTP存储单元可以包括与对应位线相连的相变元件、以及与对应字线相连的选择元件。同样，例如，相变元件可以包括锗(Ge)、锑(Sb)和碲(Te)的相变材料(GST)，而且，选择元件可以包括二极管或MOS晶体管。
如本领域技术人员将明显看到的一样，伪OTP单元阵列100和正常单元阵列110可以视为单个相变存储单元阵列，其中与字线WL<0:n>相连的存储单元指定为正常相变存储单元，与字线WLn’相连的存储单元指定为伪OTP相变存储单元。
仍然参考图5，地址解码器200根据地址信号ADDR和OTP模式控制信号OTP_MODE，选择字线WL<0:7>和WLn’之一，并向位线选择电路120提供地址信号ADDR的y地址信号Yi。稍后将参考图6，更加详细地解释地址解码器200的字线选择功能。
位线选择电路120响应于y地址信号Yi，选择位线BL<0:m>，以连接到数据线DL。典型但非必要地，位线选择电路120由分别串联在对应位线BL<0:m>与数据线DL之间的多个MOS晶体管(未示出)构成。MOS晶体管的栅极由y地址信号选择性地激活，从而选择性地将位线BL<0:m>与数据线DL相连。
数据线DL与写驱动器600相连，并通过钳位电路131与读出放大器130相连。可以按照常规方式构造写驱动器600和读出放大器130，本领域普通技术人员熟知这些电路及其功能。但是，在这里所述的实施例中，响应于OTP保护信号OTP_PROT，使写驱动器600失效。可以根据需要来实现这种功能。作为一个示例，可以在写驱动器600的输出电流通路中插入PMOS晶体管，其中PMOS晶体管通过栅极接收OTP保护信号OTP_PROT。从而在OTP保护信号OTP_PROT为高时，阻断写驱动器600的输出电流通路。
数据I/O缓冲器140向写驱动器600提供待写数据，并接收从读出放大器130中读取的数据。数据I/O缓冲器的内部配置是本领域技术人员熟知的，因此，这里省略对其的详细描述。
OTP控制器300响应于命令信号CMD，并配置来向地址解码器200提供OTP模式信号OTP_MODE、以及向写驱动器600提供OTP保护信号OTP_PROT。在本实施例的示例中，OTP控制器包括OTP模式控制器400和OTP保护控制器500。
在本实施例中，OTP保护控制器500包括存储元件，该存储元件在OTP模式信号OTP_MODE有效时(因此，如下结合图6所解释的，使字线WLn’生效)，指示OTP保护信号OTP_PROT是否有效(因此，使写驱动器失效)。这里，将OTP保护控制器500的存储元件中存储的逻辑值称作“OTP控制器设置”。在本实施例的示例中，如以下表1所示，OTP控制器设置是“OTP保护”或“OTP无保护”。
表1
  操作模式
  正常模式  OTP模式
OTP控制器设置   n/a  OTP保护  OTP无保护
OTP_MODE信号   低  高  高
OTP_PROT信号   低  高  低
字线WLn’   失效(disabled)  生效(enabled)  生效
写驱动器   生效  失效  生效
读出放大器   生效  生效  生效
在正常操作模式(即，非OTP模式)中，OTP_MODE信号为低，从而字线WLn’不生效。此外，无论OTP保护控制器500的存储元件的逻辑值如何(即，无论OTP控制器设置如何)，OTP_PROT信号为低，从而使写驱动器600生效。此外，在正常操作模式中，使读出放大器生效。
当OTP_MODE信号为高时(因此，使字线WLn’生效)，进入OTP模式。另外，向伪OTP单元阵列100写入数据的能力取决于OTP控制器设置设定为“OTP保护”还是“OTP无保护”。
更具体地，在本示例中，当OTP控制器设置设定为“OTP保护”时，OTP_PROT信号为高，这引起写驱动器600失效。从而防止了向伪OTP单元阵列100写入数据。
另一方面，当OTP控制器设置设定为“OTP无保护”时，OTP_PROT信号为低，写驱动器600保持生效。从而允许向伪OTP单元阵列100写入新的安全数据。
图6示出了地址解码器200的示例(不包括y地址电路)。在图6的示例中，假设正常存储单元阵列110包括八根字线WL<0:7>，伪OTP存储单元阵列100包括一根字线WLn’。在这种情况下，地址ADDR包括识别八根字线WL<0:7>之一的地址位RA<0:2>。如图6所示，地址位RA<0:2>选择性地施加到具有分别与反相器IN<0:7>和INn’相连的输出的四输入与非门ND<0:7>和NDn’上。
通过与参考电势(例如，VCC)相连，与非门ND<0:6>中的每一个的一个输入固定为高电平。如图6所示，与非门ND<0:6>的剩余输入接收地址位RA<0:2>。(在图6中，“n”表示反转的位。)当与非门ND<0:6>中任何一个的所有输入都为高时，对应字线WL<0:6>被“选择”(高)。
另一方面，仍然参考图6，与非门ND7的一个输入与反转的OTP模式信号OTP_MODE相连，与非门ND7’的一个输入与OTP模式信号OTP_MODE相连。这样，当OTP模式信号OTP_MODE为低时，使与非门ND7生效，而当OTP模式信号OTP_MODE为低时，使与非门ND7’生效。即，当地址位RA<0:2>都为高，并且OTP模式信号OTP_MODE为低时，选择字线WL7。另一方面，当地址位RA<0:2>都为高，并且OTP模式信号OTP_MODE为高时，选择字线WL7’。
现在将参考图7，描述OTP保护控制器500的示例。如图所示，图7的OTP保护控制器500包括信号控制器510、存储部分520、读出部分530和锁存部分540。
信号控制器510接收来自OTP模式控制器400(图5)的OTP_MODE信号、nProt和nUprot信号。如下将解释的，nProt和nUprot信号用于OTP保护控制器500的存储元件的写操作期间(即，用于设定OTP控制器设置)。信号控制器510响应于OTP_MODE信号、nProt和nUprot信号，产生多种控制信号SET、RST、WLT、WLC、PCHG、PDIS、nPSA、PMUX和CLMP。稍后将对这些控制信号的每个进行论述。
存储部分520构成OTP保护控制器500的存储元件的示例，其中存储有指示前述OTP控制器设置(“OTP保护”或“OTP无保护”)的逻辑值。在本实施例的示例中，逻辑值存储在互补相变存储单元521T和521C中。如图所示，相变存储单元521T包括相变元件6ST、以及通过栅极与字线WLT相连的NMOS晶体管MT。类似地，相变存储单元521C也包括相变元件GST、以及通过栅极与字线WLC相连的NMOS晶体管MT。在本实施例中使用互补相变存储单元，以增强读操作期间的读出余量。但是，本发明不限于此，也可以使用单个存储单元。此外，可以用二极管替代晶体管，来实现相变单元的存取元件。此外，可以用其他类型的非易失性存储单元来实现存储单元。
下表2示出了在本实施例的示例中OTP保护控制器500的设置与存储单元521T和521C的状态之间的关系。
表2
OTP控制器设置
OTP无保护 OTP保护
存储单元521T 置位(“0”) 复位(“1”)
存储单元521C 复位(“1”) 置位(“0”)
为设定表2的OTP控制器设置，存储部分520包括分别与相变存储单元521T和521C相连的写电路522T和522C。在本实施例的示例中，写电路522T和522C具有简化结构，其中，每个分别包括四个PMOS晶体管P21-P24和P25-28。如图7所示，复位脉冲RST施加到PMOS晶体管P23和P28的栅极，置位脉冲SET施加到PMOS晶体管的栅极。如本领域技术人员将理解的一样，PMOS晶体管P24和P27的尺寸可以不同于PMOS晶体管P23和P28的尺寸，以获得幅度适当不同的置位和复位电流脉冲。
OTP模式控制器400提供nProt和nUProt写信号，以对相变存储单元521C和521T的0TP控制器设置进行编程。下表3示出了nProt和nUProt写信号与OTP控制器300的OTP操作之间的关系。
表3
  OTP操作
  写OTP保护  写OTP无保护  读OTP
nProt信号   低  高  高
nUprot信号   高  低  高
522T复位信号   复位脉冲  n/a  高
522C置位信号   置位脉冲  n/a  高
522T置位信号   n/a  置位脉冲  高
522C复位信号   n/a  复位脉冲  高
参考图7，为了将OTP控制器设置编程为OTP保护，nProt写信号为低，从而导通PMOS晶体管P21和P25，nUprot写信号为高，从而截止PMOS晶体管P22和P26。同时，向PMOS晶体管P23和P28施加复位脉冲RST，并向PMOS晶体管P24和P27施加置位脉冲SET。但是，因为PMOS晶体管P22和P26截止，所以只有与复位脉冲RST相对应的写电流施加到存储单元521T，并且只有与置位脉冲SET相对应的写电流施加到存储单元521C。这样，将OTP控制器设置编程为OTP保护(见表2)。
为了将OTP控制器设置编程为OTP无保护，nProt写信号为高，从而截止PMOS晶体管P21和P25，nUprot写信号为低，从而导通PMOS晶体管P22和P26。同样，向PMOS晶体管P23和P28施加复位脉冲RST，并向PMOS晶体管P24和P27施加置位脉冲SET。因为PMOS晶体管P21和P25截止，所以只有与置位脉冲SET相对应的写电流施加到存储单元521T，并且只有与复位脉冲RST相对应的写电流施加到存储单元521C。这样，将OTP控制器设置编程为OTP无保护(见表2)。
如表3所示，在读操作期间(即，当读取OTP控制器设置来使写驱动器生效或失效时)，为了使读出操作期间至读出节点Ta和Ca的漏泄最小(下文论述)，优选的是将所有PMOS晶体管P21-P28置于截止状态。
仍然参考图7，读出部分530包括分别与存储单元521T和521C相连的读出节点Ta和Ca。如图所示，PMOS晶体管P31和P32通过栅极接收预充电信号PCHG，NMOS晶体管N33和N34通过栅极接收钳位信号CLMP，NMOS晶体管N31和N32通过栅极接收预放电信号PDIS。
节点Cb和Tb分别定义在晶体管P31与N33之间、以及晶体管P32与N34之间。
如图7所示地连接PMOS晶体管P33-P35和NMOS晶体管N35-N38，并以已知方式，将其实质上用作比较器电路，以比较节点Cb和Tb处的电压。比较结果表现为节点Nb处的电压。注意，当读出放大信号nPSA为高时，使读出部分530失效。
本示例的锁存部分540包括反相器电路和锁存电路。如图7所示，反相器电路与读出部分530的节点Nb相连，包括PMOS晶体管P41和P42、NMOS晶体管N41和N42、以及反相器IN41。锁存电路包括反相器IN42到IN44，反相器IN44的输出形成OTP_PROT信号(图5中施加到写驱动器600)。控制信号PMUX施加到反相器IN1的输入和晶体管N41的栅极。这样，当控制信号PMUX为高时，使锁存部分540生效。
在图7的示例中，存储部分520、读出部分530和锁存部分540都由电源电压(例如，VCC)驱动。但是，可以将其他驱动电压(例如，升压的电压VPP)用于这些电路中的一个或多个。
通过在存储部分520中使用互补相变存储单元521T和521C，可以用未升压的电源电压(例如，VCC)来驱动写电路522T和522C。相反，优选地但非必要地，可以用升压的电源电压(例如，VPP)来驱动写驱动器600。
现在将参考图8-11的时序图，描述图7所示OTP保护控制器500的操作。
图8是用于说明将OTP控制器设置编程(写)为OTP保护的时序图。如前结合表2所述，这表示将存储单元521T编程为复位状态，并将存储单元521C编程为置位状态。最初，使nProt写信号为低，而nUprot写信号保持高。这样，导通晶体管P21和P25，晶体管P22和P26保持截止。此外，将字线WLT和WLC激活为高，从而导通两个存储单元晶体管MT。然后复位和置位脉冲施加到晶体管P23和P27的栅极，从而将存储单元521T和521C分别编程为复位和置位状态。在此OTP保护写操作期间，控制信号PCHG和nPSA为高，控制信号PDIS和PMUX为低。因此，有效地使读出部分530和锁存部分540失效。
图9是用于说明在OTP控制器设置为OTP保护情况下，读取OTP控制器设置的时序图。在这种状态下，存储单元521T处于复位状态，存储单元521C处于置位状态。参考图9，nProt和nUprot信号、以及置位和复位信号都为高，从而截止晶体管P21到P28。另外，字线信号WLT和WLC为高，以激活存储单元521T和521C。将控制信号PCHG激活为低，以对分别与存储单元521T和521C耦合的读出节点Ta和Ca预充电，使控制信号PDIS为低，以截止放电晶体管N31和N32。另外，虽然图9中未示出，但是控制信号CLMP用于将读出节点Ta和Ca的电压钳制在允许的读出范围内。因为存储单元521T处于复位状态，存储单元521C处于置位状态，所以节点Cb处的电压将下降到节点Tb处的电压以下。因此，当将控制信号nPSA激活为低，并将控制信号PMUX激活为高时，将以高逻辑电平输出OTP保护信号OTP_PROT。这样，写驱动器600(图5)变为失效。
图10是用于说明将OTP控制器设置编程(写)为OTP无保护的时序图。如前结合表2所述，这表示将存储单元521T编程为置位状态，并将存储单元521C编程为复位状态。最初，使nUprot写信号为低，而nProt写信号保持高。这样，导通晶体管P22和P26，晶体管P21和P25保持截止。此外，将字线WLT和WLC激活为高，从而导通两个存储单元晶体管MT。然后置位和复位脉冲施加到晶体管P24和P28的栅极，从而将存储单元521T和521C分别编程为置位和复位状态。在此OTP无保护写操作期间，控制信号PCHG和nPSA为高，控制信号PDIS和PMUX为低。因此，有效地使读出部分530和锁存部分540失效。
图11是用于说明在OTP控制器设置为OTP无保护情况下，读取OTP控制器设置的时序图。在这种状态下，存储单元521T处于置位状态，存储单元521C处于复位状态。参考图9，nProt和nUprot信号、以及置位和复位信号都为高，从而截止晶体管P21到P28。另外，字线信号WLT和WLC为高，以激活存储单元521T和521C。将控制信号PCHG激活为低，以对分别与存储单元521T和521C耦合的读出节点Ta和Ca预充电，使控制信号PDIS为低，以截止放电晶体管N31和N32。另外，虽然图9中未示出，但是控制信号CLMP用于将读出节点Ta和Ca的电压钳制在允许的读出范围内。因为存储单元521T处于置位状态，存储单元521C处于复位状态，所以节点Tb处的电压将下降到节点Cb处的电压以下。因此，当将控制信号nPSA激活为低，并将控制信号PMUX激活为高时，将以低逻辑电平输出OTP保护信号OTP_PROT。这样，写驱动器600(图5)保持生效。
如前所述，本发明不受用于存储OTP保护控制器500的OTP控制器设置的存储元件的限制。图12示出了一个可选存储部分520a，其中互补相变存储单元521T’和521C’中的每一个配置有并联的多个(3个)相变存储元件，这些相变存储元件具有通过栅极分别与字线WLT<1:3>和字线WLC<1:3>相连的NMOS选择晶体管(MT)。图13示出了另一可选存储部分520b，其中互补相变存储单元521T”和521C”中的每一个配置有并联的多个(3个)相变存储元件，这些相变存储元件具有分别与字线WLT<1:3>和字线WLC<1:3>相连的二极管(D)选择元件。
例如，本发明的相变存储器件可以用作多种微处理器驱动设备的非易失性存储器。图14是包含本发明的相变存储器件1000的系统的简化方框图。相变存储器1000可以用作系统的随机存取存储器，或系统的大容量存储器件，或这二者。如图所示，相变存储器件1000通过一根或多根数据总线L3与微处理器5000相连。微处理器5000通过一根或多根数据总线L2与I/O接口6000交换数据，I/O接口6000通过输入/输出数据线L1，传输和接收数据。例如，输入/输出数据线L1可操作地与计算机外围总线、高速数字通信传输线或天线系统耦合。配电系统L4从电源4000向相变存储器件1000、微处理器5000和I/O接口6000提供电能。
图14的系统可以用于便携式和非便携式设备。在便携式设备的情况下，电源4000典型地包括一个或多个电池单元。考虑到相变存储器件的非易失性存储特性，诸如PRAM器件之类的相变存储器件特别适合电池供电的应用。便携式设备的非限制性示例包括笔记本计算机、数字摄像机、个人数字助理(PDA)和诸如移动电话、移动电子邮件设备和移动游戏设备之类的移动通信设备。非便携式设备的非限制性示例包括台式计算机、网络服务器和典型地由固定的商业或住宅电力系统(例如AC电力系统)驱动的其他计算设备。
在上述实施例中，相变存储单元器件可按照一次可编程(OTP)模式进行操作，并包括在OTP模式中选择性地生效和失效的相变单元写驱动器。因此，虽然安全信息可以安全地存储在伪OTP存储单元中，但是通过在OTP模式中选择性地使写驱动器生效，可以在初始编程之后必要时，改变安全信息。
虽然结合优选实施例，对本发明做出了以上描述，但是本发明不限于此。相反，对于本领域普通技术人员，优选实施例的多种改变和修改将是显而易见的。因此，本发明不限于上述优选实施例。本发明的实质精神和范围由所附权利要求限定。

Claims (33)

1.一种非易失性存储器，包括：
相变存储单元阵列，包括多个正常相变存储单元和多个伪一次可编程(OTP)相变存储单元；
写驱动器，向相变存储单元阵列的正常和伪OTP相变存储单元写入数据；以及
OTP控制器，选择性地使写驱动器失效。
2.根据权利要求1所述的非易失性存储器，还包括：地址解码器，响应于OTP模式信号，选择性地激活OTP相变存储单元。
3.根据权利要求2所述的非易失性存储器，其中OTP控制器包括：
OTP模式控制器，响应于命令信号，输出OTP模式信号；以及
OTP保护控制器，响应于OTP模式控制器，选择性地使写驱动器失效。
4.根据权利要求1所述的非易失性存储器，其中伪OTP相变存储单元操作性地与OTP字线耦合，所述OTP字线是响应于OTP模式信号而被激活的。
5.根据权利要求3所述的非易失性存储器，其中OTP保护控制器包括：
OTP控制器存储器；以及
读出电路，响应于OTP模式信号而被选择性地激活，以根据OTP控制器存储器中所存的值，使写驱动器失效。
6.根据权利要求5所述的非易失性存储器，其中OTP控制器存储器包括至少一个相变存储单元。
7.根据权利要求5所述的非易失性存储器，其中OTP控制器存储器包括至少两个互补相变存储单元。
8.根据权利要求5所述的非易失性存储器，还包括：写电路，将所述值写入OTP控制器存储器中。
9.根据权利要求3所述的非易失性存储器，其中OTP保护控制器包括：
存储部分，存储OTP控制器设置；
读出部分，读出存储部分中所存的OTP控制器设置；以及
锁存部分，根据由读出部分读出的OTP控制器设置，输出控制信号；
其中锁存部分输出的控制信号选择性地使写驱动器失效。
10.根据权利要求9所述的非易失性存储器，其中存储部分包括至少一个相变存储单元。
11.根据权利要求9所述的非易失性存储器，其中存储部分包括互补相变存储单元，以及写电路操作性地与相变存储单元耦合。
12.一种非易失性存储器，包括：
存储单元阵列，包括与至少一根第一字线操作性地耦合的多个正常相变存储单元、以及与至少一根第二字线操作性地耦合的多个伪一次可编程(OTP)相变存储单元；
写驱动器，对相变存储单元阵列的正常和伪OTP相变存储单元进行编程；
OTP模式控制器，产生OTP模式信号；以及
地址解码器，根据地址信号，选择性地激活所述至少一根第一字线，并响应于OTP模式信号，选择性地激活所述至少一根第二字线。
13.根据权利要求12所述的非易失性存储器，还包括：OTP保护控制器，响应于OTP模式信号，选择性地使写驱动器失效。
14.根据权利要求13所述的非易失性存储器，其中OTP保护控制器包括：
OTP控制器存储器；以及
读出电路，响应于OTP模式信号而被选择性地激活，以根据OTP控制器存储器中所存的逻辑值，使写驱动器失效。
15.根据权利要求14所述的非易失性存储器，其中，读出电路在OTP控制器存储器中所存的逻辑值是第一逻辑值时，输出使写驱动器失效的第一信号，而在OTP控制器存储器中所存的逻辑值是第二逻辑值时，输出不使写驱动器失效的第二信号。
16.根据权利要求15所述的非易失性存储器，其中OTP模式控制器还产生将OTP保护控制器设置为读和写模式之一的读/写控制信号。
17.根据权利要求16所述的非易失性存储器，其中当读/写控制信号将OTP保护控制器设置为写模式时，使读出电路失效，以及当读/写控制信号将OTP保护控制器设置为读模式时，使读出电路生效。
18.根据权利要求17所述的非易失性存储器，其中OTP控制器存储器包括至少一个相变存储单元。
19.根据权利要求17所述的非易失性存储器，其中OTP控制器存储器包括互补的第一和第二相变存储单元。
20.根据权利要求19所述的非易失性存储器，其中OTP控制器存储器还包括：第一和第二写电路，分别对互补的第一和第二相变存储单元进行置位和复位。
21.根据权利要求20所述的非易失性存储器，其中第一写电路包括串联在参考电势与第一相变存储单元之间的第一和第二晶体管、以及串联在参考电势与第一相变存储单元之间的第三和第四晶体管，并且，
第二写电路包括串联在参考电势与第二相变存储单元之间的第五和第六晶体管、以及串联在参考电势与第二相变存储单元之间的第七和第八晶体管。
22.根据权利要求21所述的非易失性存储器，其中写控制信号施加到第一、第三、第五和第七晶体管的栅极，复位脉冲信号施加到第二和第八晶体管的栅极，以及置位脉冲信号施加到第四和第六晶体管的栅极。
23.根据权利要求20所述的非易失性存储器，其中第一和第二写电路的每一个由未升压的电源电压驱动。
24.根据权利要求23所述的非易失性存储器，其中第一和第二相变存储单元的每一个包括与二极管选择元件串联的相变元件。
25.根据权利要求23所述的非易失性存储器，其中第一和第二相变存储单元的每一个包括与MOS晶体管选择元件串联的相变元件。
26.根据权利要求23所述的非易失性存储器，其中写驱动器由经升压的电源电压驱动。
27.一种相变存储单元器件，可按照一次可编程(OTP)模式进行操作，包括：相变单元写驱动器；以及控制电路，在OTP模式期间，选择性地使相变单元写驱动器失效。
28.一种包括与非易失性存储器件相连的微处理器的系统，所述非易失性存储器包括：相变存储单元阵列，包括多个正常相变存储单元和多个伪一次可编程(OTP)相变存储单元；写驱动器，向相变存储单元阵列的正常和伪OTP相变存储单元写入数据；以及OTP控制器，选择性地使写驱动器失效。
29.根据权利要求28所述的系统，还包括：输入/输出接口，与微处理器相连；以及电源，向微处理器、非易失性半导体存储器件和输入/输出接口供电。
30.根据权利要求29所述的系统，其中所述系统安装在移动通信设备中。
31.一种以一次可编程(OTP)操作模式操作非易失性半导体存储器的方法，包括：存取伪OTP相变存储单元；以及根据预先存储的OTP控制信号，选择性地使所存取的伪OTP相变存储单元的编程失效和生效。
32.根据权利要求31所述的方法，其中通过响应于OTP模式信号来激活与OTP相变存储单元相连的字线，对伪OTP相变存储单元进行存取。
33.根据权利要求32所述的方法，其中通过读取OTP控制信号来选择性地使编程生效和失效，并且根据读取的OTP控制信号使写驱动器生效或失效。
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