TW558756B - Method for manufacturing semiconductor integrated circuit device and semiconductor integrated circuit device - Google Patents

Method for manufacturing semiconductor integrated circuit device and semiconductor integrated circuit device Download PDF

Info

Publication number
TW558756B
TW558756B TW090116490A TW90116490A TW558756B TW 558756 B TW558756 B TW 558756B TW 090116490 A TW090116490 A TW 090116490A TW 90116490 A TW90116490 A TW 90116490A TW 558756 B TW558756 B TW 558756B
Authority
TW
Taiwan
Prior art keywords
pattern
light
wiring
hole
hole pattern
Prior art date
Application number
TW090116490A
Other languages
English (en)
Inventor
Akira Imai
Katsuya Hayano
Norio Hasegawa
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW558756B publication Critical patent/TW558756B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/26—Phase shift masks [PSM]; PSM blanks; Preparation thereof
    • G03F1/30—Alternating PSM, e.g. Levenson-Shibuya PSM; Preparation thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/946—Step and repeat

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Semiconductor Memories (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

558756 A7 ____ B7 五、發明説明G ) 發明之技術領域 本發明係有關半導體積體電路裝置之製造方法及半導體 積體f路裝置技術，尤其是有關適用於半導體積體電路裝 置製造步驟中之曝光技術的有效技術。 發明背景 隨構成半導體積體電路裝置之配線及元件圖案的微細化 與高積體化，將該圖案複製到半導體基板上而進行曝光處 理時，圖案的重疊要求高度精密，該重疊精度主要有賴曝 光裝置的圖案重疊精度（性能）。因此，通常係在確保由曝 光裝置之重疊性能所決定之重疊邊緣的狀態下實施圖案布 局。 此外，用於確保上述圖案重疊邊緣的其他技術，如特開 平10-284700號公報的内容，其中揭示有使圖案形狀改變， 以縮小嚴格要求重昼精度的尺寸。此外，如特開平5 · 19446 號公報中揭示有，爲求多樣化曝光微細圖案，在一定模式 之光罩圖案區域的端部或數個模式之光罩圖案區域的邊界 設計指定之校正圖案的移相光罩技術。 發明概述 不過，本發明人發現上述圖案重疊技術存在以下的問題： 亦即，上述使圖案形狀改變以縮小其尺寸的技術，於解 像度足夠時，雖可在確保有效重疊的狀態下形成圖案，但 是，曝圖案尺寸接近曝光裝置的解像臨界，圖案的形成控 制性趨於惡化，且圖案的形成邊緣顯著減少。因而，縱使 可以確保圖案的重疊邊緣，有時仍無法形成良好的圖案。 本紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐） 558756 A7
的技 本發明 < 目的’在提供—種可使圖案重疊邊緣增加 術。 從本說明書之内容及附圖 本發明之上述目的與新特徵 中即可瞭解。 本專利申叫所揭tf之主要發明的概要簡單説明如下。 亦即’本發明係在夾住配線，之_對第_孔圖案上複製第 二孔圖案時，縱使夾住該配線之_對第二孔圖案位置偏差 ，爲求與上述[孔㈣連接，Μ連接於配線，於設計 階段使用形成在光罩上的光罩圖冑，自配線分離的方向偏 此外’本發明之形成上述光軍圖案的透光圖案雖係配置 在與上述配線交又方向延伸的直線上，不過並非配置在沿 著上述配線延伸的直線上，而是彼此偏差。 此外’本發明之沿著上述配線配置之透光圖案的鄰接距 離，比沿著與上述配線交又方向配置之透光圖案的鄰接距 離短。 此外，本發明之彼此鄰接的上述透光圖案中，其中一個 配置移相器。 此外，本發明具有：數個第一區域的形成步驟，其係形 成在半導體基板上；第一絕緣膜的堆積步驟，其係堆積在 上述半導體基板上；第一孔圖案的形成步驟，其係在上述 第一絕緣膜上分別電性連接於上述數個第一區域；配線的 形成步驟’其係在上述第一絕緣膜上，對上述數個第一區 域交叉形成，以通過上述第一孔圖案的鄰接間；第二絕緣 558756 五、發明説明（3 ) 膜的堆積步驟，其係覆蓋上述配線；正型光阻膜的堆積步 驟，其係堆積在上述第二絕緣膜上；光阻圖案的形成步驟 ，其係藉由使用光罩，在上述正型光阻膜上實施曝光處理 ，在上述第二絕緣膜上形成第二孔圖案；及上述第二孔圖 案的形成步驟，其係將上述光阻圖案作爲蝕刻光罩，藉由 實施蝕刻處理，在上述第二絕緣膜上形成上述第二孔圖案 ，與上述第一孔圖案連接，且不與上述配線連接， 上述第二孔圖案配置成，縱使其位置偏差，爲保持與上 述第一孔圖案的連接，且與上述配線保持絕緣狀態，與配 線接近配置成夾住上述配線的一對第二孔圖案，自被該一 對第二孔圖案夾住的配線分離， 上述光罩具有用於複製該第二孔圖案的數個透光圖案， 沿著上述配線延伸之第一方向配置的上述數個透光圖案並 非配置成一直線，而係在其位置與上述第一方向交又之第 二方向上相互偏差配置，沿著上述第二方向配置之上述數 個透光圖案配置成一直線，沿著上述第一方向配置之上述 數個透光圖案的鄰接節距，比沿著上述第二方向配置之上 述數個透光圖案的鄰接節距短，上述數個透光圖案中，彼 此鄰接之透光圖案的其中之一上配置有移相器。 此外，本發明具有：數個第一區域的形成步驟，其係形 成在半導體基板上；第一絕緣膜的堆積步驟，其係堆積在 上述半導體基板上；第一孔圖案的形成步驟，其係在上述 第一絕緣膜上分別電性連接於上述數個第一區域；配線的 形成步驟，其係在上述第一絕緣膜上，對上述數個第一區 本紙依尺度適财as家料(CNS) A4^格(210><297公#「 -6- 558756 五、發明説明（4 ) 域交又形成，以通過上述第一孔圖案的鄰接間；第二絕緣 膜的堆積步朦’其係覆蓋上述配線；正型光阻膜的堆積步 驟，其係堆積在上述第二絕緣膜上；光阻圖案的形成步驟 ’其係藉由使用光罩，在上述正型光阻膜上實施曝光處理 ’在上述第二絕緣膜上形成第二孔圖案；及上述第二孔圖 案的形成步驟，其係將上述光阻圖案作爲蝕刻光罩，藉由 實施蝕刻處理，在上述第二絕緣膜上形成上述第二孔圖案 ’與上述第一孔圖案連接’且不與上述配線連接， 夾住上述配線，接近配置的一對第二孔圖案配置成，兩 者或其中之一的中心自上述第一孔圖案的中心偏離，且自 被該一對第二孔圖案夹住的配線分離， 上述光罩具有用於複製該第二孔圖案的數個透光圖案， 沿著上述配線延伸之第一方向配置的上述數個透光圖案並 非配置成一直線，而係在其位置與上述第一方向交叉之第 二方向上相互偏差配置，沿著上述第二方向配置之上述數 個透光圖案配置成一直線，沿著上述第一方向配置之上述 數個透光圖案的鄰接節距，比沿著上述第二方向配置之上 述數個透光圖案的鄰接節距短，上述數個透光圖案中，彼 此鄰接之透光圖案的其中之一上配置有移相器。 此外，本發明具有：數個第一區域的形成步驟，其係形 成在半導體基板上；第一絕緣膜的堆積步驟，其係堆積在 上述半導體基板上；第一孔圖案的形成步驟，其係在上述 第一絕緣膜上分別電性連接於上述數個第一區域；配線的 形成步驟，其係在上述第一絕緣膜上，對上述數個第一區 本紙張尺度適财Μ家標準(CNS) A4規格(21GX挪公资） 558756 A7 ________B7 五、發明説明（5 ) " " ' ' ~ 域X又开> 成，以通過上述第一孔圖案的鄰接間；第二絕緣 膜的堆積步驟，其係覆蓋上述配線；正型光阻膜的堆積步 驟，其係堆積在上述第二絕緣膜上；光阻圖案的形成步驟 ’其係藉由使用光罩，在上述正型光阻膜上實施曝光處理 ’在上述第二絕緣膜上形成第二孔圖案；及上述第二孔圖 案的形成步驟，其係將上述光阻圖案作爲蝕刻光罩，藉由 實施触刻處理，在上述第二絕緣膜上形成上述第二孔圖案 ’與上述第一孔圖案連接，且不與上述配線連接， 上述第二孔圖案配置成，縱使其位置偏差，爲保持與上 述第一孔圖案的連接，且與上述配線保持絕緣狀態，與配 線接近配置成夾住上述配線的一對第二孔圖案，自被該一 對第二孔圖案夾住的配線分離， 上述光罩具有用於複製該第二孔圖案的數個透光圖案， 沿著上述配線延伸之第一方向配置的上述數個透光圖案並 非配置成一直線，而係在其位置與上述第一方向交叉之第 二方向上相互偏差配置，沿著上述第二方向配置之上述數 個透光圖案配置成一直線。 圖式之簡要説明 圖1爲本發明一種實施形態之半導體積體電路裝置製造步 驟中的重要部分平面圖。 圖2爲圖1之A-A線的剖面圖。 圖3爲圖1之B - B線的剖面圖。 圖4爲圖1之C · C線的剖面圖。. 圖5爲繼續圖1之半導體積體電路裝置製造步驟中的重要 558756 A7 B7
部分平面圖。 圖6爲圖5之A - A線的剖面圖。 圖7爲圖5之B - B線的剖面圖。 圖8爲繼續圖5之相當於圖1之A-A線部分之半導體積體電 路裝置製造步驟中的重要部分剖面圖。 圖9爲繼續圖5之相當於圖1之B - B線部分之半導體積許電 路裝置製造步驟中的重要部分剖面圖。 圖10爲繼續圖5之相當於圖1之C_C線部分之半導體積體 電路裝置製造步驟中的重要部分剖面圖。 圖11爲繼續圖8〜圖10之半導體積體電路裝置製造步驟中 的重要部分平面圖。 圖12爲圖1 1之A-A線的剖面圖。 圖13爲圖1 1之B-B線的剖面圖。 圖1 4爲圖1 1之C - C線的剖面圖。 圖15爲繼續圖11之相當於圖1之A-A線部分之半導體積 體電路裝置製造步驟中的重要部分剖面圖。 & ' 圖16爲繼續圖11之相當於圖1之線部分之半導體積 體電路裝置製造步驟中的重要部分剖面圖。 圖17爲繼續圖15及圖16之半導體積趙電路裝置製造步驟 中的重要部分平面圖。 圖18爲圖17之A-A線的剖面圖。 圖19爲圖17之B-B線的剖面圖。 圖20爲圖17之C-C線的剖面圖。 圖2丨爲繼續圖17之半導體積禮電路裝置製造步驟中的重 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 558756 A7 ____B7 五發明説明（7 ) ~ '^ 要部分平面圖。 圖2 2爲圖2 1之A - A線的剖面圖。 圖2 3爲圖2 1之B - B線的剖面圖。 圖2 4爲圖2 1之C - C線的剖面圖。 圖25爲繼續圖21之半導體積體電路裝置製造步驟中的重 要邵分平面圖。 圖26爲圖25之A-A線的剖面圖。 圖27爲圖25之B-B線的剖面圖。 圖28爲圖25之C-C線的剖面圖。. 圖29爲繼續圖25之相當於圖1之線部分之半導體積 體電路裝置製造步驟中的重要部分剖面圖。 圖30爲繼續圖25之相當於圖1之線部分之半導體積 體電路裝置製造步驟中的重要部分剖面圖。 圖31爲繼續圖25之相當於圖1之C-C線部分之半導體積 體電路裝置製造步驟中的重要部分剖面圖。 圖32爲繼續圖29〜圖31之相當於圖1之a_a線部分之半 導體積體電路裝置製造步驟中的重要部分剖面圖。 圖33爲與圖32同一步驟時之相當於圖上之。^線部分之 半導體積體電路裝置製造步驟中的重要部分剖面圖。 圖34爲繼續圖32及圖33之半導體積體電路裝置製造步驟 中的重要部分平面圖。 圖35爲圖34之A-A線的剖面圖 圖36爲圖34之C-C線的剖面圖。 圖37爲繼續圖34之相當於圖1之a-A線部分之半導體積 -10· ·· >. 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) ----^ --- 五、發明説明（8 體電路裝置製造步驟中的重要部分剖面圖。 圖38爲本發明一種實施形態之 ♦ 步骤中使用之曝罢 導把積恤兒路裝置製造 少你T :斤J <曝先裝置的說明圖。 圖39爲模型顯示圖38之暖本 闺曝先裝置足曝光操作 圖40(a)爲用於形成圖 、 ；也月圖 書要邱八羊㈣ 〈活性區域之光阻圖案的 重要#刀千面圖，（b)爲⑷之A-A線的剖面圖。 圖4i⑷爲用於複製圖4。所示之光阻圖案之光軍第一光 罩圖案的重要部分平面圖金 ☆、 囬圖(b)馬U)惑A-A線的剖面圖， (c)爲（b)之移相器部份的放大剖面圖。 圖42爲圖4 1之光罩圖案之電子線描緣資料的平面圖。 圖43顯示作爲晶圓處理上獲得足夠解像特性範圍内大小 之階梯狀圖案之光罩圖案布局範例的平面圖。 圖44爲在光阻膜上僅複製圖41之光罩圖案時之光阻圖案 的重要部分平面圖。 圖45(a)爲用於複製圖40所示之光阻圖案之光罩第二光 罩圖案的重要部分平面圖，（b)爲（a)之A-A線的剖面圖。 圖46(a)爲本發明人檢討之光罩的重要部分平面圖，（b) 爲（a)之A-A線的剖面圖。 圖47(a)爲本發明人檢討之光罩的重要部分平面圖，（b) 爲（a)之A - A線的剖面圖。 圖48爲圖45之光罩圖案的説明圖。 圖49爲重疊顯示圖41之光罩圖案與圖45之光罩圖案的説 明圖。 圖50爲本實施形態之半導體積體電路裝置製造步驟中使 -11 - 本紙張尺度適用中國國家標準(CNS) A4规格(21〇x⑼7公 558756 A7 -----B7 五、發明説明~-- 用之整個光罩的平面圖。 圖5 1(a)及（b)顯示一種移相光罩類似例之光罩的重要部 分剖面圖。 圖52(a)爲用於形成圖n等所示之接觸孔之光阻圖案的 重要邵分平面圖，（b)爲（a)之A-A線的剖面圖。 圖53(a)爲用於形成圖11等所示之接觸孔之具有第一光 罩圖案4光罩的重要部分平面圖，（b)爲（a)之A-A線的剖 面圖。 圖54爲模型顯示在正型光阻膜上僅曝光圖53之第一光罩 圖案時之光阻圖案的重要部分平面圖。 圖55爲模型顯示在正型光阻膜上僅曝光圖㈠之第二光罩 圖案時之光阻圖案的重要部分平面圖。 圖56爲圖53之第一光罩圖案資料與圖45之第二光罩圖案 資料重疊狀態的說明圖。 圖57(a)爲形成圖5等所示之字線（閘極）時使用之光罩的 重要部分平面圖，（b)爲（a)之A-A線的剖面圖。 圖58(a)爲形成圖17等所示之資料線用通孔時使用之光 罩26的重要部分平面圖，（1})爲（4之厂八線的剖面圖。 圖59(a)爲形成上述圖21等所示之資料線時使用之光 罩26的重要部分平面圖，（…爲^“之八-八線的剖面圖。 圖60(a)爲形成圖25等所示之資訊儲存電容元件用通孔 時使用之光罩的重要部分平面圖，（…爲）。之A-A線的剖 面圖。 圖61爲本發明人所檢討之光罩的重要部分平面圖。 -12- 本紙張尺度適用中國國家標準(CNS) A4規格（210X297公發7 558756 A7 ______B7 五、發明説明（10 ) 圖62爲顯示光罩之透光圖案的配置偏差量與複製圖案的 關係圖。 圖6 3爲顯示光罩之透光圖案的配置偏差量與焦點深度的 關係圖。 圖64爲本發明人所檢討之光罩的重要部分平面圖。 圖65爲具有使用圖64之光罩複製孔圖案之半導體積體電 路裝置的重要部分平面圖。 圖66爲圖65之A-A線的剖面圖。 圖67爲顯示圖65構造之半導體積體電路裝置中，孔圖案 被偏差複製時之半導體積體電路裝置的重要部分平面圖。 圖68爲圖67之A-A線的剖面圖。 圖69爲顯示圖案重疊偏差量與資料線-通孔圖案間距離 的關係圖。 圖70(a)爲半導體積體電路裝置的重要部分平面圖，（b) 爲用在（a)之通孔圖案複製上之光罩的重要部分平面圖。 圖7 1顯示焦點位置與孔尺寸的關係圖。 圖7 2爲顯示圖25等所示之半導體積體電路裝置構造中， 孔圖案被偏差複製時之半導體積體電路裝置的重要部分平 面圖。 圖73爲圖72之A-A線的剖面圖。 圖74(a)爲本實施形態之光罩的重要部分平面圖，（b)爲 具有使用（a)之光罩所複製之通孔之半導體積體電路裝置的 重要部分平面圖。 圖75(a)爲本發明人所檢討之光罩的重要部分平面圖， -13- 本紙張尺度適《中國國家標準(CNS) A4規格（210X 297公釐） 558756 11 五、發明説明（ ?)爲具有使用⑷之光罩所複製之通孔之半導體積體電路 裝置的重要部分平面圖。 圖76(a)爲形成圖34等所示之形成孔時使用之光罩的重 要邵分平面圖，（b )爲（a)之a - A線的剖面圖。 圖7 7(a)爲4重極照明的平面圖，（b)爲輪帶照明的平面 圖。 故佳之具體實施例描诚 1 ·紫外光：在半導體領域内係指約400 nm至短波長約5〇 nm以下的電磁波，而比30〇 nm長之波長稱之爲近紫外區， 其以下之短波長區域稱之爲遠紫外區，將2〇〇 nm以下者特 稱之爲眞空紫外區。光源使用水銀弧光燈等i線（波長：365 nm)、KrF準分子雷射（波長：248 nm)、ArF(波長：193 nm)及F2(波長：I57nm)準分子雷射等。 2 ·掃描曝光：藉由使細缝狀的曝光帶對半導體晶圓與光 罩（或標線，本專利申請提及光罩時，係採用也包含標線的 廣義概念），向與細缝長邊方向垂直的方向（亦可使其斜向 移動）作相對性連續移動（掃描），將光罩上之電路圖案複製 到半導體晶圓上之指定部分的曝光方法。 3.步進掃描曝光：係組合上述攝描曝光與步進曝光，將 晶圓上應該曝光之整個部分予以曝光的方法，相當於上述 掃描曝光的下層概念。 4·光罩（光學罩）：用於在基板上形成遮住光線的圖案及 使光線相位改變的圖案。所謂基板上，包含基板上面、接 近基板上面之内部區域或上方區域（亦可配置於接近上面之 -14- 本紙張尺度適用中阐國家標準(CNS) A4規格(21〇x 297公釐） 558756 A7 B7 發明説明（12 其他基板上）。所渭一般光罩（雙面光罩（Binary Mask))，係 指以遮蔽光線圖案與穿透光線圖案，在基板上形成光罩圖 案的一般光罩。以下將光罩（Photo Mask)簡稱之爲光罩 (Mask) 0 5·基板溝移位器：爲在石英等透明光罩基板本身表面形 成凹部的移相器。所謂基板本身的表面，係指包含在基板 表面形成與基板材質類似之膜者。 6.基板上薄膜溝移相备：係指在基板上之遮光膜下，形 成適合發揮移相器作用之厚度的移相器膜，利用與底層基 板之蝕刻速度差等形成的溝型移相器。 7 ·溝移相器··爲包含上述基板溝移相器及基板上薄膜溝 移相器等的上層概念，一般係指在遮光膜下層之透明膜、 透明基板等上形成凹部的移相器。而將在遮蔽膜配置移相 器膜的方式，稱之爲移相器膜上置方式或上置移相器。 8 .微細檐型溝移相器：係指在溝移相器周邊（寬度窄之剖 面方向），遮光膜自石英基板等凹部側壁上端向凹部内侧之 突出狀（又稱之爲檐狀），突出部分的長度P以單色曝光光線 的波長；I爲基準時，爲40% (將P /凡=40 %稱之爲Γ檐長」 ；)以下者。 9 ·移相器的深度：移相器部之基板挖掘深度與曝光波長 有關，使相位倒置180度的深度Z，以Z = λ /(2(n-l))來 表示。其中，η爲基板對指定曝光波長之曝光光線的折射率 ，凡爲曝光波長。 1 0 ·移相器（移相光罩圖案）：係指包含至少具有一個移相 -15- 本紙张尺度適用中國國家標準(CNS) Α4規格（210 X 297公釐） 558756 A7
器之光罩孔徑圖案之光罩上的電路圖案。例如，對應於步 進曝光之單一照射區域（以單步曝光之範圍）或以掃描曝光 之單掃描曝光區域之光罩上的電路圖案群，例如，半導體 晶圓上之單位晶片區域或相當於其整數倍之光罩基板上的 光罩圖案（電路圖案）等。 11.輔助透光圖案（輔助光罩圖案）：一般係指投影在半導 體晶圓上時，不形成對應於其孔徑圖案之獨立圖像之光罩 上的孔徑圖案。 1 2 ·里屬森型移相光罩：亦稱之爲空間頻率調變型移相光 罩’通4以遮光區域隔開遮光膜’設置相互鄰近之數個孔 徑，由彼此倒置其相位之孔徑群構成的移相光罩。大體上 區分成線與間隙圖案及交互倒置孔圖案（亦稱之爲接觸孔用 里賓森圖案）等。 13·半色調型移相光罩：爲一種移相光罩，其兼顧移相器 與遮光膜之半色調膜的穿透率爲1〇/〇以上，40%以下，其與 無該部分比較時之移相量爲具有使光相位倒置的半色調移 相器者。 14.輔助圖案配置型移相光罩：大體上區分成獨立之線圖 案與孔圖案用，前者之代表爲實孔徑圖案與設置在其兩側 之輔助移相器圖案（該相位倒置圖案亦等效），後者之代表 爲支架型孔徑圖案（由中央之實孔徑與設置在其周邊之數個 輔助孔徑構成）。但是，由於上述里賓森型移相器光罩之光 罩圖案的端部或周邊設有輔助孔徑及輔助移相器，因此， 實際的圖案多爲兩種方式的混合者。 -16 - 本紙張尺度適用中阐國家標準(CNS) A4規格(210 X 297公釐） 558756 A7 ___B7 五、發明説明（14 ) ---- 1 5 .移相光罩··本專利申請單提及移相光罩時，係指這些 的總稱。 1 6 ·所謂半導體晶圓（以下簡稱之爲晶圓）或半導體基板， 係指使用在半導體積體電路製造上的單結晶矽基板（通常爲 概略平面圓形）、藍石英基板、玻璃基板及其他絕緣、反絕 緣或半導體基板與上述的複合性基板。此外，本專利申請 提及半導體積體電路裝置時，不僅爲製作在矽晶圓及藍石 英基板等半導體或絕緣體基板上者，除特別明示並非如此 之外’亦包含製作在薄膜電晶體（TFT;Tin-Film-Transist()r) 及超扭轉向列（STN; Super-Twisted-Nematic)液晶等之玻璃 等其他絕緣基板上者。 17.提及遮光區域、遮光圖案、遮光膜或遮光時，表示具 有使4 0 %以下之照射其區域的曝光光線穿透的光學特性。 通常使用數％至3 0 %以下者。另外，提及「透光區域」、 「透光圖案」、「透明區域」、「透明膜」或「透明」時 ，表示具有使6 0 %以上之照射其區域的曝光光線穿透的光 學特性。通常使用9 0 %以上者。 1 8 ·光阻圖案：係指藉由光刻方法將感光性有機膜予以圖 案化的膜圖案。另外，該圖案包含該部分完全無孔徑的單 純光阻膜。 1 9 . 一般照明：即非變形照明，係指光強度分布比較均勻 的照明。 2 0 .變形照明：爲降低中央部量度的照明，包含使用斜向 照明、輪帶照明、四重極照明、五重極照明等多重極照明 -17- 本紙張尺度適中國國家標準(CNS) A4規格(210 X 297公婕）
558756 A7
或與其等效之瞳濾光器的超解像技術。 21 ·解像度：圖案尺寸可以投影透鏡之孔徑數n A (數値孔 徑（Numerical Aperture))與曝光波長；I規格化來表示。本實 施形態之曝光波長爲248 nm之KrF準分子雷射光主要使用投 影透鏡之N A爲0.68者。因此，使用不同波長與不同透鏡 NA時，因解像度R爲R = K1 ·又/NA(K1視處理來決定的 常數），因此只須換算使用即可。但是，因焦點深度D爲D = K2·λ/(NA)2(K2視處理來決定的常數），因此焦點深度 不同。 22.複製圖案：爲藉由光罩複製到晶圓上的圖案，具體而 言，係指上述光阻圖案及將光阻圖案作爲光罩，實際所形 成之晶圓上的圖案。 23·孔圖案：爲晶圓上具有與曝光波長概等或其以下之平 面尺寸的接觸孔、通孔等微細圖案β通常在光罩上爲正方 形或接近其之長方形或八角形等形狀，不過晶圓上多爲接 近圓形者。 24·線圖案··係指向特定方向延伸的帶狀圖案。 以下的實施形態中，有必要時，區分成數個部分或實施 形態來説明，不過除特別明示之外，相互間並非無關係， 彼此爲其中一個爲另一個之一部分或全部之類似例、詳細 、補充説明等的關係。 此外，以下實施形態中，提及要素的數量等（包含個數、 數値、量、範圍等）時，除特別明示時及原理上顯然限定於 特定數量等之外，並不限定於該特定數量，亦可爲特定數 -18- 本紙張尺度適用中Κ國家標準(CNS) Α4規格(210X 297公釐） 558756 A7 __ _B7 五、發明説明（16 ) 以上或以下。 再者，以下實施形態中，其構成要素（亦包含要素步驟等 )’除特別明示時及認爲原理上顯然是必須之外，當然並非 爲必須者。 同樣的，以下實施形態中，提及構成要素等的形狀、位 置關係等時，除特別明示時及認爲原理上顯然並非如此等 之外，實際上包含近似或類似於其形狀者等。關於此，上 述數値及範圍亦同。 此外，用於説明本實施形態的全部圖式中，具有相同功 能者註記相同符號，並省略其重複説明。 此外，本實施形態所使用的圖式中，雖爲模型顯示光罩 或其資料的平面圖，爲求便於參照圖式，而在遮光圖案及 移相圖案上附加陰影線。 (第一種實施形態） 本實施形態説明將本發明應用在一種最小設計尺寸約爲 130 nm之lG(Giga)位元動態隨機存取記憶體（DRAM; Dynamic Random Access Memory)級的大型積體電路元件製 造步驟上。 首先，説明該DRAM的一種製造方法。另外，以下説明 DRAM製造步驟中的主要構造，而用於形成該構造之曝光 技術（包含上述光罩的構造）則於後述。此外，此處使用之 平面圖中，將左右水平方向作爲X方向，將與其相對之垂 直的上下垂直方向作爲Y方向來説明。而在該x方向延伸之 假想軸稱之爲X軸，將在Y方向延伸之假想軸稱之爲Y袖。 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 558756 A7 ___—__ B7 五、發明説明（17 ) 此外，記憶體單元圖案係舉例顯示1個交又點記憶體單元型 (或開放位元線型）的圖案布局。 圖1顯示該DRAM製造步驟中之記憶體陣列的重要部分平 面圖。此外，圖2〜圖4分別顯示圖1之A-A線、B-B線及C-C線的剖面圖。構成晶圓1 w的半導體基板（以下簡稱之爲 基板）1如由p型單結晶碎構成。基板1主面的分離區域上形 成有如溝型分離部（Trench Isolation) 2。該分離部2以在基 板1上挖掘之溝内埋入絕緣膜來形成。此外，基板1上以該 分離部2形成有數個活性區域L。如圖1所示，各活性區域乙 之周圍被分離部2包圍，對圖1之左右上下（水平垂直： XY)方向傾斜的方向上形成細長延伸之平面島狀的圖案。 各活性區域L上，以共用各源極、汲極之一個的狀態，形 成有兩個記憶體單元選擇用MIS · FET。 活性區域L之Y方向的配置節距（節距··對象圖案之中心 至中心的距離）Dy 1約爲420 nm(晶圓上換算）。此外，活性 區域L之X方向的配置節距Dxl約爲520 nm(晶圓上換算）。 活性區域L之Y方向每一列距X方向的尺寸Dx2約爲260 nm (晶圓上換算）。此外，活性區域L之短方向（寬度方向：與 長度方向垂直的方向）之配置節距D 1約爲250 nm(晶圓上換 算）。再者，活性區域L之長度方向配置間隔（間隔：對象圖 案相對之端至端的距離）D2約爲160〜180 nm(晶圓上換算） 。活性區域L之長度方向的鄰接節距約爲252 nm(晶圓上換 算）。此外，活性區域L之長度方向尺寸約爲126 nm(晶圓 上換算）。 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 558756 A7 _____ B7 五、發明説明（18 ) 上述溝型分離邵2的形成方法如下：首先，在基板1的主 面上形成活性區域形成用的光阻圖案。該光阻圖案覆蓋上 述活性區域L的形成區域’其他區域被露出來形成圖案。 該光阻圖案將在以後詳細説明。繼續將該光阻圖案作爲蚀 刻光罩’藉由對基板1實施蚀刻處理，蚀刻除去自光阻圖案 漏出之基板1的部分。藉此，在基板丨上形成如深度約爲 300〜400 nm的溝（複製圖案）。之後，在包含該溝内部的基 板 1 上’以化學汽相沉積（CVD; Chemical Vapor Deposition) 法’堆積厚度約600 nm之由氧化矽膜構成的絕緣膜2 &。該 絕緣膜2 a以使用在來源氣體之電漿CVD法堆積如氧氣（或臭 乳）與四乙乳基碎坑（TEOS : Tetraethoxysilane)後，進行約 1000X：的乾氧化，使膜緻密化（Densify)而形成。之後，以 化學機械研磨（Chemical Mechanical Polishing; CMP)法研磨 (Polish Back)該絕緣膜2a。此時，將溝内部之絕緣膜2 &的 表面平坦化成與活性區域L的表面概略同高。如此，形成 溝型分離部2。 之後，藉由在基板1上離子注入硼（B)，形成p型井3，繼 續，以氟酸（HF)系清潔液清洗p型井3的表面後，藉由熱氧 化基板1，在p型井3之活性區域L的表面形成氧化矽系之潔 淨的閘極絕緣膜4。閘極絕緣膜4的厚度，換算成二氧化碎 膜厚，約爲6 nm。另外，閘極絕緣膜4亦可採用介電常數 高於氧化矽系絕緣膜的氮化矽系絕緣膜及金屬氧化物系絕 緣膜（氧化钽膜、氧化鈦膜等）。這些絕緣膜以CVD法及賤 射法在基板1上形成膜。 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 558756 A7 ____ B7 五、發明説明（19 ) 後續步驟如圖5〜圖7所示。圖5顯示上述DRAM之製造步 驟中與圖I相同位置的重要部分平面圖，圖6及圖7分別顯 示圖5之A-A線及B-B線的剖面圖。該步驟中，於基板1的 主面上形成數條字線WL(閘極5 )。亦即，在基板1的主面上 依序堆積如摻雜磷（P)等之η型多結晶矽膜（膜厚約70 nm) 、氮化鎢（WN)或氮化鈦（TiN)構成之阻擋金屬膜（膜厚約5 nm〜10 nm)、鎢（W)膜（膜厚約100 nm)及帽（Cap)絕緣膜 6(膜厚約150 nm)後，將字線形成用的光阻圖案作爲光罩， 藉由乾式蝕刻這些膜，形成字線WL(閘極5 )。多結晶矽膜 及帽絕緣膜6以CVD法堆積，阻擋金屬膜及W膜以濺射法堆 積。帽絕緣膜6如由氮化矽膜構成。 如圖5所示，該字線WL以沿著圖5 Y方向延伸之平面帶狀 的圖案形成，並沿著圖5 X方向，以指定間隔相互平行配置 數條。該字線WL與上述活性區域L配置成彼此斜交。字線 WL中，與活性區域L平面重疊的部分構成記憶體單元選擇 用MIS · FET的閘極5。此外，活性區域中，字線WL重疊區 域作爲記憶體單元選擇用MIS · FET的通道區域。由於上述 各活性區域L上配置有兩個記憶體單元選擇用MIS · FET， 因此，各活性區域L上，兩條字線WL係平面性重疊。此外 ，該構造的DRAM中，上述活性區域L之長度方向的配置間 隔D2僅爲配置有一條字線WL部分的尺寸。字線WL的線寬 須具有用於獲得記憶體單元選擇用MIS · F ET之臨限値電壓 的所需線寬，此處約爲1〇〇 nm(晶圓上換算）。此外，鄰接 字線W L的節距約爲260 nm(晶圓上換算）。 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 558756 A7 _ B7 五、發明説明（20 ) 後續步驟如圖8〜圖1 0所示，圖8〜圖1 〇分別顯示相當於 该步驟之上述圖1之A - A線、B - B線及C - C線部分的剖面圖 。該步驟中’於p型井3内離子注入坤（As)或嶙（p)，在閘 極5之兩側的p型井3内形成η型半導體區域7 (源極、汲極） 。迄至該步驟爲止，記憶體單元選擇用MIS · FETQs概略完 成。繼續，以CVD法等在基板1上堆積膜厚約5〇 nm的氮化 碎等構成的絕緣膜8。另外，絕緣膜8並非埋入鄰接字線 WL間，而是薄薄的覆蓋在字線WL的表面。 後續步骤如圖11〜圖14所示。圖11顯示該步驟之與圖1 相同位置的重要部分平面圖，圖12〜圖14分別顯示圖i i之 A-A線、B-B線及C-C線的剖面圖。該步驟中，於基板1上 堆積絕緣膜9後，在該絕緣膜9上形成η型半導體區域7自底 面漏出之平面概略圓形的接觸孔（第一孔圖案）1〇&及接觸孔 (第二孔圖案）10b。亦即，首先，以CVD法等在基板1上堆 積膜厚約600 nm之由氧化矽膜等構成的絕緣膜9後，以化 學機械研磨法等將該絕緣膜9予以平坦化。繼續，在絕緣膜 9上形成用於形成接觸孔的光阻圖案。該光阻圖案爲接觸孔 形成區域被露出，其他區域被覆蓋的圖案。有關該光阻圖 案將於後面詳細説明。之後，將該光阻圖案作爲蝕刻光罩 ，藉由實施乾式蝕刻處理，蚀刻除去自該光阻圖案露出的 絕緣膜9，8部分。藉此，形成記憶體單元選擇用MIS · FETQs之η型半導體區域7(源極、汲極）自底面露出的接觸 孔10a，10b。進行該蝕刻處理時，由氧化矽等構成之絕緣 膜9的蝕刻，.係在對氮化矽膜之選擇比大的條件下進行，由 •23- 本紙張尺度適川中國國家標準(CNS) A4規格（210 X 297公釐) 558756 A7 _ B7 五、發明説明（21 ) 氮化矽等構成之絕緣膜8的蝕刻，係在對矽及氧化碎膜之蚀 刻選擇比大的條件下進行。藉此，可對閘極5 (字線W L)自 動對準（Self Align)形成接觸孔10a，10b。 接觸孔10a，10b中’配置於活性區域L中央的接觸孔1 〇 a ，爲用於電性連接ri型半導體區域7與資料線的孔圖案（複製 圖案）。此外，配置於活性區域L兩端的接觸孔（第一孔圖案 )10b，爲用於電性連接η型半導體區域7與資訊儲存用電容 元件之下部電極（儲存電極）的孔圖案（複製圖案）。 接觸孔10a，10b如密集配置成蜂巢狀。接觸孔i〇a，i〇b的 直徑約爲240 nm(晶圓上換算）。此外，接觸孔i〇a，i〇b之Y 方向的配置節距Dy2約爲280 nm(晶圓上換算）。此外，接觸 孔10a，10b在X方向各列距Y方向的尺寸Dy3約爲140 nm(晶 圓上換算）。接觸孔10a，10b之X方向的配置節距Dx3約爲 260 nm(晶圓上換算）。 此外，接觸孔10a，10a之Y方向的配置節距Dy4約爲420 nm (晶圓上換算）。接觸孔i〇a，l〇a之X方向的配置節距Dx4 約爲520 nm(晶圓上換算）。 此外，接觸孔10b，10b之Y方向的配置節距Dy5約爲280 nm (晶圓上換算）。接觸孔l〇b，l〇b之Y方向的配置節距Dy6 約爲420 nm(晶圓上換算）。再者，接觸孔i〇b，10b之X方向 的配置節距Dx5約爲520 nm(晶圓上換算）。 後續步驟如圖15及圖16所示，圖15及圖16顯示相當於該 步驟之上述圖1之A-A線及B-B線部分的剖面圖。該步驟中 ，如圖1 5及圖1 6所示，在接觸孔i〇a，10b内部形成插腳 -24 - 本紙張足度適/fl中阐國家標準(CMS) A4規格(210X297公釐) 558756 A7 ___B7 五發明説明(22 ) " — 11a，lib。形成插腳11a, lib時，藉由CVD法在絕緣膜9上 堆積摻雜磷（P )之η型多結晶矽膜，在接觸孔i〇a, 1〇b的内 部埋入該η型多結晶矽膜後，以化學機械研磨法或回蝕法除 去接觸孔1 〇a，1 Ob外部的η型多結晶石夕膜。 後續步驟如圖17〜圖20所示。圖17顯示該步驟之與上述 圖1相同位置的重要部分平面圖，圖18〜圖20分別顯示圖 17之Α-Α線、Β-Β線及C-C線的剖面圖。該步驟中，於基 板1上堆積絕緣膜1 2後，在該絕緣膜1 2上形成插腳11 a之一 部分自底面漏出之平面概略圓形的通孔13。亦即，首先， 在基板1上（絕緣膜9及插腳11a，lib的上面上），以C VD法 等堆積膜厚約50 nm之由氧化矽等構成的絕緣膜1 2後，在 該絕緣膜1 2上形成用於形成資料線用通孔的光阻圖案。該 光阻圖案爲用於連接資料線與插腳11 a之通孔形成區域被露 出，其他區域被覆蓋的圖案。繼續，如圖17、圖19及圖20 所示，將該光阻圖案作爲蚀刻光罩，藉由蚀刻除去自此露 出的絕緣膜1 2部分，形成通孔1 3。通孔1 3的平面配置節距 比上述接觸孔10a，10b之平面配置節距爲寬。因此，用於 形成該通孔1 3之光阻圖案可以半色調型移相光罩，在提高 照明光之干擾性之相關性（σ ) = 0.3的曝光條件（或移相法 之一般曝光條件）下形成。通孔1 3的直徑約爲200 nm(晶圓 上換算）。 後續步驟如圖21〜圖24所示。圖21顯示該步驟之與上述 圖1相同位置的重要部分平面圖，圖22〜圖24分別顯示圖 21之A-A線、B-B線及C-C線的剖面圖。該步驟中，在上 -25- 國家標準(CNS) A4規格(210X297公釐) 558756 A7 ——_____ B7 五、發明説明（23 ) 述通孔13内形成插腳14後，形成連接其之資料線DL。首 先’於形成插腳1 4時，如以濺射法在絕緣膜1 2上堆積由鈦 (Ti)膜與氮化鈦（TiN)膜之疊層膜構成的阻擋金屬膜，繼續 在阻擋金屬膜上，藉由以CVD法等堆積鎢（W)膜，在通孔 13内部埋入這些膜後，以化學機械研磨法除去通孔13外部 的這些膜。繼續，形成資料線D L時，如以濺射法在絕緣膜 12上堆積氮化鈦（TiN)膜（膜厚約1〇 nm)，繼續以CVD法等 在氮化鈦（TiN)膜上堆積鎢（W)膜（膜厚約50 nm)後，將光 阻圖案作爲光罩，乾式蝕刻這些膜。 資料線DL通過插腳14及其下層之插腳iia，與記憶體單 元選擇MISQs之源極、汲極用的其中一個n型半導體區域7 電性連接。資料線DL的線寬約爲80 nm(晶圓上換算）。此 外，鄰接之資料線DL間的距離約爲430 nm(晶圓上換算）。 後續步驟如圖25〜圖28所示。圖25顯示該步驟之與上述 圖1相同位置的重要部分平面圖，圖26〜圖28分別顯示囷 25之A-A線、B-B線及C-C線的剖面圖。該步驟中，於基 板1上堆積絕緣膜1 5及絕緣膜1 6後，在該絕緣膜1 5，1 6及 絕緣膜12上形成插腳lib之一部分自底面漏出之平面概略 圓形的通孔（第二孔圖案）1 7。 亦即，首先，以CVD法等在基板1上（絕緣膜12之上面及 資料線DL表面上）堆積厚度約爲300 nm之如氧化矽等構成 的絕緣膜1 5，繼續以化學機械研磨法將其表面予以平坦化 。繼續，在該絕緣膜1 5上，以CVD法等堆積膜厚約50 nm 之如由氮化矽構成的絕緣膜1 6後，以CVD法等在其上堆積
裝 訂
-26- 本紙張尺度適用t國國家標準(CNS) A4规格(210X297公釐） 558756 A7 B7 五、發明説明（24 如多結晶矽膜。之後，在該多結晶矽膜上形成用於形成資 訊儲存用電容元件用之通孔的光阻圖案後，將其作爲蚀刻 光罩，在多結晶矽膜中，藉由開設孔徑，在通孔形成區域 内形成硬掩膜18。該光阻圖案爲用於連接資訊儲存用電容 元件之下部電極與插腳Ub之通孔形成區域被露出，其他 區域被覆蓋的圖案。此時之通孔的平面配置節距比上述接 觸孔10a，10b之平面配置節距爲寬，因此，該光阻圖案可 以使用里賓森型移相光罩，在移相法之一般曝光條件下形 成。形成硬掩膜18後，以CVD法等再於基板1上堆積多結 晶石夕膜’藉由各向異性乾式蚀刻法等將其回蚀，在硬掩膜 1 8的孔内側形成側壁18a。之後，如圖2 5、圖2 6及圖2 8所 示，將該硬掩膜18及侧壁18a作爲蝕刻光罩，藉由蝕刻除去 自其露出的絕緣膜16，15，12部分，來形成通孔17。 通孔1 7的孔徑形成小於其下部之接觸孔i〇b的孔徑。此外 ，通孔1 7的中心比其下部之接觸孔i〇b中心更偏離資料線 D L。如此，藉由通孔1 7之孔徑小於其下部之接觸孔i〇b的 孔徑，且其中心更偏離資料線D L，縱使縮小記憶體單元尺 寸時，亦可不使用自動對準接觸（Self Align Contact; SAC) 技術，防止通孔1 7 (之埋入内部的插腳）與資料線DL短路。 此外，縱使通孔1 7之孔徑小於其下部接觸孔1〇b的孔徑， 偏離兩者中心，亦可確保兩者足夠的接觸面積。該通孔17 不需要全部形成在下層的插腳lib上，至少一部分與插腳 1 lb接觸即可。亦即，形成允許所謂"孔徑空隙”的構造。該 通孔1 7的直徑約爲170 nm(晶圓上換算）。此外，自通孔1 7 -27-
裝 訂
本紙張尺度適川中國國家標準(CNS) A4規格(‘210 X 297公釐) 558756 五、發明説明（25 ) 端至接近其相對之資料線D L端爲止的距離約爲40 nm(晶圓 上換算）。 後續步驟如圖2 9〜圖3 1所示。圖2 9〜圖3 1顯示該步驟之 相當於上述圖1之A - A線、B - B線及C - C線部分的剖面圖。 該步驟中，以乾式蝕刻除去硬掩膜1 8及側壁1 8 a後之通孔 17内部形成插腳19，再於插腳19的表面形成阻擋金屬膜 20。形成插腳19及阻擋金屬膜20時，首先，藉由以CVD法 在絕緣膜1 6的上部堆積摻雜磷（p)之η型多結晶矽膜，在通 孔1 7的内部埋入η型多結晶矽膜後，以化學機械研磨法（或 回蝕）除去通孔1 7外部的η型多結晶矽膜。此外，此時藉由 過分研磨（過分蚀刻）通孔1 7内部的η型多結晶矽膜，使插 腳19的表面比絕緣膜16的表面更向下方後退，在插腳19的 上部確保埋入阻擂金屬膜2 0的空間。其次，藉由以濺射法 在絕緣膜1 6的上部堆積TiN膜，在插腳19上部的通孔17内 埋入TiN膜後，以化學機械研磨法（或回蝕）除去通孔1 7外 部的TiN膜。此種阻擋金屬材料，除TiN之外，亦可使用矽 化釕（Ru)及鈦（Ti)-鋁（A1)-矽（Si)合金等。 後續步驟如圖32及圖33所示。圖32及圖33顯示該步驟之 相當於上述圖1之A_A線及C-C線部分的剖面圖。該步驟中 ，以CVD法在絕緣膜16及阻擋金屬膜20上堆積如氧化矽等 構成的絕緣膜2 1後，在其上自旋式塗敷防反射膜及光阻膜 ，將其形成在電容器孔形成用的光阻圖案22。 構成DRAM之記憶體單元之資訊儲存用電容元件的下部電 極，在以下步驟中，形成在該絕緣膜21上所形成之孔（凹部 -28- 本紙張尺度適中國國家標準(CNS) A4規格(210 X 297公釐) 558756 A7 _______Β7 五、發明説明（26 ) )的内部。因此，由於絕緣膜2 1的膜厚成爲該下部電極的高 度，爲求擴大下邵電極的表面積，增加電荷儲存量，需要 以厚的膜厚（約〇·8 μπι)來堆積絕緣膜2 1。絕緣膜2 1可以電 漿CVD法堆積，該CVD法係將氧氣與四乙氧基矽烷（te〇s) 作爲氣體源實施，之後，視需要以化學機械研磨法使其表 面平坦化。 此外，光阻圖案22由防反射膜及其上之光阻膜構成。因 該光阻膜係蚀刻厚膜厚的絕緣膜2 1，考慮到姓刻過程中的 膜損耗，其膜厚設定在約480 run。下層的防反射膜藉由將 光阻膜曝光顯像予以圖案化後，將該光阻圖案作爲蝕刻光 罩，實施乾式蚀刻處理，予以圖案化。絕緣膜2 1的膜厚約 爲0.8 μπι時，雖可以遮光罩進行蚀刻，不過絕緣膜膜厚大 於上述値時，則需要複製鎢等構成的硬掩膜來作爲蝕刻光 罩。 後續步驟如圖34〜圖36所示。圖34顯示該步驟之與上述 圖1相同位置的重要部分平面圖，圖35及圖36分別顯示圖 34之Α-Α線及C-C線的剖面圖。該步驟中，藉由將光阻圖 案22作爲光罩’藉由乾式蚀刻其下層的絕緣膜21，在其底 面形成通孔17内之阻擋金屬膜20表面露出的深孔（凹部）23 。孔2 3係由矩形的平面圖案所構成，在字元線WL之延長 方向具有長邊，且在資料線DL的延長方向具有短邊，長邊 方向的直徑約爲220 mn，短邊方向的直徑約爲13〇 nm。此 外，與鄰接長邊方向之孔2 3的間隔及與鄰接短邊方向之孔 2 3的間隔分別爲13 0 nm。 -29-
558756 A7 ---- B7 _ 五、發明説明（27 ) " ~ - 圖員示於孔2 3内形成資訊儲存用電容元件2 4時的剖面 圖。資料儲存用電容元件24具有下部電極24a、形成在其 表面的電谷絕緣膜24b及板極24c。下部電極24a如由掺雜多 晶矽膜構成，並通過插腳1 9及其下層的插腳1 α，與記憶 體單元選擇MISQs之源極、汲極用的其中一個η型半導體區 域7電性連接。電容絕緣膜24b如由氮化矽膜、氮化矽膜與 氧化碎膜之疊層膜或氧化姮（Ta〇5)等構成。板極24c具有埋 入電容器孔23的摻雜多晶矽膜與堆積其上之鎢等金屬膜。 板極24c中，藉由在電容器孔23内部分埋入性良好之摻雜多 晶矽膜，可有效埋入縱橫比高的電容器孔2 3内。 電容絕緣膜24b除上述材料之外，也可以由包含bst膜、 BaTi03(鈦酸鋇）、PbTi03(鈦酸鉛）、pzT(PbZrXTil-X03)、 PLT(PbLaXTil-X〇3)、PLZT等鈣鈦礦型金屬氧化物的高（強） 電介質來構成。此時下部電極24a宜使用釕等。此外，板極 24c宜由在電容絕緣膜24b上堆積氮化鈦及鎢膜來構成。板 '•極24c之鎢膜具有降低板極24c與上層配線之接觸電阻的功 能，氮化鈥膜則具有防止因氣體（氧氣及氫氣）自電容絕緣 膜2 4b向鎢膜擴散造成電阻增加的功能。此外，此處係説 明資訊儲存用電容元件24爲冕（Crown)型者，不過並不限 定於此，亦可作各種改變，例如亦可採葉片（Fin)型。 至此步驟，資訊儲存用電容元件24完成，以記憶體單元 選擇用MIS · FETQs與串連其上之資訊儲存電容元件24所構 成的DRAM記憶體單元則概略完成。之後，在資訊儲存用 電容元件2 4的上部形成夾住層間絕緣膜的約兩層配線，在 本紙張尺度適财_家鮮(CNS) Μ規格(21GX挪公發) 558756 A7 B7 五、發明説明（28 ) -- 最上層配線上部形成鈍化膜，不過省略這些圖式。 其次，説明本實施形態於上述DRAM製造步驟中採用的曝 光技術。 首先’圖38顯tf本實施形悲之多重曝光處理中採用的一 種曝光裝置。曝光裝置2 5如爲縮小比4 : 1之掃描型縮小投 影曝光裝置（以下亦稱掃描器）。曝光裝置2 5的曝光條件如 下：亦即，曝光光線如使用KrF準分子雷射光（曝光波長凡 =248 nm)，光學透鏡的孔徑數na = 0.68，爲求獲得更高移 相效果，採用提高曝光光線干擾性之照明條件爲相關（σ =sigma)値=0 · 3的條件。但是，曝光光線並不限定於上述 者，亦可作各種改變，例如，亦可使用波長爲丨93 nm之ArF 準分子雷射極波長爲157 nm之F2雷射。 自曝光光源25a射出的光線，經由複眼透鏡2 5 b、孔徑25c 、聚光透鏡25dl，25d2及反射鏡25e照亮光罩26。光學條件 中的相關性，藉由改變孔徑25c之孔徑部的大小來調整。並 設置有薄膜27，以防止因光罩26上附著雜質造成圖案複製 不良等。描繪在光罩2 6上的光罩圖案經由投影透鏡25f投影 在試劑基板的晶圓1 W (基板1)上。另外，光罩2 6放置在被 光罩位置控制手段25g所控制的光罩載物台25h上，其中心. 與投影透鏡25f之光軸確實對準。 晶圓1W被眞空吸附在晶圓載物台25i上。晶圓栽物台25i 放置在可向投影透鏡25 f之光軸方向，亦即Z方向移動的Z 載物台25j上，再裝設在XY載物台25k上。Z載杨台25j及XY: 載物台25k因應主控制系統25m發出的控制命令，分別被驅 -31 - 本紙張尺度適州中國阐家標準(CNS) A4規格(210乂297分釐），·，; 558756 A7 -~~ -----?!__ 五、發明説明（29 ) 動手段25rU，25n2驅動，因此可移動至所需的曝光位置上 。該位置作爲固定在Z載物台25j上之反射鏡25p的位置，並 以雷射測長機25q正確監控。此外，晶圓1 w (基板1)的表面 位置被具有一般曝光裝置之焦點位置檢測手段測量。藉由 因應測量結果使Z載物台25j驅動，可使晶圓1 W的表面隨時 與投影透鏡25f的成像面一致。 使光罩26上之電路圖案與形成在晶圓iw上之電路圖案重 複曝光時，使用對準檢測光學系統25r檢測形成在晶圓1 W 上的符號圖案位置，根據該檢測結果將晶圓予以定位來重 疊複製。主控制系統2 5m與網路裝置25s電性連接，可遠距 監視曝光裝置2 5的狀態。 圖39模型顯示上述曝光裝置1的曝光操作。由於光罩26 與晶圓1 W爲鏡面對稱關係，因此，曝光處理時，光罩2 6 的掃描（Scan)方向與晶圓1W的掃描（Scan)方向相反。放置 在光罩載物台25h上之光罩26與放置在晶圓載物台25i上之 晶圓1W以指定之驅動比率正確同步被掃描驅動。由於掃描 器之縮小比主要爲4 ·· 1，因此，對晶圓1 w之驅動距離=1 ，光罩26之驅動距離=4。曝光光線EP經由縫隙SL而形成 之缝隙狀曝光區域，藉由光罩26的掃描操作，掃描光罩26 上，將光罩26上之光罩圖案曝光在晶圓iw的主面上來進 行複製（上述掃描曝光）。 不過，\赢由成像光學系統在基板上複製光罩圖案時，因 光學系統*1¾差的像差影響’而產生複製圖案形狀惡化及複 製位置移動（偏差）等的影響。成像光學系統之像差分布存 -32- 本紙張尺度適用中國國家標準(CNS) A4规格(210X297公釐） 558756 A7 B7 五、發明説明（3q ) 在於曝光場内。該像差量可以Zernike像差函數來表示，各 像差成分的大小對應於各項係數。像差中，如三次_形像 差、五次像差之Trefoil像差，即會產生複製圖案的形狀惡 化及位置偏差。 採用上述掃描時，如在上述缝隙狀曝光區域的寬度（短） 方向上掃描來複製圖案時，透鏡像差基本上僅分布在缝隙 狀曝光區域的長度方向。因此，在光罩26上，沿著上述缝 隙狀曝光區域的寬度方向（亦即掃描方向）配置數個圖案， 對其多重曝光時，複製在基板上相同位置的圖案間，各圖 案受到影響之透鏡像差量相同。亦即，若複製圖案相同時 ，因像差造成複製圖案對上述掃描方向的位置偏差相同。 因此，可以減少或消除上述的形狀惡化及位置偏差等。 複製圖案的複製位置移動量，除像差量之外，也隨圖案 配置而改變。例如，複製位置的移動量隨配置節距而改變 ，而在掃描器上，對上述縫隙狀曝光區域的長度方向則成 一維移動量分布。因而，光罩圖案的位置校正只須進行線 性校正即可，比步進機校正方便。 此外，採用掃描器時，與步進機的22 mm角比較，其最 大曝光場尺寸如大至25X 33 mm時，具有可使更之大半導 體晶片放置在1片光罩26上的優點。藉此，可裝設在1片光 罩2 6上之雙重曝光用最大晶片尺寸大於逐次移動型縮小投 影曝光裝置（以下稱步進機）.的22 mm X 11 mm，並可擴大至 25 mm X 16.5 mm 〇 另外，圖3 8及圖3 9雖僅顯示説明曝光裝置功能的必要部 -33-
裝 訂
本紙張尺度適州中國國家標準(CNS) A4規格（210X297公赞） 558756 A7 __B7 五、發明説明（31 ) 裝 分，不過其他之一般曝光裝置（掃描器及步進機）上必要的 部分，在一般範圍内相同。此外，本發明的技術構想可適 用於使用步進機的曝光技術。採用步進機時，例如1次曝光 22 X 22 mm角的曝光晶片，在基板上複製光罩圖案。但是， 由於该曝光晶片内分布存在著像差，因此使用步進機時， 複製圖案的形狀因曝光晶片内的位置而改變，而被複製在 對複製圖案位置無像差時之理想位置的偏差位置上。例如 ，考慮在同一個光罩上配置兩種光罩圖案，使兩者重疊多 重曝光時。因基板上對於被多重曝光之各圖案的像差量不 同，因而在基板上複製時之複製圖案的位置移動量也不同 。以致各圖案間之複製位置的移動量不同，可能因該位置 移動量的影響，造成兩種圖案間產生之相對性重疊偏差。 採用步進機時，因像差量在曝光晶片内成二維分布，以 致用於校正上述複製圖案位置移動之光罩上的複製圖案位 置校正複雜。此外，因在同一光罩基板上配置兩度照射（2 Shot)部分的光罩圖案，以致受到可曝光之晶片尺寸限制， 可能隨1片基板之曝光照射次數增加造成通量降低。此外， 使用兩片光罩時，基板上被多重複製之圖案受到影響之像 差量雖相等，但是如上所述的，因係替換光罩，在同一基 板上多重曝光，可能造成通量降低。考慮以上事項，藉由 採用掃描器，比雙重曝光處理，可更簡便且高精度的實施。 其次，説明本實施形態中使用的光罩。 首先，説明用於形成於形成上述圖1等所示之活性區域L( 溝型分離部2)時使用之光阻圖案的曝光技術。 -34- 本紙俵义度適川中國國家標準(CNS)八4規格(210X297公釐） 558756
A B 發明説明（32 圖40(a)顯示用於形成上述圖1等所示之活性區域[之光 阻圖案RL的重要部分平面圖，（㈧爲㈠彡之心八線的剖面圖 。圖40(a)雖爲平面圖，不過爲求便於圖式觀察，在光阻 圖案RL内劃陰影線。 該光阻圖案RL中，將上述活性區域l之長度方向的鄰接 間隔D2設定在極接近160〜180 nm(如上述之約可配置一條 字線WL的間隔）。亦即，所要求之圖案的配置節距極微小 。因而，使用一般光罩的曝光處理時，由於光強度的斜度 小’顯像後之光阻圖案的反向量變大，對圖案長度方向極 難獲得足夠光強度等因素，在保持上述微細配置節距的狀 態下，很難形成圖案。因此，需要採用里賓森型移相光罩 作爲複製該光阻圖案RL的光罩。 以下採用一般里賓森型移相光罩技術執行時，係考慮使 用里賓森型移相光罩，將光阻圖案RL複製到負型光阻膜上 。如上所述，採用里賓森型移相光罩時，需要將穿透鄰接 透光區域的各光線的相位差設定爲180度，不過光阻圖案 RL布局時，用於複製其之透光區域被配置成三個以上圖案 分別以配置移相器的所需距離鄰近配置，在整個鄰近的透 光區域間，無法使穿透光相位差構成180度來配置移相器。 亦即，該鄰近之透光區域中，至少有一對的穿透光屬於同 相位。 因而，本實施形態於形成用於形成圖1所示之活性區域L 之圖案的光阻圖案RL時，係使用正型光阻膜，且採用多重 曝光法，將數個光阻圖案重疊在在晶圓1 w (基板1)上之正 -35- 本紙張尺度適用中國阐家標準(CNS) A4規格(210 X 297公釐） 558756 A7 _______B7 五、發明説明（33 ) 型光阻膜的同一位置上進行曝光。活性區域L分離時，則 分離成斜向延伸之帶狀圖案與分段其指定部分的孔圖案。 圖41顯示用於形成上述活性區域形成用之光阻圖案之光 罩26的第一光罩圖案28A，其中（a)爲其重要部分平:面圖， (b)爲（a)之A-A線的剖面圖，（〇爲（1))之移相器部份的放 大剖面圖。 構成圖41之光罩26的光罩基板26a，如由透明的合成石 英玻璃構成，其主面上形成有如圖40(a)所示的光罩圖案 28A。該光罩圖案28A爲曝光對XY方向斜向延伸之線/間隙 圖案的圖案，具有對XY方向斜向（如對X軸方向約傾斜 28°)成帶狀延伸的遮光圖案26b與透光圖案26c。所謂的該 遮光圖案26b與透光圖案26c，係指沿著其圖案寬度（短）方 向交互配置。其中，在夾住遮光圖案26b，彼此鄰接之透光 圖案26c，26c之一上配置有移相器S。藉此，使穿透彼此鄰接 之透光圖案26c，26c的各光線產生180度的相位差。亦即， 各光線彼此倒置180度。另外，尺寸Dx 1 0則約爲520 nm(晶 圓上換算）。此外，尺寸Dy 10則約爲28 0 nm(晶圓上換算）。 構成光罩圖案28A之遮光圖案26b如由鉻、氧化鉻或其疊 層膜等的遮光膜所形成。此透光圖案26c係藉由上述遮 光膜被除去而形成。如圖41 ( b)，（ c )所示，移相器S係採用 溝移相器構成。亦即’移相器S精由在光罩基板26a挖掘指 定深度（上述Z公式）的溝來形成。上述例中，由於係使用曝 光波長爲248 nm的KrF，因此移相器S的溝深度Z約爲245 nm ° -36· 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 558756 A7 _____B7 五、發明説明（34 ) 此外，此處舉例顯示該溝移相器爲上述微細檐型溝移相 器。亦即，移相器S之溝周邊（寬度窄的剖面方向），光罩基 板26a向溝寬度方向突出，因而形成朝向移相器s之遮光圖 案26b的端部成檐狀突出的構造。該遮光圖案26b突出部分 之檐長P的最適切値，視圖案節距及光學條件等而定，在縮 小比4 : 1之掃描器用光罩上約爲〇·ΐ5 μιη。藉由此種檐構造 ，可控制光的波導管效果，亦可控制穿透光之光強度受到 移相器S侧壁的影響而衰減。因此，進行多重曝光處理時， 藉由使用該光罩26，可使複製在晶圓iw上之圖案的尺寸 精度提高。 不過，圖41所示之光罩圖案28Α爲對X軸方向傾斜約28 度的線/間隙圖案。因此，以可變矩形光束之向量掃描方式 的電子線曝光裝置描繪該圖案時，係以許多矩形分割傾斜 圖案，描繪近似傾斜圖案。亦即，圖4 1所示之光罩圖案布 局以電子線描繪資料形成如圖4 2模型顯示之微小階梯狀的 圖案。因此，會產生光罩圖案描繪時之電子線照射次數增 加與描緣時間增加的問題。因而，複製此種傾斜圖案之光 罩圖案的布局，爲求減少光罩圖案描繪時的曝光照射次數 ，宜布局光罩圖案。圖43爲構成以晶圓處理獲得足夠解像 特性範圍内大小之階梯狀圖案的一種光罩圖案布局。此時 ，將透光圖案26c分割成如65 nm(=Dxll) X 135 nm (Dyll)的 數個微細矩形圖案，並在Y方向分別隔開35 nm (=Dyl2)， 同時沿著X方向並列來配置該矩形圖案。此時矩形圖案尺 寸在光罩上雖變成4倍之260 nm X 540 nm，不過其大小爲以 -37 Λ 本紙張尺度適用中阐國家標準(CNS) Α4規格(210X297公釐） 558756 A7 ^___—_ B7 五、發明説明（35 ) 電子線曝光裝置描繪時，可以1次照射描繪的大小。對Y方 向隔開量Dy 12=35 nm爲節距Dy 10=280 nm之1/8的値，X方 向之矩形大小65 nm爲節距Dx 12=260 nm之1 / 4的値。X方向 的刻度大於Y方向，係因傾斜圖案的角度自X方向起約傾斜 28度。另外，使用光柵掃描型電子線（eb)描繪裝置時，因 描繪方式不同，因此圖案布局亦可爲傾斜方向的圖案。此 外，以Cellpudicstane方式的EB描繪裝置時，亦可使用將傾 斜圖案的一部分作爲一個單元圖形，將其接合描繪的方法 等。再者，矩形圖案以外的傾斜圖案（如三角形圖案）亦可 使用具有可複製之孔徑部的孔徑來描繪。 圖44模型顯示僅將圖41之光罩圖案28A曝光在正型的光 阻膜上。空白者爲被曝光光線照射的區域，劃陰影線者爲 未被曝光光線照射的區域。光阻膜r採用正型者，若進行 顯像處理時（實際上係在多重曝光後進行顯像處理），曝光 區域（空白區域）被除去。僅該光罩圖案28八形成有圖44之 斜向延伸的帶狀光阻圖案R(亦即線圖案形成用的光阻圖案） ，無法形成島狀的光阻圖案。因此，需要除去部分該帶狀 光阻圖案R的指定位置，準備用於形成島狀光阻圖案的第 一光罩圖案，將其重複曝光。 圖45顯示用於形成該重複曝光上使用之上述活性區域形 成用光阻圖案之光罩26的第二光軍圖案28B部分，其中（/) 爲重要部分平面圖，（b)爲（a)之A-A線的剖面圖。 形成在圖45之光罩基板26a主面上的光罩圖案28b，爲未 經圖4 1之光罩圖案28A曝光所保留之圖43的帶狀光阻圖案 -38-
558756 A7 B7 五、發明説明（36 ) R中，曝光相當於活性區域L之長度方向鄰接間隔的部分， 以形成島狀光阻圖案的圖案。 该光罩圖案28B具有：主透光圖案26c 1及配置其周圍的 輔助透光圖案26c2。主透光圖案26cl及輔助透光圖案26c2 形成平面正方形。主透光圖案26cl的平面尺寸約爲2〇〇χ 200 nm(晶圓上換算）。此外，輔助透光圖案2以2之平面尺 寸比主透光圖案26cl之平面尺寸相對較小，形成不能複製 在光阻膜上的大小，約爲100 X 1〇〇 nm(晶圓上換算）。此時 ，主透光圖案26cl上配置有移相器s。藉此，穿透主透光圖 案26cl與輔助透光圖案26c2之各光線產生180度的相位差。 移相器S與上述光罩圖案28A同樣的爲上述微細檐型溝移相 器。移相器S的溝深度與上述光罩圖案28A之移相器S的溝 深度相同。 第二光罩圖案28B中，在X方向（第二方向）鄰接之主透光 圖案26cl，26cl間的節距Dxl3爲圖案之最小接近節距，該距 離約爲2 X 0·33(几/NA)〜2 X 0.045(几/NA)nm，在晶圓上約在 120〜160 nm的範圍内。此時，在X方向鄰接之主透光圖案 26cl的節距Dxl3約爲260 nm(晶圓上換算）。在Y方向（第一 方向）鄰接之主透光圖案26c 1，26cl的鄰接節距比上述在X 方向鄰接之主透光圖案26c 1，26cl的鄰接節距爲長。此時， 在Y方向鄰接之主透光圖案26cl之節距Dyl3約爲420 nm(晶 圓上換算）。在Y方向鄰接之主透光圖案26c 1與輔助透光圖 案26c2的節距Dyl4約爲280 nm (晶圓上換算）。 不過，通常在設計光罩圖案28B時，係考慮僅配置主透光 -39 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公A)
装 訂 558756 A7 _ B7 五、發明説明（37 ) 圖案，並在彼此鄰接之主透光圖案的其中之一上配置移相 器。但是，採用該光罩圖案28B時，在X方向鄰接之主透光 圖案的節距爲最小接近距離，此外，Y方向也由於移相器 配置以所需距離被接近配置而狹窄，因此通常無法配置移 相器。而本實施形態則是在主透光圖案的周圍配置輔助透 光圖案，使穿透其之光線倒置180度，可使解像度提高。此 時，輔助透光圖案若任意配置會產生問題，因此需要講求 配置的方法。以下説明輔助透光圖案的配置。 如圖4 6所示，輔助圖案的配置方法，係分別對X方向及Y 方向配置在主透光圖案26c 1間的中間位置。此時，由於X 方向及Y方向上，主透光圖案26c 1與輔助透光圖案26c2間的 距離稍有差異，以致X方向與Y方向的移相效果亦不同。因 而，投影在晶圓1 W(基板1)上的光學圖像形成橢圓形，位 於圖40之光阻圖案RL長度方向鄰接間部分上下的光阻圖案 RL部分，可能因穿透第二光罩圖案28B之主透光圖案26c 1 的光線影響而縮小。 此外，如圖4 7所示，另外一種布局方法，係分別對各主 透光圖案26c 1之上下左右位置概等的距離上配置有4個輔助 透光圖案26c2。此時的布局爲輔助透光圖案26c2以Y方向上 140 nm的節距配置在主透光圖案26cl的周邊。但是此時， 由於輔助透光圖案26c2的平面尺寸在晶圓上換算爲1〇〇 nm 邊長的矩形圖案，因此，輔助透光圖案26c2間的空間極小 ，在晶圓上換算僅爲40 nm。因而光罩的製造非常困難。 因此，如圖45所示，本實施形態的光罩圖案28B係使自 •40- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公釐） 裝 訂 t 558756 A7 ______B7 ___ 五、發明説明（38 ) 各透光圖案26cl中心至其周邊各輔助透光圖案26c2中心的 距離概等來配置輔助透光圖案26c2。亦即，輔助透光圖案 26c2係配置成，其中心與主透光圖案26c 1之中心相同的六 角形的角上設置輔助透光圖案26c2的中心。因而，主透光 圖案26cl周邊的輔助透光圖案26c2是配置成對通過主透光 圖案26cl中心之XY兩軸左右上下對稱。 此外，以另外方式説明如下，亦即，輔助透光圖案26c2 雖係配置在通過主透光圖案26cl中心的Y軸（第一方向軸）上 ，但是未配置在通過主透光圖案26cl中心的X軸（第二方向 軸）上，而是配置成自X軸上下隔開γ方向的位置上，以X 軸作中心線對稱。 此外，再以另外方式説明如下，亦即，如圖4 8的雙點線 段所示，可以假定内含2個輔助透光圖案26c2的組件單元 UC。各組件單元UC内、的2個輔助透光圖案26c2配置在通過 沿著Y方向所配置之2個主透光圖案26c 1中心的Y軸上。此 外，這2個輔助透光圖案26c2未配置在通過沿著X方向所配 置之2個主透光圖案26cl中心的X軸上，而是配置成將該X 軸作爲中心線對稱。 此種光罩圖案28B的布局，可使對各主透光圖案26cl之晶 圓1W(基板1)上的投影光學圖像形成概略圓形。此外，在 圖1之活性區域L之長度方向鄰接間的上下位置上，可儘量 抑制光阻圖案的變形。 上述第一光罩圖案28A資料與第二光罩圖案28B資料的重 疊狀態，如圖4 9所示。其中虛線表示第一光罩圖案28a， -41 - 本紙張尺度適州中國國家標準(CNS) A4規格(210X 297公;t)
装 ir 558756 A7 B7 五、發明説明（39 ) 實線表示第二光罩圖案28B。第一光罩圖案28A的遮光圖案 26b上配置有第二光罩圖案28B之主透光圖案26c 1及輔助透 光圖案26c2。 其次，説明多重曝光處理的相關技術。 首先，本實施形態之上述活性區域複製用的整個光罩平 面圖，如圖50所示。此處舉例顯示在一片光罩26的主面（ 同一面）上配置有兩個複製區域30A，30B。各複製區域3〇A， 30B形成平面長方形，各個長邊配置成隔開一定距離彼此平 行。各複製區域30A，30B相當於複製一個半導體晶片的區 域。該光罩構造適用於半導體晶片的平面尺寸小，在一片 光罩内可以配置兩個半導體晶片複製區域。 複製區域30A之記憶體單元區域内配置有圖4 1所示的第 一光罩圖案38A，複製區域30B之記憶體單元區域内配置有 圖45所示之第二光罩圖案3 8B。進行上述多重曝光處理時 ，複製區域30A之第一光罩圖案28A與複製區域30B之第二 光罩圖案28B被正確定位，複製到晶圓1W(基板1)上的正 型光阻膜上。活性區域L (光阻圖案RL)的長度方向尺寸， 可藉由主要調整第二光罩圖案28B尺寸及將第二光罩圖案 28B曝光在晶圓1W上時的曝光量予以最適化。藉此，可獲 得所需之光阻圖案尺寸。 另外，由於記憶體單元區域以外的光罩圖案並非多重曝 光，而係以一般曝光來複製，因此，該光罩圖案配置在複 製區域30A内。此外，亦可以多重曝光來複製記憶體單元區 域以外的光罩圖案。此外，上述複製區域30A，30B内，除
裝 訂 t -42· 558756 A7 ____B7 五、發明説明（4Q ) 爾 一 實際上構成積體電路的圖案之外，還包含如用於重疊的符 號圖案、重疊檢查用符號圖案或檢查電特性時使用之符號 圖案等實際上不構成積體電路的圖案。此外，在複製區域 30A，30B的外圍遮光區域内，光罩基板26a的一部分被露出 ，形成有光罩對準符號及測量用符號等其他透光圖案26d。 這些透光圖案26d被未複製在光阻膜上的區域，或是曝光時 ，曝光光線未照射的遮光板所遮蔽。 其次，具體説明多重曝光處理。一種多重曝光方法爲， 首先’在複製區域30A之圖案未被曝光的遮光（Masking)狀 態下，將複製區域30B之圖案曝光在晶圓1W(基板1)主面 上的正型光阻膜上後，再度於複製區域30B之圖案未被曝光 的遮光（Masking)狀態'下，使複製區域30A的圖案重疊在已 經被複製（潛像）在晶圓1W上之正型光阻膜上之複製區域 30B的圖案上。 此外，另一種多重'曝光方法藉由，使複製區域30A與複製 區域30B的平面尺寸相等，同時將複製區域3〇A，30B複製 在晶圓1W上之正型光阻膜後，在γ方向上僅以各複製區域 30A，30B之Y方向尺寸（寬度）部分移動光罩26，在曝光照 射重疊一半的狀態下曝;^。 前者方法對各複製區域30A，30B可分別使用最適切曝光 量及光學條件曝光。而後者方法，則因複製區域3 0A，30B 係在相同曝光量與相同光學條件下曝光，雖然光罩圖案需 要予以最適化，但是其生產量優於前者的方法。此外，因 重複照射2次，造成重疊精度降低。 -43- 本紙張尺度適州中國阐家標準(CNS) A4规格（MO X 297公釐) 558756 A7 B7 五、發明説明（41
此外，上述例中，係説明在一片光罩2 6上配置第一、第 二光罩圖案28A，28B，不過並不限定於此，多重曝光方法 亦可使用兩片光罩。亦即，該方法爲將第一、第二光罩圖 案28A，28B分別配置在各光罩上，於更換光罩的同時進行 多重曝光。此時，由於係替換光罩曝光，因此照射範圍（尺 寸）與一般曝光同樣的可擴大至曝光裝置的最大曝光區域（ 場）。此外，由於可對各圖案設定最適切的曝光條件値，因 此可有效設定曝光範圍及曝光條件。該方法特別適用於半 導體晶片的平面尺寸大，在一片光罩上無法配置兩個半導 體晶片複製區域時。、 另外，於此種多重曝光處理完成後，藉由進行一般顯像 處理及清洗乾燥處理等一連_處理，形成圖40所示的光阻 圖案RL。 上述例中，係説明移相器S爲溝移相器（微細檐型溝移相 器）時，不過並不限定於此，如圖51(a)所示，亦可使用上 述基板上薄膜溝移相器。此時，在光罩基板26a的表面上形 成有移相膜26e。移相膜26e以適於發揮移相器作用的厚度（ =上述Z的公式）形成，例如，由與光罩基板26a相等或相同 程度之透光率及折射率的玻璃上旋轉（SOG; Spin On Glass) 等構成。形成移相器S的溝，藉由將自遮光圖案26b露出之 指定透光圖案26c(主透光圖案26c 1)之移相器膜26e除去至 光罩基板26a的表面被露出來形成。此時，於形成移相器s 用溝時，提高光罩基板26a與移相器膜26e的蝕刻選擇比， 使移相器膜26e的蝕刻速度快於光罩基板26a的蝕刻速度。 -44-
裝 訂 t 本紙張尺度適W中國國家標準(CNS) A4規格(210 X 297公釐〉 558756 A7 -____ B7 五、發明説明（42 ) 亦即，將光罩基板26a作爲蝕刻阻擋層（Etching St〇pper)， 形成移相器S用溝。藉此，可形成極高精度的溝深度（亦即 移相器膜26e的厚度）及溝底面的平坦度。因而，由於可大 幅減低甚至消除穿透光的相位誤差，因此可使複製在晶圓 1W(基板1)上之光阻圖案的尺寸精度大幅提高。 此外，如圖5 1 (b)所示，亦可將透明膜26f作爲移相器s， 來取代溝。此時，可以上述移相器s用溝的深度Z公式來表 示透明膜26f的厚度。 其次’説明用於形成在形成上述圖Η等所示之接觸孔 10a，10b圖案時使用之光阻圖案的曝光技術。另外，最小配 置節距約爲260 nm，最小設計尺寸約爲17〇 nm。 圖52(a)顯示用於形成上述圖U等所示之接觸孔1〇a，i〇b 之光阻圖案RC的重要部分平面圖，線的剖 面圖。圖52(a)爲平面圖，不過爲求便於觀察圖式，在光 阻圖案RC上劃陰影線。 如圖52(a)所示，光阻圖案RC的孔徑部31a，31b(形成有 接觸孔10a，10b的部分）在平面上成蜂巢狀密集配置。配置 節距Dx3約爲260 nm，配置節距Dy2約爲280 nm，每1行相 隔140 nm( = Dy2)配置圖案。複製此種密集配置的圖案時， 需要使用里賓森型移相光罩。但是，如圖52( a)所示的圖案 配置，無法配置移相器，使最接近圖案間的相位差全部爲 180度。因而需要將光罩圖案分割成兩片，以多重曝光來複 製圖案。 因此，本實施形態也在形成用於形成圖11所示之接觸孔 -45- 本紙張尺度適州中國國家標準(CNS) A4規格(210X 297公釐） 558756 A7 _ B7 五、發明説明（43 ) 10a, 1 Ob圖案的光阻圖案時，使用正型光阻膜，且採用在 晶圓1 W (基板1 )上之正型光阻膜的相同位置重複曝光數個 光罩圖案的多重曝光法。 接觸孔10a，1 Ob分離時，分離成具有可使用里賓森型移 相光罩技術之尺寸及光罩圖案布局的第一圖案群、及由第 一圖案群以外圖案構成的第二圖案群。具體而言，係將第 一圖案群作爲資訊儲存用電容元件用之接觸孔IQb的圖案群 ，將第二圖案群作爲資料現用接觸孔l〇a的圖案群。 圖53顯示用於形成上述接觸孔形成用光阻圖案之光罩26 的第一光罩圖案28C，其中（a)爲其重要部分平面圖，（b)爲 (a)之A-A線的剖面圖，（c)爲（b)之移相器部分的放大剖面 圖。 該第一光罩圖案28C爲曝光資訊儲存用電容元件用接觸孔 10b圖案的圖案，具有平面正方形的數個透光圖案26c3。各 透光圖案26c3的平面尺寸約爲200 X 200 nm。透光圖案26c3 中，彼此鄰接之其中之一上配置有移相器S，穿透該彼此鄰 接之透光圖案26c3的各光線相位倒置180度。沿著Y方向並 列配置，且穿透光相位彼此倒置180度的兩個透光圖案 26c3，26c3對，僅以在Y方向隔開配置節距Dy21，沿著X方 向配置。 另外，在X方向鄰接之透光圖案26c3的配置節距Dx20約 爲260 nm(晶圓上換算），在Y方向鄰接之透光圖案26c3的 配置節距Dy20約爲280 nm(晶圓上換算），在Y方向上鄰接 之透光圖案26c3中，與穿透光同相位者之配置節距Dy2 1約 -46- 本紙張尺度適用中國國家標準(CNS) A4规格(210 X 297公釐）
裝 訂 嘹 558756 Α7 Β7 五、發明説明ς4 爲420 tim(晶圓上換算）。此外，此時遮光圖案26b、移相器 S的構造與上述相同，因此省略其說明。
裝 圖54模型顯示僅將此種第一光罩圖案28(：在正型光阻膜 上曝光。其中空白者爲曝光光線所照射的區域，劃陰影線 者爲曝光光線未照射的區域。光阻膜採用正型者，若進行 顯像處理時（實際上係在多重曝光後進行顯像處理），曝光 區域（空白區域）被除去。僅上述光罩圖案28C形成有僅開設 有資訊儲存電容元件用接觸孔l〇b用孔徑部31b的光阻圖案 R(亦即，第一孔圖案形成用的光阻圖案），無法開設資料線 用接觸孔10a用孔徑部31a。因此需要準備用於形成資料線 用接觸孔10a之第二光罩圖案，將其重複曝光。另外，在X 方向上鄰接之孔徑部31b，31b的配置節距Dx21，約爲上述 配置節距Dx20之兩倍的520 nm(晶圓上換算）。 本實施形態之用於形成該資料線用接觸孔l〇a的第二光罩 圖案，係使用與上述圖45所示之第二光罩圖案28B相同者。 t 使用一般光罩作爲該第二光罩圖案時，第二光罩圖案採 用僅配置有圖45所示之第二光罩圖案28B之主透光圖案 26c 1的光罩圖案布局。將使用該第二光罩圖案時之晶圓 1W(基板1)上的投影光學圖像與使用圖45所示之第二光罩 圖案28B時之投影光學圖像比較，因後者可獲得移相效果， 因此可獲得形狀及尺寸精度更佳的光學圖像。 圖55模型顯示僅將此種第二光罩圖案28B在正型光阻膜 上曝光。其中空白者爲曝光光線所照射的區域，劃陰影線 者爲曝光光線未照射的區域。光阻膜採用正型者，若進行 -47- 本紙張尺度適中國國家標準(CNS) Λ4規格(210 X 297公釐) 558756 A7 B7 五、發明説明（45 ) 顯像處理時（實際上係在多重曝光後進行顯像處理），曝光 區域（空白區域）被除去。僅上述第二光罩圖案28B形成有僅 開設有資料線用接觸孔1 〇a用孔徑部3 1 a的光阻圖案R (亦即 ，第二孔圖案形成用的光阻圖案）。另外，在X方向上鄰接 之孔徑部3 la，3 la的配置節距Dx22，約爲上述配置節距Dx3 之兩倍的520 nm(晶圓上換算）。 因此，重複曝光上述圖53之第一光罩圖案2 8C與上述圖 45之第二光罩圖案後，藉由實施顯像、清洗、乾燥處理等 一連串處理，可形成圖52所示的光阻圖案RC。 上述第一光罩圖案28C資料與第二光罩圖案28B資料的重 疊狀態，如圖56所示。其中虛線表示第一光罩圖案28C， 實線表示第二光罩圖案28B。第一光罩圖案28A之透光圖案 26c3與第二光罩圖案28B之輔助透光圖案26c2重複配置。亦 即，第二光罩圖案28B之輔助透光圖案26c2被配置在第一光 罩圖案28A之透光圖案26c3内。 因此，作成圖45之第二光罩圖案28B之圖案資料時，如 下所述。首先，如接觸孔10a，10b的配置，作成配置透光 圖案的圖案資料。此時，接觸孔l〇a，10b以其他層（資料層） 布局。接觸孔10b對應於圖5 3之光罩圖案28c，接觸孔10a僅 對應於圖47之光罩26之光罩圖案中的透光圖案26cl。亦即 ，以某層（資料層）布局光罩圖案28C，以其他層（資料層）布 局光罩圖案28。因而，藉由演算處理該圖53之第一光罩圖 案28C的資料’構成上述輔助透光圖案26c2的大小後，合 成該資料與如上述接觸孔10a之配置來配置透光圖案的資料 -48- 本紙張义度適用中國國家標準(CNS) A4規格(210X 297公釐）
裝 訂 558756
。藉此，作成上述第二光罩圖案28B的圖案資料。 此外，以上述組件單元uc(參照圖48)的觀點來説明以多 重曝光處理曝光接觸孔10a，10b形成用之光阻圖案時的光 罩圖案資料分割處理如下。#即，^分成位於組件單元… 頂點（透光圖案資料與配置在組件單元u c内部的透光圖案 資料。將位於組件單元UC頂點的透光圖案資料作爲複製到 第二光罩圖案28B之晶圓上的透光圖案26cl資料，將含在組 件單元uc内之透光圖案資料作爲第一光罩圖案28C的資料。 在使用此種第一、第二光罩圖案28C，28 B的多重曝光處 理’有關光罩整體構造（參照圖50)及多重曝光處理方法與 上述相同，因此省略其説明。 其次’圖57(a)顯示形成上述圖5等所示之字線WL(閘極 5)時使用之光罩26的重要部分平面圖，（b)爲其a-a線的 剖面圖。此時係採用里賓森型移相光罩。該光罩圖案28D具 有在圖57(a)之Y方向延伸的帶狀遮光圖案26b及透光圖案 26c4。並在彼此鄰接之透光圖案26c4，26c4之其中之一上配 置有移相器S。透光圖案26c4的寬度尺寸Dx30約爲130 nm( 晶圓上換算），合併透光圖案26c4及遮光圖案26b兩者寬度 的尺寸Dx3 1約爲260 nm(晶圓上換算）。另外，曝光裝置及 曝光條件與圖3 8中説明者相同，光阻膜則使用負型的光阻 膜。 其次，圖58(a)顯示形成上述圖17等所示之資料線用通 孔13時使用之光罩26的重要部分平面圖，（b)爲其A-A線 的剖面圖。此時係採用半色調型移相光罩。Η T表示半色調 -49- 本紙張尺度適州中國Η家標準(CNS) A4規格(210X 297公釐）
裝 訂 t 558756 五、發明説明ς7 ) 膜。該光罩圖案28Ε具有平面正方形的數個透光圖案26c5 。透光圖案26c5的平面尺寸約爲220 x 22〇 nm(晶圓上換算） 。另外’曝光裝置與圖3 8中説明者相同，曝光光學條件使 用NA = 0.68，（7 = 0.30的條件。光阻膜則使用正型的光阻膜。 圖59(a)顯示形成上述圖21等所示之資料線dl時使用之 光罩26的重要部分平面圖，爲其A-A線的剖面圖。此 時係採用里賓森型移相光罩。該光罩圖案2吓具有在圖 59(a)之X方向延伸的帶狀遮光圖案26b及透光圖案26c6。 並在彼此鄰接之透光圖案26c6，26c6之其中之一上配置有移 相器S。透光圖案26c6的寬度尺寸Dy30約爲170 nm(晶圓上 換算），合併透光圖案26c6及遮光圖案26b兩者寬度的尺寸 Dy3 1約爲420 nm(晶圓上換算）。另外，曝光裝置與圖38中 説明者相同’曝光光學條件使用NA = 0.68，or = 0.30的條 件。光阻膜則使用負型的光阻膜。 其次，圖60(a)顯示形成上述圖25等所示之資料儲存電 容元件用的通孔17時使用之光罩26的重要部分平面圖， (b)爲其A - A線的剖面圖。此時係採用里賓森型移相光罩。 該光罩圖案28G具有平面正方形的數個透光圖案26c7。透光 圖案26c 7雖在Y方向配置成一直線，不過在X方向上並非配 置成一直線，而是配置成彼此有些許偏差。該偏差量未達 透光圖案26c7沿著Y方向邊的尺寸部分。此外，透光圖案 26c7之Y方向的鄰接節距比X方向的鄰接節距長。因而，在 彼此鄰接之透光圖案27c7的其中之一上配置有移相器S。移 相器S的構造與上述相同，如採用微細檐型溝移相器。透光 -50- 本紙張尺度適州中國國家標準(CNS) A4規格(210 X 297公釐） 558756 A7 _____ B7 I、發明説明(48 ) " — 圖案26c7的平面尺寸約爲200 X 200 nm(晶圓上換算）。另外 ，曝光裝置與圖38中説明者相同，曝光光學條件使用να =0.68，=0·30的條件。另外，曝光裝置亦可使用步進機 或掃描器。光阻膜則使用正型的光阻膜。 有關此時使用的光罩2 6，説明本發明人所檢討的課題。 如圖2 5所示，通孔1 7的圖案配置成週期性且高密度（小節 距）。因此，該圖案形成時，考慮採用對此種布局有效的里 賓森型移相光罩。此處的圖61顯示用於形成孔圖案之光罩 圖案的平面圖。該光罩圖案規則性排列配置有平面正方形 的數個透光圖案26c7。透光圖案26c7配置在X方向上延伸之 數條直線（以單點線段顯示）與Y方向上延伸之數條直線的 交叉點上。亦即，透光圖案26c7係並列配置在XY兩方向上 延伸的直線上。透光圖案26c7的配置節距在X方向與γ方向 上不同，X方向之鄰接配置節距比γ方向之鄰接配置節距短 。繼續，在彼此鄰接之透光圖案27c的其中之一上配置移相 器S，使穿透各圖案之光線的相位倒置180度。 此時，因在X方向上之透光圖案26c7的鄰接配置節距短， 因此顯示良好的移相光罩效果，但是，Y方向則因鄰接配 置節距長，因此無法獲得移相光罩的效果。此時所獲得之 複製圖案的X，Y方向尺寸如圖62所示。此處顯示將Y方向 作爲非連續方向，X方向作爲連續方向，非連續方向（γ方 向）的尺寸爲0.16 μιη(晶圓上換算）時所獲得之連續方向（X 方向）的尺寸。上述圖61之透光圖案26c7，由於係如上述的 配置成一直線，彼此無偏差，因此該配置之配置偏差量爲 本紙;長尺度通川中國國家標準(CNS) a4規格(2】〇χ 297公釐） -51 - 558756 A7 —_______B7_____ i ^發明説明（49 ) " '— =0.0 μπι的條件。因此，如圖6 2所示，雖然非連續方向之 複製圖案的尺寸爲0.16 μπι，若連續方向（Χ方向）之複製圖 案的尺寸在0·10 μιη以下時，即變得非常小。此外，此時獲 得之焦點深度如圖63所示。上述配置偏差量爲〇 〇 μιη時， 焦點深度爲0·4 μπι，可知邊緣非常小。 因此，本發明人特別考慮透光圖案26c7的配置，將鄰接 之各圖案的位置相對性偏離。此時如圖64所示。該光罩圖 案之透光圖案26c7的位置與圖6 1相比，僅尺寸d 〇的部分 在Y方向偏離。此時，僅透光圖案26c7之Y方向邊的長度部 分偏離。藉此，可使圖案的形成空間增加。此時，如上述 圖62所示’配置偏差量逐次增加至〇 〇75 μιη時，X，γ方向 之複製圖案的尺寸差逐漸縮小，配置偏差量約爲〇 〇75 μιη 時’ X，Υ方向之複製圖案的尺寸差約爲零（亦即，複製圖 案之平面形狀概略爲正圓形）。若配置偏差量超過〇〇75 ^ m ’則結果相反，複製圖案之χ方向的尺寸變大。此因，將 透光圖案26c7配置成一直線時，對一個透光圖案26C7具有 自該X方向的兩方向移相效果，然而，藉由將透光圖案 26c7採偏差配置，因鄰接γ方向之透光圖案26C7接近，以致 其間也開始產生光的干擾，到達相當程度的距離時，會獲 得自三方向的移相效果。因此，將透光圖案26c7的位置偏 差相當程度，可促使孔圖案的形狀接近正圓形。此外，焦 點深度亦如圖63所示，當配置偏差量約爲0.075 μιη(上述之 圖案形狀概略成圓形的配置偏差量）時最大。亦即，本發明 人終於發現，爲使圖案形狀在晶圓上儘可能接近圓形，宜 •52 本紙依尺度適用中國國家標準(CNS) Α4規格(210X297公着） 558756 A7 ___ B7 五、發明説明（s〇 ) 在光罩26上配置透光圖案26c7。 使用該圖64所示之光罩，形成上述通孔17時之記憶體單 元區域的重要部分平面圖，如圖6 5所示。此外，其A _ A線 的剖面圖，則如圖6 6所示。另外，此處顯示正確實施通孔 17與下層之圖案的對準。 如圖6 5及圖6 6所示，通孔1 7配置成其中心與接觸孔1 〇b 的中心，亦即插腳1 lb的中心一致。此時，通孔1 7的直徑 小於接觸孔10b，且接近資料線DL，兩者重疊邊緣亦小。 因此，通孔1 7的位置偏離時，通孔1 7在資料線D L上重疊 產生短路（Short)不良。圖67顯示圖65及圖66之構造中， 通孔17在Y方向偏差約-50 nm時的平面圖。此外，圖68顯 示圖6 7之A - A線的剖面圖。可知通孔1 7重疊在資料線D L 上，形成在通孔17内之插腳19與資料線DL形成短路。 圖69顯示彼此接近之資料線DL與接近其之通孔17的圖 案間距離（端與端間的距離）dy與圖案形成時之偏差量的關 係。採用圖65等所示的構造時（實線PL)，圖案間距離dy縱 使無重疊偏差，僅可保持約20 nm ,非常小。亦即，可知各 圖案僅約2 0 nm之位置偏差造成短路。因此可知，採用圖 6 5寺所不的構造’雖然要求極向精度的對準，但因目前一 般曝光裝置之重疊誤差，其偏差量約爲土 50 nm，因此無法 保持重疊邊緣來形成圖案。亦即，本發明人終於發現光罩 26上之透光圖案26c7雖宜如上述的採偏差配置，但若偏差 過度又會產生新的問題。 另外方式則是縮小通孔1 7的直徑，來確保重疊邊緣。如 -53- 本紙張足度適川中國國家標準(CNS) A4規格(210 X 297公釐） 558756 發明説明（51 圖7 0(a)所示，若將通孔i 7的直徑縮小至M〇 nm(晶圓上換 算）時’可以使圖案間距離dy保持在4〇 nm，曝光裝置的偏 差量縱使爲土 5 0 run，也不致短路，可形成圖案。但是，此 時用於形成圖案的各種邊緣大幅減少。另外，圖7〇(b)顯 示形成（a)之複製圖按時使用之光罩26的光罩圖案。最接 近Y方向之透光圖案26c7的鄰接節距約爲290 nm。 圖71顯示以170 nm之孔圖案獲得之焦點深度，與以14〇 nm之孔圖案獲得之焦點深度的比較圖。此時之圖案的形成 條件如下。曝光裝置之縮小投影透鏡的孔徑數Να爲0.68， 曝光光線使用波長爲248 nm之KrF準分子雷射。圖案的配置 使用以290 nm節距（晶圓上換算）配置成光柵狀。曝光變動 設定± 5%，且各尺寸土 10〇/〇之容許尺寸範圍内所獲得的焦 點深度，170 nm的孔圖案約爲！ 8 μιη，140 nm之孔圖案降 低爲約0·9 μιη可知比一般所需之焦點深度降低丨.〇 μιη。亦 即’本發明人發現，縮小圖案尺寸雖有助於圖案間的重疊 邊緣’但卻無法獲得用於形成圖案所需的處理空間。 因此’形成上述圖案時，通常採用提高曝光裝置之圖案 重疊性能’或增加投影透鏡之孔徑數ΝΑ，或藉由曝光波長 的短波長化，以縮小圖案尺寸等方法。但是，爲求提高曝 光裝置的性能，需要改變曝光裝置。因設備費用的花費導 致半導體積體電路裝置成本提高。此外，隨伴導體積體電 路裝置之圖案微細化與高積體化的快速進步，因不符成本 的改變曝光裝置而造成經濟上的問題。此外，投影透鏡之 孔徑數ΝΑ的增加亦有限度。此外，僅孔徑數ΝΑ增加及曝> -54- 本紙張尺度通川中國國家標準(CNS) A4規格(210X297公釐）
裝 訂 t 558756 五、發明説明（52 ) 光波長短波長化，在經濟上也有上述相同的問題。 因此，本發明係藉由進一步的設計複製圖案的布局，使 圖案的重疊精度提南。如上所述，通孔17只須與插腳ub 及貝儲存用電谷元件24之下部電極24a電性連接，即可發 揮其功能。此外，由於資訊儲存用電容元件24幾乎存在於 資料線D L間的寬度内，因此只須在包圍一對資料線D l的 區域内配置通孔1 7即可。再者，考慮與插腳ub電性連接 時，通孔17的至少一部分在插腳lib上即可。因此，重一 開始即將通孔1 7布局在遠離重疊邊緣小之資料線〇 l的方向 。藉此，縱使不改變圖案的尺寸，亦可確保圖案間的重叠 邊緣。 亦即，形成通孔17時，縱使通孔17—時有偏差，爲求確 保與插腳1 lb的電性連接，且與資料線〇 l確保絕緣狀態， 自設計初期即遠離資料線D L來配置通孔1 7。此時，縱使形 成如通孔1 7無位置偏差的設計，通孔1 7的中心係偏離插腳 lib的中心來配置，通孔17内的#腳19與插腳ub電性連接 。（參照圖2 5、圖2 8及圖3 1等）。 該裝置布局，與上述同樣的，使通孔17在γ方向偏離約 - 50 nm晶圓上換算）時的平面圖，如圖72所示。此外，圖 7 2之A - A線的剖面圖，如圖7 3所示。可知縱使此時，通孔 17與資料線DL沒有短路。此外，通孔17與下層的插腳llb 連接，可獲得足夠的電特性。從本發明可知，圖6 9所示之 通孔17與資料線DL之圖案間距離dy的關係，在約6〇 nm( 晶圓上換算）内無短路。因此，藉由如此改變裝置布局及用 -55- 本紙張尺度適财家鮮(CNS)A4規格(21()><297公#) 558756 A7 __ B7__ 五、發明説明（53 ) 於形成其之光罩圖案的布局，縱使不改變圖案尺寸（當然， 亦可進行可獲得解像度範圍内之尺寸的改變（縮小）），可允 許曝光裝置的重疊誤差，並可形成良好的圖案。 上述圖60所示之光罩26的光罩圖案28G係依據上述的技 術構想形成。圖74(a)顯示與複製時使用通孔17之圖60相 同之光罩26的重要部分平面圖，（b)爲使用（a)之光罩圖案 時獲得之複製圖案的重要部分平面圖。此外，圖75(a)顯 示將透光圖案26c7僅偏差其Y方向邊約一半長度之光罩圖 案的重要部分平面圖，（b)顯示與使用（a)之光罩圖案時， 實際獲得之複製圖案之重要部分平面圖的比較。採用圖74 所示之本實施形態，確認可比圖7 5擴大複製圖案間的邊緣 。使用本發明之光罩圖案28G時，無須變更圖案尺寸，即可 徹底確保通孔1 7與資料線D L的重疊邊緣。此外，與使用圖 6 4構造之光罩圖案時相比，可縮小晶片尺寸約1 2 %。再者 ，因可確保通孔17與資料線的重疊邊緣，因此，與使用圖 64構造的光罩圖案比較，可將製品製造步驟成品率降低至 2/3。 其次，説明形成圖34等所示之孔23(形成儲存電容圖案） 時的曝光技術。此時進行上述多重曝光處理。第一光罩圖 案與上述圖59所示者相同。但是，透光圖案26c6的寬度尺 寸約爲150 nm(晶圓上換算）。另外，圖76顯示第二光罩圖 案28H。圖76(a)爲其光罩的重要部分平面圖，（b)爲其A-A線的剖面圖。該第二光罩圖案28H使用里賓森型移相光罩 技術。該光罩圖案28H具有在圖76(a)之Y方向延伸的帶狀 -56- 本紙張义度適用中國國家標準(CMS) A4規格(210 X 297公釐） 558756 A7 _B7 五、發明説明（54 ) 遮光圖案26b及透光圖案26c8。並在彼此鄰接之透光圖案 26c8, 26c8之其中之一上配置有移相器s。透光圖案26c8的 寬度尺寸Dx40約爲130 nm(晶圓上換算），合併透光圖案 26c8及遮光圖案26b兩者寬度的尺寸Dx41約爲260 nm (晶圓 上換算）。另外，曝光裝置與圖38中説明者相同，曝光光學 條件使用ΝΑ = 0·68，= 0.30的條件光阻膜則使用負型的光 阻膜。 本實施形態之主要效果説明如下： (1) 用於形成通孔17實施曝光處理時，藉由使用圖6〇所 不之光罩圖案28G，可避免造成圖案的形成控制性惡化及圖 案形成邊緣減少，可使通孔17與資料線DL的重疊邊緣增加。 (2) 用於形成通孔17實施曝光處理時，藉由使用圖6〇所 示之光罩圖案28G，可抑制圖案的形成控制性惡化及圖案形 成邊緣減少。 (3) 藉由上述（1)，（2)，可高密度配置通孔17與資料線 DL，因此可使記憶體單元的積體度提高。 (4) 藉由上述（3)，可使DRAM的性能提高。 (5 )藉由上述（3 )，可以縮小半導體晶片的尺寸，因此可 促進DRAM的小型化。 (6) 藉由上述（1)，（2)，（5)，可使DRAM的製造成品率提 南0 (7) 藉由上述（5)，（6)，可使DRAM的製造成本降低。 (第二種實施形態） / 上述第一種實施形態，係説明使用上述圖6 〇所示之光罩 -57- 本紙張尺度適標準(CNS) A4規格(21〇 X 297公釐） 558756 A7 B7 五、發明説明（55 ) " "" 2 6進行曝光處理時，係使用一般照明。但是，本發明之技 術構想，在曝光光源上並不限定於使用一般照明，亦可在 曝光光源上使用變形照明。圖77( a)，（ b )顯示一種變形照 明。圖7 7 ( a )顯示4重極照明。此時之四個點狀光源3 3配置 成以X，Y兩軸作爲中心線彼此對稱。此外，圖7 7 (b )顯示 輪帶照明。此時配置有輪帶狀光源3 4。使用此種輪帶照明 時，由於解像度高於使用一般照明，因此可以縮小圖案間 的節距。因此，可以使半導體積體電路裝置的積體度提高 。此外與上述第一種實施形態相同，因此省略其說明。 以上，依據本實施形態具體説明本發明人的發明，不過 本發明並不限定於上述的實施形態，只要在不脱離其要旨 的範圍内，當然可以作各種改變。 例如，上述第一、二種實施形態所説明之曝光條件、布 局節距或尺寸等，亦可視曝光裝置、曝光波長、光阻材料 或測定裝置等作各種改變，並不限定於上述者。 此外，上述第一、二種實施形態係説明使用移相光罩作 爲形成圖25等所示之通孔17所用的光罩，不過並不限定於 此’如使用一般的光罩亦可獲得同樣的效果。 此外，上述第一、二種實施形態係説明將本發明應用在 活性區域爲對字線等傾斜布局的構造，不過並不限定於此 ，例如，亦可適用於活性區域對字線垂直（對資料線水平） 配置之構造的半導體積體電路裝置。 以上說明主要以應用在構成其背景之使用領域之DRAM來 説明本發明人的發明，不過並不限定於此，例如亦可適用 “張尺度標準(CNS) A4 規格(2ι()χ·#) -58 558756 A7 B7 五、發明説明（56 ) 於具有靜態隨機存取記憶體（SRAM; Static Random Access Memory )或快閃記憶體（電子可抹除可程式化唯讀記憶體 (EEPROM; Electric Erasable Programmable Read Only Memory)等記憶體電路的半導體積體電路裝置、具有微處 理器等邏輯電路的半導體積體電路裝置或將記憶體電路與 邏輯電路設置在同一半導體基板上之混合型半導體積體電 路裝置。 後續利益 本專利申請所揭示之主要發明所獲得的效果簡單説明如 下： 亦即，在夾住配線之一對第一孔圖案上複製第二孔圖案 時，縱使夾住該配線之一對第二孔圖案位置偏差，爲求與 與上述第一孔圖案連接，而不連接於配線，於設計階段， 藉由使用形成在光罩上的光罩圖案，自配線分離的方向上 偏差配置。藉此，可使圖案重疊邊緣增加。 元件符號之説明 1 半導體基板 1 W 半導體晶圓 2 分離部 2a 絕緣膜 3 P型井 4 閘極絕緣膜 5 閘極 6 帽絕緣膜 -59- 本紙張尺度適;中阐國家標準(CNS) Λ4规格（210X297公釐） 558756 A7 B7 五、發明説明（S7 ) 7 n型半導體區域 8 絕緣膜 9 絕緣膜 10a 接觸孔 10b 接觸孔（第一孔圖案） 11a，lib 插腳 12 絕緣膜 13 通孔 14 插腳 15 絕緣膜 16 絕緣膜 17 通孔（第二孔圖案） 18 硬掩膜 18a 側壁 19 插腳 20 阻擋金屬膜 2 1 絕緣膜 22 光阻圖案 23 孔 24 資訊儲存用電容元件 24a 下部電極 24b 電容絕緣膜 24c 板極 25 曝光裝置 -60- 本紙張尺度適用中阐國家標準(CNS) A4規格(210X297公釐） 558756 A7 B7 、發明説明（58 ) 25a 曝光光源 25b 複眼透鏡 25c 孔徑 25dl， 25d2 聚光透鏡 25e 反射鏡 25f 投影透鏡 25g 光罩位置控制手段 25h 光罩載物台 25i 晶圓載物台 25j Z載物台 25k XY載物台 25m 主控制系統 25nl, 25n2 驅動手段 25p 反射鏡 25q 雷射測長機 25r 對準檢測光學系統 25s 網路裝置 26 光罩 26a 光罩基板 26b 遮光圖案 26c 透光圖案 26cl 主透光圖案 26c2 輔助透光圖案 26c3 透光圖案 -61 - 本紙張尺度適用中國國家標準(CNS) Λ4規格(210X297公釐） 558756 A7 B7 五、發明説明（59 ) 26c4〜26c8 透光圖案 26d 透光圖案 26e 移相器膜 26f 透明膜 27 薄膜 28A 第一光罩圖案 28B 第二光罩圖案 28C 第一光罩圖案 28D 光罩圖案 28E 光罩圖案 28G 光罩圖案 28H 光罩圖案 30A, 30B 複製區域 31a, 31b 孔徑部 33 點狀光源 34 輪帶狀光源 R 光阻圖案 RL 光阻圖案 RC 光阻圖案 S 移相器 L 活性區域（第一 區域） WL 字線 DL 資料線 SL 缝隙 -62- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公梦） 558756 A7 B7 五、發明説明（6〇 ) EP 曝光光線 Z 深度 UC 組件單元 -63- 本紙張尺度適/丨】中國國家標準(CNS) A4规格(210 X 297公釐）

Claims (1)

  1. 修煩 jfet {^β f示 1 · 申請專利範固91157 一種半導體積體電路裝置 U)數個第-ρ μ μ & 、版w万法，其特徵為具有： 上，·心£域㈣成步驟，其係形成在半導體基板 板(Γ第—絕緣膜的堆積步驟，其係堆積在上述半導體基 (c)第一孔圖案的形成步 分別電性連接於上述數個二其:在上述第-絕緣膜上 =配線的形成步驟，其係在上述第—絕緣膜上，對上 接間； 人又形成，以通過上述第一孔圖案的鄰 ⑷第二絕緣膜的堆積步驟，其係覆蓋上述配線； 膜上ό正型光阻膜的堆積步驟，其係堆積在上述第二絕緣 (g)光阻圖案的形成步驟，其係藉由使用光罩，在上述 f型光阻膜上實施曝光處理，在上述第二絕緣膜上形成 弟一孔圖案；及 (h)上述第二孔圖案的形成步驟，其係將上述光阻圖案 作為蝕刻光罩’藉由實施蝕刻處理，在上述第二絕緣膜 上形成上述第二孔圖案，與上述第一孔圖案連接，且不 與上述配線連接， 且上述第二孔圖案配置成，縱使其位置偏差，為保持 與上述第一孔圖案的連接，且與上述配線保持絕緣狀 態’與配線接近配置成爽住上述配線的一對第二孔圖 案，自被該一對第二孔圖案夾住的配線分離， 上述光罩具有用於複製該第二孔圖案的數個透光圖 O:\72\72293-911007DOa 5 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 558756 A8 B8 C8
    案， 、著上述配線延伸之第一方向配置的上述數個透光圖 案並非配置成一直線，而係在其位置與上述第一方向交 叉之第二方向上相互偏差配置，沿著上述第二方向配置 之上述數個透光圖案配置成一直線， / 口著上述第一方向配置之上述數個透光圖案的鄰接節 距，比沿著上述第二方向配置之上述數個透光圖 接節距短。 2·如申請專利範圍第丨項之半導體積體電路裝置的製造方 法， 其中上述數個透光圖案中’彼此鄰接之透光圖案的其 中之任一上配置有移相器。 3 ·如申請專利範圍第丨項之半導體積體電路裝置的製造方 法， 其中卢述一對第二孔圖案之一或兩者的中心自上述第 一孔圖案的中心偏離。 4 ·如申請專利範圍第丨項之半導體積體電路裝置的製造 法， 其中上述第二孔圖案的直徑小於上述第一孔圖案 徑。 5·如申請專利範圍第i項之半導體積體電路裝置的製造 法， 其中使用上述光罩實施曝光處理時，曝光光源上使用 變形照明。 O:\72\72293-911007DOa 5 -2 -
    六、申請專利範園 6. =請專利範園第2項之半導體積體電路裝置的製造方 其中上述移相器為溝移相器。 7. ^申請專利範圍第1嚷之半導體積體電路裝置的製造方 8. 其中上述第一區域為形成有dram 用場ί電晶體的活性區域，上述配綠為資== 、矛-孔圖案為電性連接資訊儲存用 記憶體單元選擇用場效電晶體的構成部。 =申凊專利範圍第7項之半導體積體電路裝置的製造方 其中上述資料線在對上述活性區域傾斜配置的狀態 ^過^述活性區域的中央，且與上述記憶體單元選 …野效電晶體之源極、沒極用半導體區域之形成在上 述活性區域中央的半導體區域電性連接。 一種半導體積體電路裝置的製造方法，其特徵為具有： 上（a)數個第-區域的形成步驟，其係形成在半導體基板 ⑻第-·絕緣膜的堆積步驟，其係堆積在上述半導體基 板上； (c)第-孔圖案的形成步驟，其係在上述第一絕緣膜上 分別電性連接於上述數個第一區域； 、（d)配:線的形成步驟，其係在上述第一絕緣膜上，對上 述數個第-區域叉又形成，以通過上述第—孔圖案的鄰 接間； O:\72\72293-9l 1007 DOQ 本紙張尺度適用中S @家標準㈣s) M規格(⑽χ 297公爱） (e) 第二絕緣膜的堆積步驟， (f) 正型光阻膜的堆積步驟, 膜上； 其係覆蓋上述配線； 其係堆積在上述第二絕緣 ⑷光阻圖案的形成步驟，其係藉由使用光罩，在上述 ^型光阻膜上實施曝光處理，在上述第二絕緣膜上形成 弟一孔圖案，及 (h)上述第二孔圖案的形成步驟，其係將上述光阻圖案 作為蝕刻光罩，藉由實施蝕刻處理，在上述第二絕緣膜 上形成上述第二孔圖案，與上述第-孔圖案連接，且不 與上述配線連接， ，夾住上述配線，接近配置的一對第二孔圖案配置 成，兩者或其中之一的中心自上述第一孔圖案的中心偏 離，且自被該-對第二孔圖案夾住的配線分離， 上述光罩具有用於複製該第二孔圖案的數個透光圖 案， 沿耆上述配線延伸之第一方向配置的上述數個透光圖 案並非配置成一直線，而係在其位置與上述第一方向交 叉I第二方向上相互偏差配置，沿著上述第二方向配置 之上述數個透光圖案配置成一直線， 沿著上述第一方向配置之上述數個透光圖案的鄰接節 距比/σ著上述第一方向配置之上述數個透光圖案的鄰 接節距短。 10·如申請專利範圍第9項之半導體積體電路裝置的製造方 法， O:\72\72293-911007 DOO 5 558756 A8 B8
    其中上述數個透光圖案中，彼此鄰接之透光圖案的其 中之任一上配置有移相器。 、 如申請專利範圍第9項之半導體積體電路裝置的製造方 法， 其中上述第二孔圖案的直徑小於上述第一孔圖案的直 徑。 如中請專利範圍第9項之半導體積體電路裝置的製造方 法， 其中使用上述光罩實施曝光處理時，曝光光源上使用 變形照明。 13·如申請專利範圍第1〇項之半導體積體電路裝置的製造方 法， 其中上述移相器為溝移相器。 μ.如申請專利範圍第9項之半導體積體電路裝置的製造方 法， 其中上述第一區域為形成有DRAM之記憶體單元選擇 用場效電晶體的活性區4，上述配線為資料線，上述第 一、第—孔圖案為電性連接資訊儲存用冑容元件與上述 1己憶體單元選擇用場效電晶體的構成部。 15·如申叫專利範圍第14項之半導體積體電路裝置的製造方 法， 其中上述貝料線在對上述活性區域傾斜配置的狀態 下，通過上述活性區域的中央，且與上述記憶體單元選 擇用場效電晶體之源極1極用半導體區域之形成在上 O:\72\72293-9l 1007 DOO 5 _ g 本紙張尺度適用中國國豕標準(CNS) A4規格(21〇X 297公董）
    裝 訂
    、申請專利範圍 16.- 述活性區域中央的半導體區域電性連接。 種=體積體電路裝置的製造方法，其特徵為具有： ⑷數個卜區域的形成步驟’其係形成在半導體基板 (b)第一絕緣膜的堆積步驟 板上； (c)第一孔圖案的形成步驟 分別電性連接於上述數個第一 其係堆積在上述半導體基 其係在上述第一絕緣膜上 區域； ⑷配線的形成步驟，其係在上述第—絕緣膜上，對上 述數個第-區域交叉形成，以通過上述第 接間； 口禾叼翔 (Ο第二絕緣膜的堆積步驟，其係覆蓋上述配線； (f)正型光阻膜的堆積步驟，其係堆積在上述第二絕 膜上； (g)光阻圖案的形成步驟，其係藉由使用光罩，在上述 ^型光阻膜上實施曝光處理，在上述第二絕緣膜上形成 弟一孔圖案，及 (h )上述第二孔圖案的形成步驟，其係將上述光阻圖案 作為蝕刻光罩，藉由實施蝕刻處理，在上述第二絕緣膜 上形成上述第二孔圖案，與上述第一孔圖案連接，且不 與上述配線連接， 且上述第二孔圖案配置成，縱使其位置偏差，為保持 與上述第一孔圖案的連接，且與上述配線保持絕緣狀 態’與配線接近配置成夾住上述配線的一對第二孔圖 案’自被該一對第二孔圖案夾住的配線分離， O:\72\72293-911007DOC\ 5 - β - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐)
    述光罩具有用於複製該第二孔圖案的數個透光圖 案 2著上述配線延伸之第―方向配置的上述數個透光圖 衣並非配置成一直線，而係在其位置與上述第一方向交 又，第二方向上相互偏差配置’沿著上述第二方向配置 <上述數個透光圖案配置成一直線。 .如申請專圍第16項之半導體積體電路裝置的製造方 法， 其中上述-對第二孔圖案之一或兩者的中心自上述第 一孔圖案的中心偏離。 18.如中請專利範圍第16項之半導體積體電路裝置的製造方 法， 其中上述第二孔圖案的直徑小於上述第一孔圖案的直 徑。 如中請專利範圍第16項之半導體積體電路裝置的製造方 法， 其中使用上述光罩實施曝光處理時，曝光光源上使用 變形照明。 20.如申請專利範圍第16項之半導體積體電路裝置的製造方 法， 其中上述第g域為形成有⑽鳩之記憶體單元選擇 用場效電晶體的活性區域，上述配線為資料線，上述第 -、第二孔圖案為電性連接資訊儲存用電容元件與上述 圮憶體單元選擇用場效電晶體的構成部。 h.如中請專利第則之半導體積體電路裝置的製造方 O:\72\72293-911007 DOO 5 558756
    法， 其中上述;貝料線在對上述活性區域傾斜配置的狀態 下，通過上it活性區域的中4，且與上^記憶體單元選 擇用場效電晶體之源極、汲極用半導體區域之形成在上 述活性區域中央的半導體區域電性連接。 22· 一種半導體積體電路裝置，其特徵為具有： 數個第一區3或，其係形成在+導體基板上；第一絕緣 膜，其係堆積在上述半導體基板上；第一孔圖案，其係 形成在上述第一絕緣膜上，分別電性連接於上述數個第 一區域；配線，其係設置在上述第一絕緣縝上，通過上 逑第一孔圖案的鄰接間，對上述數個第一區域交叉丨第 二絕緣膜，其係覆蓋上述配線；及第二孔圖案，其係設 置成與上述第一孔圖案連接，且不與上述配線連接， 且上述第二孔圖案配置成，縱使其位置偏差，為保持 與上述第一孔圖案的連接，且與上述配線保持絕緣狀 態，與配線接近配置成夾住上述配線的一對第二孔圖 案，自被該一對第二孔圖案夾住的配線分離。 23,如申請專利範圍第22項之半導體積體電路裝置， 其中上述第一區域為形成有Dram之記憶體單元選擇 用J野效电日日體的活性區域，上述配線為資料線，上述第 一、第二孔圖案為電性連接資訊儲存用電容元件與上述 記憶體單元選擇用場效電晶體的構成部。 24·如申請專利範圍第23項之半導體積體電路裝置， 其中上述資料線在對上述活性區域傾斜配置的狀態 O:\72\72293-91I007DOQ 5 _ g · 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 六、申請專利範圍 下，通過上述活性區域的中央，且與上述記憶體單元選 擇用場效電晶體之源極1極用半導體區域之形成在上 述活性區域中央的半導體區域電性連接。 25· —種半導體積體電路裝置，其特徵為具有·· 數個第-區域，其係形成在半導辑基板上，·第一絕緣 膜，其係堆積在上述半導體基板上；第一孔圖案，其係 形成在上述第一絕緣膜上，分別電性連接於上述數個第 一區域；配線，其係設置在上述第一絕緣膜上，通過上 述第一孔圖案的鄰接間，對上述數個第一區域交叉；第 -絕緣膜，其係覆蓋上述配線；及第二孔圖案，其係設 置成與上述第一孔圖案連接，且不與上述配線連接， 、且夾住上述配、線，接近配置的一對第二孔圖案配置 成’兩者或其中之一的中心自上述第一孔圖案的中心偏 離’且自被該-對第二孔圖案夾住的配線分離。 26·如申請專利範圍第25項之半導體積體電路裝置， 其中上述第區域為形成有DRAM之記憶體單元選擇 料，電晶體的活性區域，上述配線為資料線，上述第 一、第二孔圖案為電性連接資訊儲存用電容元件與上述 圮憶體單兀選擇用場效電晶體的構成部。 A如申請專利範圍第26項之半導體積體電路裝置， 其中上述資料線在對上述活性區域傾斜配置的狀態下 通過上述活性區域的中央，且與上述記憶體單元選擇 用場效電晶體之源極、沒極用半導體區域之形成在上述 活性區域中央的半導體區域電性連接。 O:\72\72293-9l 1007.DOQ 5 558756 第090116490號專利申請案 中文專利圖式條正頁（91
    圖 4 5
TW090116490A 2000-07-14 2001-07-05 Method for manufacturing semiconductor integrated circuit device and semiconductor integrated circuit device TW558756B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000215092A JP3983960B2 (ja) 2000-07-14 2000-07-14 半導体集積回路装置の製造方法および半導体集積回路装置

Publications (1)

Publication Number Publication Date
TW558756B true TW558756B (en) 2003-10-21

Family

ID=18710571

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090116490A TW558756B (en) 2000-07-14 2001-07-05 Method for manufacturing semiconductor integrated circuit device and semiconductor integrated circuit device

Country Status (4)

Country Link
US (2) US6403413B2 (zh)
JP (1) JP3983960B2 (zh)
KR (1) KR100698989B1 (zh)
TW (1) TW558756B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI812962B (zh) * 2021-02-22 2023-08-21 日商鎧俠股份有限公司 半導體裝置及其製造方法

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100438782B1 (ko) * 2001-12-29 2004-07-05 삼성전자주식회사 반도체 소자의 실린더형 커패시터 제조방법
US7233887B2 (en) * 2002-01-18 2007-06-19 Smith Bruce W Method of photomask correction and its optimization using localized frequency analysis
JP2003273245A (ja) * 2002-03-15 2003-09-26 Hitachi Ltd 半導体記憶装置
US6649945B1 (en) 2002-10-18 2003-11-18 Kabushiki Kaisha Toshiba Wiring layout to weaken an electric field generated between the lines exposed to a high voltage
KR100505656B1 (ko) * 2002-12-10 2005-08-04 삼성전자주식회사 스토리지 전극과의 접촉 면적을 보다 확보하기 위해서비트 라인 방향으로 확장된 콘택체를 포함하는 반도체소자 제조 방법
TWI250558B (en) * 2003-10-23 2006-03-01 Hynix Semiconductor Inc Method for fabricating semiconductor device with fine patterns
US7430731B2 (en) * 2003-12-31 2008-09-30 University Of Southern California Method for electrochemically fabricating three-dimensional structures including pseudo-rasterization of data
KR100656497B1 (ko) * 2004-02-09 2006-12-11 삼성에스디아이 주식회사 유기전계발광표시장치 및 그의 제조방법
US7126182B2 (en) * 2004-08-13 2006-10-24 Micron Technology, Inc. Memory circuitry
JP4936659B2 (ja) * 2004-12-27 2012-05-23 株式会社東芝 半導体装置の製造方法
JP5030131B2 (ja) * 2004-12-28 2012-09-19 エスケーハイニックス株式会社 ナンドフラッシュメモリ素子
KR100577542B1 (ko) * 2005-03-11 2006-05-10 삼성전자주식회사 매몰콘택 플러그를 갖는 반도체소자의 제조방법
JP4750525B2 (ja) * 2005-10-14 2011-08-17 キヤノン株式会社 露光方法及びデバイス製造方法
KR100706817B1 (ko) 2006-03-13 2007-04-12 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR100722769B1 (ko) * 2006-05-19 2007-05-30 삼성전자주식회사 상변화 메모리 장치 및 이의 형성 방법
US8201128B2 (en) * 2006-06-16 2012-06-12 Cadence Design Systems, Inc. Method and apparatus for approximating diagonal lines in placement
JP2008042085A (ja) * 2006-08-09 2008-02-21 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP4352068B2 (ja) * 2006-09-08 2009-10-28 株式会社東芝 露光方法及び半導体装置の製造方法
US7742324B2 (en) * 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US8866254B2 (en) 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US9190494B2 (en) * 2008-02-19 2015-11-17 Micron Technology, Inc. Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin
JP4834784B2 (ja) * 2008-03-03 2011-12-14 株式会社東芝 半導体装置の製造方法
JP4635085B2 (ja) * 2008-03-03 2011-02-16 株式会社東芝 半導体装置の製造方法
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US8546876B2 (en) 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7808042B2 (en) * 2008-03-20 2010-10-05 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US7898857B2 (en) 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
KR101442175B1 (ko) * 2008-05-23 2014-09-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법
US8076229B2 (en) * 2008-05-30 2011-12-13 Micron Technology, Inc. Methods of forming data cells and connections to data cells
US8148776B2 (en) 2008-09-15 2012-04-03 Micron Technology, Inc. Transistor with a passive gate
KR20100055731A (ko) * 2008-11-18 2010-05-27 삼성전자주식회사 레티클 및 반도체 소자의 형성 방법
JP2010161173A (ja) 2009-01-07 2010-07-22 Renesas Electronics Corp 半導体記憶装置
JP2011159739A (ja) 2010-01-29 2011-08-18 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8294511B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
US8461038B2 (en) * 2011-03-02 2013-06-11 Texas Instruments Incorporated Two-track cross-connects in double-patterned metal layers using a forbidden zone
US8372743B2 (en) * 2011-03-02 2013-02-12 Texas Instruments Incorporated Hybrid pitch-split pattern-split lithography process
US8575020B2 (en) * 2011-03-02 2013-11-05 Texas Instruments Incorporated Pattern-split decomposition strategy for double-patterned lithography process
JP2013254815A (ja) * 2012-06-06 2013-12-19 Ps4 Luxco S A R L 半導体装置およびその製造方法
TWI545696B (zh) 2013-09-10 2016-08-11 Toshiba Kk Semiconductor memory device and manufacturing method thereof
KR102248436B1 (ko) * 2014-05-23 2021-05-07 삼성전자주식회사 반도체 소자의 제조방법
DE102015114405A1 (de) * 2015-08-28 2017-03-02 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit sich durch eine zwischenschicht erstreckenden kontaktstrukturen und herstellungsverfahren
US10177226B2 (en) 2016-11-03 2019-01-08 International Business Machines Corporation Preventing threshold voltage variability in stacked nanosheets
US11164938B2 (en) * 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
CN112490245B (zh) * 2019-09-12 2024-06-04 华邦电子股份有限公司 存储器元件及其制造方法
US11114380B2 (en) * 2019-09-16 2021-09-07 Winbond Electronics Corp. Manufacturing method of memory device
CN112366203B (zh) * 2020-10-23 2023-01-03 福建省晋华集成电路有限公司 图案布局以及其形成方法
JP2022122792A (ja) * 2021-02-10 2022-08-23 キオクシア株式会社 半導体記憶装置
US11887977B2 (en) * 2022-03-24 2024-01-30 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor device and method of fabricating the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073862B2 (ja) * 1983-07-27 1995-01-18 株式会社日立製作所 半導体記憶装置
JP3179520B2 (ja) 1991-07-11 2001-06-25 株式会社日立製作所 半導体装置の製造方法
US6043562A (en) * 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
JPH10284700A (ja) 1997-04-10 1998-10-23 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
TW408433B (en) * 1997-06-30 2000-10-11 Hitachi Ltd Method for fabricating semiconductor integrated circuit
US6027969A (en) * 1998-06-04 2000-02-22 Taiwan Semiconductor Manufacturing Company Capacitor structure for a dynamic random access memory cell
JP3718058B2 (ja) * 1998-06-17 2005-11-16 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6303272B1 (en) * 1998-11-13 2001-10-16 International Business Machines Corporation Process for self-alignment of sub-critical contacts to wiring
JP2000323570A (ja) * 1999-05-11 2000-11-24 Fujitsu Ltd 半導体装置及びその製造方法
US6184081B1 (en) * 1999-10-08 2001-02-06 Vanguard International Semiconductor Corporation Method of fabricating a capacitor under bit line DRAM structure using contact hole liners

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI812962B (zh) * 2021-02-22 2023-08-21 日商鎧俠股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
KR100698989B1 (ko) 2007-03-26
KR20020007195A (ko) 2002-01-26
US6403413B2 (en) 2002-06-11
JP3983960B2 (ja) 2007-09-26
US20020155656A1 (en) 2002-10-24
US20020005542A1 (en) 2002-01-17
JP2002031883A (ja) 2002-01-31
US6750496B2 (en) 2004-06-15

Similar Documents

Publication Publication Date Title
TW558756B (en) Method for manufacturing semiconductor integrated circuit device and semiconductor integrated circuit device
TW511170B (en) Manufacturing method of semiconductor integrated circuit device
JP3768794B2 (ja) 半導体集積回路装置の製造方法
US7172853B2 (en) Method of manufacturing semiconductor integrated circuit devices
US20080268381A1 (en) Pattern forming method performing multiple exposure so that total amount of exposure exceeds threshold
JP2007035768A (ja) 合わせずれ検査用マークの形成方法及び半導体装置の製造方法
US6072242A (en) Contact structure of semiconductor memory device for reducing contact related defect and contact resistance and method for forming the same
KR100464860B1 (ko) 포토레지스트 패턴 형성 방법, 이를 이용한 캐패시터 형성방법 및 캐패시터
JP2000019710A (ja) 半導体集積回路装置の製造方法
US20020142555A1 (en) Method for fabricating a semiconductor device
JP2001203139A (ja) 半導体装置の製造方法
JP2001250756A (ja) 半導体集積回路装置の製造方法
JP2006319369A (ja) 半導体集積回路装置の製造方法
US20240027890A1 (en) Reflective mask and method of designing anti-reflection pattern of the same
JP2001201844A (ja) 半導体集積回路装置の製造方法およびフォトマスクの製造方法
JP2001267208A (ja) 半導体装置の製造方法
JP2005345960A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees