TW202036547A - 非揮發性記憶裝置 - Google Patents

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飯貴彦
高島大三郎
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Abstract

本發明係一種非揮發性記憶裝置，其中，實施形態係提供：作為成可施加未依存於記憶單元裝置之電壓於所選擇之記憶單元之非揮發性記憶裝置。 有關實施形態之非揮發性記憶裝置係具備：第1字元線，和第2字元線，和第1位元線，和第2位元線，和各包含阻抗變化記憶元件之複數的記憶單元，和廣域字元線，和廣域位元線，和第1字元線選擇電路，和第2字元線選擇電路，和第1位元線選擇電路，和第2位元線選擇電路，和字元線驅動器，和位元線驅動器；第1字元線及第2字元線係均具有第1線寬及第1線厚，第1位元線及第2位元線係均具有第2線寬及第2線厚，廣域字元線係包含具有第2線寬及第2線厚之第1廣域字元線部分，廣域位元線係包含第1線寬及第1線厚之廣域位元線部分，第1廣域字元線部分係具有輸入來自字元線驅動器的訊號之第1端部，第1廣域位元線部分係具有輸入來自位元線驅動器的訊號之第2端部，第1字元線係較第2字元線接近於第1端部，第2字元線係較第1字元線接近於第2端部，第1位元線係較第2位元線接近於第1端部，第2位元線係較第1位元線接近於第2端部。

Description

非揮發性記憶裝置
本發明之實施形態係有關非揮發性記憶裝置。 [關連申請] 本申請係享有將日本專利申請2019-053816號(申請日：2019年3月20日)作為基礎申請的優先權。本申請係經由參照此基礎申請而包含基礎申請之所有內容。
提案有：於複數之字元線與複數之位元線之間，連接有各自包含阻抗變化記憶元件的複數之記憶單元的非揮發性記憶裝置。在上述之非揮發性記憶裝置中，在對於所選擇之記憶單元而言進行寫入或者讀出時，對於所選擇之記憶單元而言，施加未依存於記憶單元位置之電壓者為佳。
但以往係未必可說是對於所選擇之記憶單元，施加未依存於記憶單元位置之電壓。
欲解決本發明之課題係提供：可將未依存於記憶單元位置之電壓施加於所選擇之記憶單元之非揮發性記憶裝置者。
有關實施形態之非揮發性記憶裝置係具備：延伸於第1方向之第1字元線，和延伸於前述第1方向之第2字元線，和延伸於正交於前述第1方向之第2方向的第1位元線，和延伸於前述第2方向之第2位元線，和各連接於前述第1字元線與前述第1位元線之間，前述第1字元線與前述第2位元線之間，前述第2字元線與前述第1位元線之間，及前述第2字元線與前述第2位元線之間，各包含阻抗變化記憶元件之複數的記憶單元，和延伸於前述第2方向之廣域字元線，和延伸於前述第1方向之廣域位元線，和連接於前述第1字元線與前述廣域字元線之間的第1字元線選擇電路，和連接於前述第2字元線與前述廣域字元線之間的第2字元線選擇電路，和連接於前述第1位元線與前述廣域位元線之間的第1位元線選擇電路，和連接於前述第2位元線與前述廣域位元線之間的第2位元線選擇電路，和連接於前述廣域字元線，於經由前述第1字元線選擇電路所選擇之前述第1字元線及經由前述第2字元線選擇電路所選擇之前述第2字元線，供給第1訊號之字元線驅動器，和連接於前述廣域位元線，於經由前述第1位元線選擇電路所選擇之前述第1位元線及經由前述第2位元線選擇電路所選擇之前述第2位元線，供給第2訊號之位元線驅動器；前述第1字元線及前述第2字元線係均具有第1線寬及第1線厚，前述第1位元線及前述第2位元線係均具有第2線寬及第2線厚，前述廣域字元線係包含具有前述第2線寬及前述第2線厚之第1廣域字元線部分，前述廣域位元線係包含具有前述第1線寬及前述第1線厚之第1廣域位元線部分，前述第1廣域字元線部分係具有輸入來自前述字元線驅動器之訊號的第1端部，而前述第1廣域位元線部分係具有輸入來自前述位元線驅動器之訊號的第2端部，前述第1字元線係較前述第2字元線接近於前述第1端部，而前述第2字元線係較前述第1字元線接近於前述第2端部，前述第1位元線係較前述第2位元線接近於前述第1端部，前述第2位元線係較前述第1位元線接近於前述第2端部。
以下，參照圖面，說明實施形態。圖1係模式性地顯示有關實施形態之非揮發性記憶裝置之構成的說明圖。圖2係模式性地顯示有關實施形態之非揮發性記憶裝置之構成的剖面圖(沿著字元線方向的剖面圖)。圖3係模式性地顯示有關實施形態之非揮發性記憶裝置之構成的剖面圖(沿著位元線方向的剖面圖)。
有關本實施形態之非揮發性記憶裝置係具備：複數的字元線WL(WL0~WL3)，和複數的位元線BL(BL0~BL3)，和複數的記憶單元MC，和廣域字元線GWL，和廣域位元線GBL，和複數的字元線選擇電晶體(字元線選擇電路)WST，和複數的位元線選擇電晶體(位元線選擇電路)BST，和字元線驅動器WLD，和位元線驅動器BLD。
字元線WL係延伸於第1方向，而位元線BL係對於第1方向而言延伸於垂直的第2方向，與字元線WL交叉。記憶單元MC係連接於字元線WL與位元線BL之間，而如圖2及圖3所示，包含對於阻抗變化記憶元件RE及阻抗變化記憶元件RE而言串聯地加以連接之選擇器元件SE。阻抗變化記憶元件RE及選擇器元件SE係層積於字元線WL與位元線BL之間。
阻抗變化記憶元件RE係具有：高阻抗狀態及具有較高阻抗狀態為低之阻抗的低阻抗狀態，而因應寫入電壓(或者，寫入電流)，選擇性地設定高阻抗狀態及低阻抗狀態。即，阻抗變化記憶元件RE係可因應阻抗狀態而記憶2值資訊。對於阻抗變化記憶元件RE係例如，可使用PCM(phase change memory)元件或iPCM(interfacial phase change memory)。
對於選擇器元件SE係例如，可利用具有非線形之電壓-電流特性之2端子選擇器元件。即，對於選擇器元件SE係可利用如對於施加於2端子選擇器元件之電壓則較臨界值為大之情況，係成為開啟狀態，而對於施加於2端子選擇器元件之電壓則較臨界值為小之情況，係成為關閉狀態之2端子選擇器元件。
廣域字元線GWL係延伸於第2方向(位元線BL之延伸方向)，而廣域位元線GBL係延伸於第1方向(字元線WL之延伸方向)。即，廣域字元線GWL係對於位元線BL而言為平行，而廣域位元線GBL係對於字元線WL而言為平行。然而，在本實施形態中，廣域字元線GWL之全體則對應於後述之第1廣域字元線部分GWL1。另外，在本實施形態中，廣域位元線GBL之全體則對應於後述之第1廣域位元線部分GBL1。
字元線選擇電晶體WST係作為字元線選擇電路而發揮機能，而各字元線選擇電晶體WST係連接於所對應之字元線WL與廣域字元線GWL之間。如圖2所示，字元線選擇電晶體WST係設置於半導體基板SUB之表面範圍，而源極及汲極之一方的端子係藉由配線(插頭等)而連接於字元線WL，源極及汲極之另一方的端子係藉由配線(插頭等)而連接於廣域字元線GWL。另外，對於字元線選擇電晶體WST之閘極，係輸入為了選擇字元線選擇電晶體WST(作為成開啟狀態)之控制訊號。
位元線選擇電晶體BST係作為位元線選擇電路而發揮機能，而各位元線選擇電晶體BST係連接於所對應之位元線BL與廣域位元線GBL之間。如圖3所示，位元線選擇電晶體BST係設置於半導體基板SUB之表面範圍，而源極及汲極之一方的端子係藉由配線(插頭等)而連接於位元線BL，源極及汲極之另一方的端子係藉由配線(插頭等)而連接於廣域位元線GBL。另外，對於位元線選擇電晶體BST之閘極，係輸入為了選擇位元線選擇電晶體BST(作為成開啟狀態)之控制訊號。
字元線驅動器WLD係連接於廣域字元線GWL，再於經由字元線選擇電晶體WST所選擇之字元線WL，供給選擇字元線訊號。位元線驅動器BLD係連接於廣域位元線GBL，再於經由位元線選擇電晶體BST所選擇之位元線BL，供給選擇位元線訊號。
在上述之非揮發性記憶裝置中，選擇所期望之記憶單元MC，對於所選擇之期望的記憶單元MC而言進行寫入或者讀出之情況，選擇藉由字元線WL而連接於所期望之記憶單元MC之字元線選擇電晶體WST(作為開啟狀態)，再選擇藉由位元線BL而連接於所期望之記憶單元MC之位元線選擇電晶體BST(作為開啟狀態)。並且，自字元線驅動器WLD，藉由廣域字元線GWL，所選擇之字元線選擇電晶體WST及所選擇之字元線WL，供給選擇字元線訊號(例如，選擇電壓“+VSEL”)於所選擇的期望之記憶單元MC。同樣地，自位元線驅動器BLD，藉由廣域位元線GBL，所選擇之位元線選擇電晶體BST及所選擇之位元線BL，供給選擇位元線訊號(例如，選擇電壓“-VSEL”)於所選擇的期望之記憶單元MC。
在本實施形態中，廣域字元線GWL係具有與位元線BL之線寬及線厚同一的線寬及線厚。另外，廣域字元線GWL與位元線BL係由同一的材料加以形成。隨之，每廣域字元線GWL之單位長度的阻抗及每位元線BL之單位長度的阻抗係為同一。另外，如圖2所示，廣域字元線GWL及位元線BL係設置於同一層內，而由同一製造工程所形成。
另外，在本實施形態中，廣域位元線GBL係具有與字元線WL之線寬及線厚同一的線寬及線厚。另外，廣域位元線GBL與字元線WL係由同一的材料加以形成。隨之，每廣域位元線GBL之單位長度的阻抗及每字元線WL之單位長度的阻抗係為同一。另外，如圖3所示，廣域位元線GBL及字元線WL係設置於同一層內，而由同一製造工程所形成。
另外，在本實施形態中，廣域字元線GWL之端部(輸入來自字元線驅動器WLD之訊號之第1端部EP1)和廣域位元線GBL之端部(輸入來自位元線驅動器BLD之訊號的第2端部EP2)係設置於配列有記憶單元MC之記憶單元範圍之對角位置。
作為更一般化時，最接近於第1端部EP1之字元線(字元線WL0)則為自第2端部EP2最遠之字元線，而自第1端部EP1最遠之字元線(字元線WL3)則為最接近於第2端部EP2之字元線。同樣地，最接近於第2端部EP2之位元線(位元線BL3)則為自第1端部EP1最遠之位元線，而自第2端部EP2最遠之位元線(位元線BL0)則為最接近於第1端部EP1之位元線。
在本實施形態中，經由如上述之構成，在對於所選擇之記憶單元MC而言進行寫入或者讀出時，對於所選擇之記憶單元MC而言，可施加未依存於記憶單元位置之電壓。以下，加上說明。從圖1了解到，藉由自第1端部EP1所選擇之記憶單元MC而到達至第2端部EP2為止之電流路徑的路徑長度係未經由所選擇之記憶單元MC的位置而同一。但在通常之非揮發性記憶裝置中，一般而言，廣域字元線GWL及廣域位元線GBL則較字元線WL及位元線BL為大。即，每廣域字元線GWL之單位長度之阻抗及每廣域位元線GBL之單位長度的阻抗則較每字元線WL之單位長度的阻抗及每位元線BL之單位長度的阻抗為低。因此，因應所選擇之記憶單元MC之位置，對於自第1端部EP1至第2端部EP2之電流路徑之阻抗值產生不同。
即，電流路徑之中，廣域字元線GWL之路徑部分為長時，位元線BL之路徑部分則變短，而廣域字元線GWL之路徑部分為短時，位元線BL之路徑部分則變長。同樣地，電流路徑之中，廣域位元線GBL之路徑部分為長時，字元線WL之路徑部分則變短，而廣域位元線GBL之路徑部分為短時，字元線WL之路徑部分則變長。各路徑部分的長度係經由所選擇之記憶單元MC之位置而決定。
雖之，未經由所選擇之記憶單元MC之位置，而自第1端部EP1至第2端部EP2之電流路徑之路徑長係為相同，但在通常之非揮發性記憶裝置中，因應所選擇之記憶單元MC之位置，對於自第1端部EP1至第2端部EP2之電流路徑之阻抗值產生不同。其結果，經由在廣域字元線GWL，字元線WL，位元線BL及廣域位元線GBL之各路徑部分的電壓下降，對於施加於所選擇之記憶單元MC之電壓產生不同。
在本實施形態中，可將每廣域字元線GWL之單位長度的阻抗值與每位元線BL之單位長度的阻抗值作為同一，而可將每廣域位元線GBL之單位長度的阻抗值與每字元線WL之單位長度的阻抗值作為同一之故，未經由所選擇之記憶單元MC之位置，而可將自第1端部EP1至第2端部EP2之電流路徑之配線部分的阻抗值作為均等者。即，在本實施形態中，將藉由自第1端部EP1所選擇之記憶單元MC，減去自到達至第2端部EP2之電流路徑的總阻抗值所選擇之記憶單元MC之阻抗值之阻抗值，選擇任一之記憶單元MC之情況均可實質上作為同一者。其結果，可防止如上述的問題，而未經由記憶單元位置，可將施加於所選擇之記憶單元MC之電壓作為均等。隨之，對於所選擇之記憶單元MC而言，可執行適當的寫入及讀出動作者。
另外，在本實施形態中，由將廣域字元線GWL與位元線BL設置於同一層內者，可共通化廣域字元線GWL及位元線BL之製造工程者。同樣地，由將廣域位元線GBL與字元線WL設置於同一層內者，可共通化廣域位元線GBL及字元線WL之製造工程。隨之，可容易地形成具有如上述特性之非發揮性記憶裝置者。
接著，對於本實施形態之各種變更例加以說明。圖4係模式性地顯示有關本實施形態之非揮發性記憶裝置之第1變更例的構成的說明圖。然而，基本的事項係與上述之實施形態為同樣之故，在上述之實施形態所說明之事項的說明係省略之。
在上述實施形態中，廣域字元線GWL係由對於位元線BL之延伸方向而言，延伸於平行方向之單一的線部分所構成，廣域位元線GBL係由對於字元線WL之延伸方向而言，延伸於平行方向之單一的線部分所構成。在本變更例中，廣域字元線GWL係由對於位元線BL之延伸方向而言延伸於平行之方向的複數之子線部分(在圖4的例中，2條的子線部分GWL及GWLB)所構成，而廣域位元線GBLA係由對於字元線WL之延伸方向而言延伸於平行之方向的複數之子線部分(在圖4的例中，2條的子線部分GBLA及GBLB)所構成。子線部分GWLA及GWLB係交互地連接字元線選擇電晶體WST，而子線部分GBLA及GBLB係交互地連接位元線選擇電晶體BST。上述之複數的子線部分與記述之構成係亦可為相互加以電性分離之配線，而以可為個別驅動此等。例如，因應所選擇之位址，僅驅動連接於所選擇之字元線之子線部分亦可。
在本變更例中，與上述之實施形態同樣地，可將廣域字元線GWL之各子線部分GWLA及GWLB的每單位長度之阻抗值與每位元線BL之單位長度的阻抗值作為同一，而可將廣域位元線GBL之各子線部分GBLA及GBLB的每單位長度之阻抗值與每字元線WL之單位長度的阻抗值作為同一，可得到與上述之實施形態同樣的效果。
然而，在圖面上中，於自子線部分GWLA至字元線選擇電晶體WST為止之路徑與自子線部分GWLB至字元線選擇電晶體WST為止之路徑之間，有著若干的路徑差，但實質上幾乎未有影響。同樣地，在圖面上中，於自子線部分GBLA至位元線選擇電晶體BST為止之路徑與自子線部分GBLB至位元線選擇電晶體BST為止之路徑之間，有著若干的路徑差，但實質上幾乎未有影響。
另外，在本變更例中，廣域字元線GWL則由複數的子線部分(子線部分GWLA及GWLB)所構成，而廣域位元線GBL則由複數的子線部分(子線部分GBLA及GBLB)所構成。因此，可因應所選擇之記憶單元MC而使電流路徑分散，可使廣域字元線GWL及廣域位元線GBL之信賴性提升。
圖5係模式性地顯示有關本實施形態之非揮發性記憶裝置之第2變更例的構成的說明圖。然而，基本的事項係與上述之實施形態及第1變更例為同樣之故，在上述之實施形態及第1變更例所說明之事項的說明係省略之。在本變更例，亦與上述之第1變更例同樣地，廣域字元線GWL係由對於位元線BL之延伸方向而言延伸於平行之方向的複數之子線部分(在圖5的例中，2條的子線部分GWLA及GWLB)所構成，而廣域位元線GBL係由對於字元線WL之延伸方向而言延伸於平行之方向的複數之子線部分(在圖5的例中，2條的子線部分GBLA及GBLB)所構成。子線部分GWLA及GWLB係交互地連接字元線選擇電晶體WST，而子線部分GBLA及GBLB係交互地連接位元線選擇電晶體BST。
在本變更例中，廣域字元線GWL則包含：具有與位元線BL之線寬及線厚同一之線寬及線厚的第1廣域字元線部分GWL1，和具有較第1廣域字元線部分GWL1為大之線寬的第2廣域字元線部分GWL2。即，在上述之實施形態及第1變更例中，廣域字元線GWL之全體則對應於第1廣域字元線部分GWL1，但在本變更例中，廣域字元線GWL則包含第1廣域字元線部分GWL1及第2廣域字元線部分GWL2。每第2廣域字元線部分GWL2之單位長度的阻抗係充分較每第1廣域字元線部分GWL1之單位長度的阻抗為低。隨之，廣域字元線GWL之阻抗值係經由第1廣域字元線部分GWL1之阻抗值而實質上加以規定。
如上述，第1廣域字元線部分GWL1係具有與位元線BL之線寬及線厚同一的線寬及線厚。另外，第1廣域字元線部分GWL1係與在上述之實施形態所敘述之廣域字元線GWL基本上具有同樣的特徵。即，第1廣域字元線部分GWL1與位元線BL係由同一的材料而加以形成，而每第1廣域字元線部分GWL1之單位長度的阻抗及每位元線BL之單位長度的阻抗係為同一。另外，與圖2所示之構造同樣地，第1廣域字元線部分GWL1及位元線BL係設置於同一層內，而由同一製造工程所形成。
另外，在本變更例中，廣域位元線GBL則包含：具有與字元線WL之線寬及線厚同一之線寬及線厚的第1廣域位元線部分GBL1，和具有較第1廣域位元線部分GBL1為大之線寬的第2廣域位元線部分GBL2。即，在上述之實施形態及第1變更例中，廣域位元線GBL之全體則對應於第1廣域字位元線部分GBL1，但在本變更例中，廣域位元線GWL則包含第1廣域位元線部分GBL1及第2廣域位元線部分GBL2。每第2廣域位元線部分GBL2之單位長度的阻抗係充分較每第1廣域位元線部分GBL1之單位長度的阻抗為小。隨之，廣域位元線GBL之阻抗值係經由第1廣域位元線部分GBL1之阻抗值而實質上加以規定。
如上述，第1廣域位元線部分GBL1係具有與字元線WL之線寬及線厚同一的線寬及線厚。另外，第1廣域位元線部分GBL1係與在上述之實施形態所敘述之廣域位元線GBL基本上具有同樣的特徵。即，第1廣域位元線部分GBL1與字元線WL係由同一的材料而加以形成，而每第1廣域位元線部分GBL1之單位長度的阻抗及每字元線WL之單位長度的阻抗係為同一。另外，與圖3所示之構造同樣地，第1廣域位元線部分GBL1及字元線WL係設置於同一層內，而由同一製造工程所形成。
另外，在本變更例中，第1廣域字元線部分GWL1與第2廣域字元線部分GWL2之連接部分則對應於第1端部EP1(輸入來自字元線驅動器WLD之訊號的第1廣域字元線部分GWL1之端部)，而第1廣域位元線部分GBL1與第2廣域位元線部分GBL2之連接部分則對應於第2端部EP2(輸入來自位元線驅動器BLD之訊號的第1廣域位元線部分GBL1之端部)。並且，第1端部EP1與第2端部EP2係設置於配列記憶單元MC之記憶單元範圍的對角位置。
作為更一般化時，最接近於第1端部EP1之字元線(字元線WL0)則為自第2端部EP2最遠之字元線，而自第1端部EP1最遠之字元線(字元線WL3)則為最接近於第2端部EP2之字元線。同樣地，最接近於第2端部EP2之位元線(位元線BL3)則為自第1端部EP1最遠之位元線，而自第2端部EP2最遠之位元線(位元線BL0)則為最接近於第1端部EP1之位元線。
如上述，在本變更例中，第1廣域字元線部分GWL1則與在上述之實施形態所敘述之廣域字元線GWL具有基本同樣的特徵，而第1廣域位元線部分GBL1則與在上述之實施形態所敘述之廣域位元線GBL具有基本同樣的特徵。隨之，在本變更例，亦與上述之實施形態同樣地，可將每第1廣域字元線部分GWL1的單位長度之阻抗值與每位元線BL之單位長度的阻抗值作為同一，而可將第1廣域位元線部分GBL1之單位長度之阻抗值與每字元線WL之單位長度的阻抗值作為同一，可得到與上述之實施形態同樣的效果。
另外，在本變更例，與第1變更例同樣地，廣域字元線GWL則包含複數的子線部分(子線部分GWLA及GWLB)，而廣域位元線GBL則包含複數的子線部分(子線部分GBLA及GBLB)。因此，可因應所選擇之記憶單元MC而使電流路徑分散，可使廣域字元線GWL及廣域位元線GBL之信賴性提升。
圖6，圖7及圖8係各模式性地顯示有關本實施形態之非揮發性記憶裝置的第3，第4及第5之變更例的構成之說明圖。然而，基本的事項係與上述之實施形態及第1變更例及第2變更例為同樣之故，在上述之實施形態，第1變更例及第2變更例所說明之事項的說明係省略之。
第3，第4及第5之變更例均具有與上述之第2變更例同樣的基板的構成。但在第3，第4及第5之變更例中，字元線驅動器WLD與位元線驅動器BLD則未設置於記憶單元範圍的對角位置。但在第3，第4及第5之變更例中，亦與第2變更例同樣地，第1廣域字元線部分GWL1之第1端部EP1與第1廣域位元線部分GBL1之第2端部EP2則設置於記憶單元範圍之對角位置。隨之，第3，第4及第5之變更例中，均可得到與在上述之實施形態，第1變更例及第2變更例所敘述之效果同樣的效果者。
圖9係模式性地顯示有關本實施形態之非揮發性記憶裝置之第6變更例的構成的說明圖。然而，基本的事項係與上述之實施形態，第1變更例及第2變更例為同樣之故，在上述之實施形態，第1變更例及第2變更例所說明之事項的說明係省略之。
本變更例均具有與上述之第2變更例同樣的基本的構成。但在本變更例中，對應於各字元線WL0、WL1、WL2及WL3，設置有廣域字元線GWL之子線部分GWLA、GWLB、GWLC及GWLD，而對應於各位元線BL0、BL1、BL2及BL3，設置有廣域位元線GBL之子線部分GBLA、GBLB、GBLC及GBLD。
在本變更例中，可得到與在上述之實施形態，第1變更例及第2變更例所敘述之效果同樣之效果者。圖10係模式性地顯示有關本實施形態之非揮發性記憶裝置之第7變更例的構成的說明圖。然而，基本的事項係與上述之實施形態，第1變更例及第2變更例為同樣之故，在上述之實施形態，第1變更例及第2變更例所說明之事項的說明係省略之。
在本變更例中，係設置有複數之字元線子選擇電晶體(字元線子選擇電路)WSST及複數之位元線子選擇電晶體(位元線子選擇電路)BSST。字元線子選擇電晶體WSST係連接於在廣域字元線GWL與廣域字元線GWL之延伸方向作為連續設置之2以上的字元線選擇電晶體(字元線選擇電路)WST之間。位元線子選擇電晶體(位元線子選擇電路)BSST係連接於在廣域位元線GBL與廣域位元線GBL之延伸方向作為連續設置之2以上的位元線選擇電晶體(位元線選擇電路)BST之間。
如圖10所示，於對應於第1字元線選擇電晶體WST1與第2字元線選擇電晶體WST2之中間點之位置，配置字元線子選擇電晶體WSST的情況，於自第1端部EP1藉由第1字元線選擇電晶體WST1而至第2端部EP2為止之路徑，和自第1端部EP1藉由第2字元線選擇電晶體WST2而至第2端部EP2為止之路徑之間，係成為產生有對應於在位元線BL方向鄰接之記憶單元MC間的位元線部分之長度的路徑差ΔRbl。
同樣地，於對應於第1位元線選擇電晶體BST1與第2位元線選擇電晶體BST2之中間點之位置，配置位元線子選擇電晶體BSST之情況，對於自第2端部EP2藉由第1位元線選擇電晶體BST1而至第1端部EP1為止之路徑，和自第2端部EP2藉由第2位元線選擇電晶體BST2而至第1端部EP1為止之路徑之間，產生有對應於在字元線WL方向鄰接之記憶單元MC間的字元線部分的長度之路徑差ΔRwl。
但鄰接之記憶單元MC間的距離為短之故，因路徑差ΔRbl引起之電壓降低差及因路徑差ΔRwl引起之電壓降低差係均為小。隨之，如本變更例，對於設置字元線子選擇電晶體WSST及位元線子選擇電晶體BSST之情況，可得到與在上述之實施形態，第1變更例及第2變更例所敘述之效果相同的效果者。
圖11係模式性地顯示有關本實施形態之非揮發性記憶裝置之第8變更例的構成的說明圖。然而，基本的事項係與上述之實施形態，第1變更例及第2變更例及第7變更例為同樣之故，在上述之實施形態，第1變更例及第2變更例及第7變更例所說明之事項的說明係省略之。
在本變更例，與上述之第7變更例同樣地，係設置有複數之字元線子選擇電晶體(字元線子選擇電路)WSST及複數之位元線子選擇電晶體(位元線子選擇電路)BSST。但在本變更例中，作為呈未產生有在上述第7變更例所示之路徑差ΔRbl及路徑差ΔRwl之問題之故，字元線子選擇電晶體WSST及位元線子選擇電晶體BSST之位置則與第7變更例不同。
在以下的說明中，將最接近於第1字元線選擇電晶體(第1字元線選擇電路)WST1之記憶單元，作為第1記憶單元MC1A，而將最接近於第2字元線選擇電晶體(第2字元選擇電路)WST2之記憶單元，作為第2記憶單元MC2A。另外，將字元線子選擇電晶體(字元線子選擇電路)WSST與第1字元線選擇電晶體WST1之間的路徑，作為第1路徑P1A，而將字元線子選擇電晶體WSST與第2字元線選擇電晶體WST2之間的路徑，作為第2路徑P2A。
在本變更例中，第2路徑P2A係較第1路徑P1A為長，而第2路徑P2A與第1路徑P1A之路徑差ΔRbl係對應於第1記憶單元MC1A與第2記憶單元MC2A之間的位元線部分之長度。另外，產生第2路徑P2A之上述路徑差ΔRbl之路徑部分係對於位元線BL而言為平行的部分，且具有與位元線BL之線寬及線厚同一之線寬及線厚。
另外，與上述同樣地，將最接近於第1位元線選擇電晶體(第1位元線選擇電路)BST1之記憶單元，作為第1記憶單元MC1B，而將最接近於第2位元線選擇電晶體(第2位元線選擇電路)BST2之記憶單元，作為第2記憶單元MC2B。另外，將位元線子選擇電晶體(位元線子選擇電路)BSST與第1位元線選擇電晶體BST1之間的路徑，作為第1路徑P1B，而將位元線子選擇電晶體BSST與第2位元線選擇電晶體BST2之間的路徑，作為第2路徑P2B。
在本變更例中，第2路徑P2B係較第1路徑P1B為長，而第2路徑P2B與第1路徑P1B之路徑差ΔRwl係對應於第1記憶單元MC1B與第2記憶單元MC2B之間的字元線部分之長度。另外，產生第2路徑P2B之上述路徑差ΔRwl之路徑部分係對於字元線WL而言為平行的部分，且具有與字元線WL之線寬及線厚同一之線寬及線厚。
在本變更例中，經由採用如上述之構成之時，可作為消除如在第7變更例所示之路徑差者。因此，未經由所選擇之記憶單元MC之位置，而可將自第1端部EP1至第2端部EP2為止之路徑長作為均等者。隨之，在本變更例中，亦可得到與在上述之實施形態，第1變更例及第2變更例所敘述之效果同樣之效果者。
雖已說明過本發明之幾個實施形態，但此等實施形態係作為例而提示之構成，未特意限定發明之範圍者。此等新穎之實施形態係可由其他種種形態而加以實施，在不脫離發明的內容範圍，可進行種種省略，置換，變更者。此等實施形態或其變形係與包含於發明範圍或內容之同時，包含於記載於申請專利範圍之發明與其均等的範圍。
WL:字元線 BL:位元線 MC:記憶單元 GWL:廣域字元線 GWL1:第1廣域字元線部分 GWL2:第2廣域字元線部分 GWLA、GWLB、GWLC、GWLD:子線部分 GBL:廣域位元線 GBL1:第1廣域位元線部分 GBL2:第2廣域位元線部分 GBLA、GBLB、GBLC、GBLD:子線部分 WST:字元線選擇電晶體(字元線選擇電路) WSST:字元線子選擇電晶體(字元線子選擇電路) BST:位元線選擇電晶體(位元線選擇電路) BSST:位元線子選擇電晶體(位元線子選擇電路) WLD:字元線驅動器 BLD:位元線驅動器 EP1:第1端部 EP2:第2端部
圖1係模式性地顯示有關實施形態之非揮發性記憶裝置之構成的說明圖。 圖2係模式性地顯示有關實施形態之非揮發性記憶裝置之構成的剖面圖。 圖3係模式性地顯示有關實施形態之非揮發性記憶裝置之構成的剖面圖。 圖4係模式性地顯示有關實施形態之非揮發性記憶裝置之第1變更例的構成的說明圖。 圖5係模式性地顯示有關實施形態之非揮發性記憶裝置之第2變更例的構成的說明圖。 圖6係模式性地顯示有關實施形態之非揮發性記憶裝置之第3變更例的構成的說明圖。 圖7係模式性地顯示有關實施形態之非揮發性記憶裝置之第4變更例的構成的說明圖。 圖8係模式性地顯示有關實施形態之非揮發性記憶裝置之第5變更例的構成的說明圖。 圖9係模式性地顯示有關實施形態之非揮發性記憶裝置之第6變更例的構成的說明圖。 圖10係模式性地顯示有關實施形態之非揮發性記憶裝置之第7變更例的構成的說明圖。 圖11係模式性地顯示有關實施形態之非揮發性記憶裝置之第8變更例的構成的說明圖。
BL0:位元線
BST:位元線選擇電晶體(位元線選擇電路)
GBL:廣域位元線
MC:記憶單元
RE:阻抗變化記憶元件
SE:選擇器元件
SUB:半導體基板
WL0-WL3:字元線

Claims (14)

  1. 一種非揮發性記憶裝置，係具備：延伸於第1方向之第1字元線， 和延伸於前述第1方向之第2字元線， 和延伸於正交於前述第1方向之第2方向的第1位元線， 和延伸於前述第2方向之第2位元線， 和各連接於前述第1字元線與前述第1位元線之間，前述第1字元線與前述第2位元線之間，前述第2字元線與前述第1位元線之間，及前述第2字元線與前述第2位元線之間，各包含阻抗變化記憶元件之複數的記憶單元， 和延伸於前述第2方向之廣域字元線， 和延伸於前述第1方向之廣域位元線， 和連接於前述第1字元線與前述廣域字元線之間的第1字元線選擇電路， 和連接於前述第2字元線與前述廣域字元線之間的第2字元線選擇電路， 和連接於前述第1位元線與前述廣域位元線之間的第1位元線選擇電路， 和連接於前述第2位元線與前述廣域位元線之間的第2位元線選擇電路， 和連接於前述廣域字元線，於經由前述第1字元線選擇電路所選擇之前述第1字元線及經由前述第2字元線選擇電路所選擇之前述第2字元線，供給第1訊號之字元線驅動器， 和連接於前述廣域位元線，於經由前述第1位元線選擇電路所選擇之前述第1位元線及經由前述第2位元線選擇電路所選擇之前述第2位元線，供給第2訊號之位元線驅動器之非揮發性記憶裝置，其特徵為 前述第1字元線及前述第2字元線係均具有第1線寬及第1線厚， 前述第1位元線及前述第2位元線係均具有第2線寬及第2線厚， 前述廣域字元線係包含具有前述第2線寬及前述第2線厚之第1廣域字元線部分， 前述廣域位元線係包含具有前述第1線寬及前述第1線厚之第1廣域位元線部分， 前述第1廣域字元線部分係具有輸入來自前述字元線驅動器之訊號的第1端部， 前述第1廣域位元線部分係具有輸入來自前述位元線驅動器之訊號的第2端部， 前述第1字元線係較前述第2字元線接近於前述第1端部，而前述第2字元線係較前述第1字元線接近於前述第2端部，前述第1位元線係較前述第2位元線接近於前述第1端部，前述第2位元線係較前述第1位元線接近於前述第2端部。
  2. 如申請專利範圍第1項記載之非揮發性記憶裝置，其中，前述第1廣域字元線部分，前述第1位元線及前述第2位元線係由同一之材料而加以形成， 前述第1廣域位元線部分，前述第1字元線及前述第2字元線係由同一之材料而加以形成者。
  3. 如申請專利範圍第1項記載之非揮發性記憶裝置，其中，前述第1廣域位元線部分，前述第1字元線及前述第2字元線係均具有第1剖面積， 前述第1廣域字元線部分，前述第1位元線及前述第2位元線係均具有第2剖面積者。
  4. 如申請專利範圍第1項記載之非揮發性記憶裝置，其中，前述第1廣域字元線部分，前述第1位元線及前述第2位元線係設置於同一層內， 前述第1廣域位元線部分，前述第1字元線及前述第2字元線係設置於同一層內者。
  5. 如申請專利範圍第1項記載之非揮發性記憶裝置，其中，前述第1端部的位置及前述第2端部的位置係對應於設置有前述複數之記憶單元之範圍的對角位置者。
  6. 如申請專利範圍第1項記載之非揮發性記憶裝置，其中，前述廣域字元線係更包含具有較前述第1廣域字元線部分為大之線寬的第2廣域字元線部分，前述第1廣域字元線部分與前述第2廣域字元線部分之連接部分則對應於前述第1端部， 前述廣域位元線係更包含具有較前述第1廣域位元線部分為大之線寬的第2廣域位元線部分，前述第1廣域位元線部分與前述第2廣域位元線部分之連接部分則對應於前述第2端部者。
  7. 如申請專利範圍第1項記載之非揮發性記憶裝置，其中，前述第1廣域字元線部分係由延伸於前述第2方向之單一的線部分而加以構成， 前述第1廣域位元線部分係由延伸於前述第1方向之單一的線部分而加以構成。
  8. 如申請專利範圍第1項記載之非揮發性記憶裝置，其中，前述第1廣域字元線部分係由各延伸於前述第2方向之複數的子線部分而加以構成， 前述第1廣域位元線部分係由各延伸於前述第1方向之複數的子線部分而加以構成。
  9. 如申請專利範圍第1項記載之非揮發性記憶裝置，其中，從自前述第1端部，藉由所選擇之前述記憶單元，到達至前述第2端部之電流路徑的總阻抗值，減去前述所選擇之記憶單元的阻抗值之阻抗值係在選擇任一之記憶單元的情況，均實質上為同一。
  10. 如申請專利範圍第1項記載之非揮發性記憶裝置，其中，前述第1字元線選擇電路及前述第2字元線選擇電路係均以單一的電晶體而加以構成， 前述第1位元線選擇電路及前述第2位元線選擇電路係均以單一的電晶體而加以構成者。
  11. 如申請專利範圍第1項記載之非揮發性記憶裝置，其中，更具備：連接於前述廣域字元線與前述第1及第2字元線選擇電路之間之字元線子選擇電路， 和連接於前述廣域位元線與前述第1及第2位元線選擇電路之間之位元線子選擇電路者。
  12. 如申請專利範圍第11項記載之非揮發性記憶裝置，其中，將最接近於前述第1字元線選擇電路之前述記憶單元，作為第1記憶單元，而將最接近於前述第2字元線選擇電路之前述記憶單元，作為第2記憶單元， 將前述字元線子選擇電路與前述第1字元線選擇電路之間的路徑，作為第1路徑，而將前述字元線子選擇電路與前述第2字元線選擇電路之間的路徑，作為第2路徑， 前述第2路徑係較前述第1路徑為長，而前述第2路徑與前述第1路徑的路徑差係對應於前述第1記憶單元與前述第2記憶單元之間的位元線部分之長度， 前述第2路徑係具有：對於前述第2方向而言為平行，且對應於前述路徑差的長度，且具有包含前述第2線寬及前述第2線厚之路徑部分者。
  13. 如申請專利範圍第11項記載之非揮發性記憶裝置，其中，將最接近於前述第1位元線選擇電路之前述記憶單元，作為第1記憶單元，而將最接近於前述第2位元線選擇電路之前述記憶單元，作為第2記憶單元， 將前述位元線子選擇電路與前述第1位元線選擇電路之間的路徑，作為第1路徑，而將前述位元線子選擇電路與前述第2位元線選擇電路之間的路徑，作為第2路徑， 前述第2路徑係較前述第1路徑為長，而前述第2路徑與前述第1路徑的路徑差係對應於前述第1記憶單元與前述第2記憶單元之間的字元線部分之長度， 前述第2路徑係具有：對於前述第1方向而言為平行，且對應於前述路徑差的長度，且具有包含前述第1線寬及前述第1線厚之路徑部分者。
  14. 如申請專利範圍第1項記載之非揮發性記憶裝置，其中，各前述記憶單元係更包含：對於前述阻抗變化記憶元件而言串聯地加以連接之選擇器元件者。
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