JP2018157011A - 半導体記憶装置 - Google Patents

Abstract

【課題】エリアペナルティを増加させることなく、多値セル方式を実現可能とした半導体記憶装置を提供する。【解決手段】この半導体記憶装置は、複数のグローバル第１配線と、複数のグローバル第１配線と交差する複数のグローバル第２配線と、複数のグローバル第１配線及び複数のグローバル第２配線の交差領域に対応して配置される複数のメモリブロックとを備える。メモリブロック内には、複数のローカル第１配線及び複数のローカル第２配線の交差領域に対応して複数のメモリセルが配列される。複数のメモリセルの各々は、可変抵抗素子の第１の面に配置される複数の第１電極と、第１の面とは異なる第２の面に配列される複数の第２電極とを備える。複数の第１電極は、それぞれ複数のローカル第１配線の１つに接続され、複数の第２電極は、それぞれ複数のローカル第２配線の１つに接続される。【選択図】図２

Description

以下に記載された実施の形態は、半導体記憶装置に関する。

近年、抵抗値を可逆的に変化させる可変抵抗素子をメモリセルとして用いた半導体記憶装置が提案されている。このような半導体記憶装置では、メモリセルに所定の電圧を印加することにより、メモリセル内の可変抵抗素子においてフィラメントを形成又は消滅させ、これによりメモリセルの抵抗値を可逆的に変化させてデータを記憶する。

このような半導体記憶装置において、１つのメモリセルに２ビット以上のデータを保持する多値セル方式を実行可能な半導体記憶装置も提案されている。例えば、１つのメモリセルに複数の電極を形成することで、１つのメモリセル内に複数種類のフィラメントパスを形成可能に構成された半導体記憶装置が提案されている。

しかし、そのような多値セル方式の半導体記憶装置では、多値セルを実現するためにメモリセルと周辺回路との配線接続が複雑となり、いわゆるエリアペナルティが増加するという問題がある。

米国特許公開第２０１５／０１９４２１１号公報

以下に記載の実施の形態に係る半導体記憶装置は、エリアペナルティを増加させることなく、多値セル方式を実現可能とした半導体記憶装置を提供するものである。

一の実施の形態に係る半導体記憶装置は、複数のグローバル第１配線と、複数のグローバル第１配線と交差する複数のグローバル第２配線と、複数のグローバル第１配線及び複数のグローバル第２配線の交差領域に対応して配置される複数のメモリブロックとを備える。この半導体記憶装置は更に、複数のローカル第１配線と、複数のローカル第１配線と交差する複数のローカル第２配線と、メモリブロック内に配置され複数のローカル第１配線及び複数のローカル第２配線の交差領域に対応して配置される複数のメモリセルとを備える。複数のメモリセルの各々は、可変抵抗素子と、可変抵抗素子の第１の面に配置される複数の第１電極と、第１の面とは異なる第２の面に配列される複数の第２電極とを備える。複数の第１電極は、それぞれ複数のローカル第１配線の１つに接続され、複数の第２電極は、それぞれ複数のローカル第２配線の１つに接続される。

第１の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。 図１に示すメモリブロックＭＢの構成を説明する。 １つのメモリセルＭＣの構成を示す斜視図である。 １つのメモリセルＭＣの構成を示す平面図である。 １つのメモリセルＭＣの構成を示す底面図である。 第１の実施の形態のメモリセルＭＣにおいて形成可能なフィラメントパスを示す。 第１の実施の形態の変形例を示す。 第１の実施の形態の変形例を示す。 第１の実施の形態の変形例を示す。 第２の実施の形態に係る半導体記憶装置のメモリセルＭＣの構成を示す平面図である。 第２の実施の形態に係る半導体記憶装置のメモリセルＭＣの構成を示す底面図である。 第２の実施の形態に係る半導体記憶装置のメモリセルＭＣに形成されるフィラメントパスを示す。 第２の実施の形態の変形例を示す。 第２の実施の形態の変形例を示す。 第２の実施の形態の変形例を示す。 第３の実施の形態に係る半導体記憶装置の動作を示す概念図である。

以下、図面を参照して、半導体記憶装置の実施の形態について説明する。

［第１の実施の形態］
先ず、第１の実施の形態に係る半導体記憶装置について説明する。
図１は、第１の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。この半導体記憶装置は、メモリセルアレイ１０と、制御部１１と、ロウデコーダ１２と、カラムデコーダ１３と、電圧発生回路１４とから大略構成されている。

メモリセルアレイ１０は、メモリブロックＭＢを、例えばマトリクス状に配置して構成される。メモリブロックＭＢは、後述するように、複数のメモリセルＭＣを備えている。メモリセルアレイ１０には、Ｙ方向を長手方向としＸ方向に所定ピッチで配置される複数のグローバルビット線ＧＢＬ（ＧＢＬ１〜ＧＢＬｊ：グローバル第１配線）と、Ｘ方向を長手方向としＹ方向に所定ピッチで配置されてグローバルビット線ＧＢＬと交差するグローバルワード線ＧＷＬ（ＧＷＬ１〜ＧＷＬｋ：グローバル第２配線）が配置されている。複数のグローバルビット線ＧＢＬと複数のグローバルワード線ＧＷＬの交差領域に対応してメモリブロックＭＢがマトリクス状に配置されている。メモリブロックＭＢは、それぞれ複数のグローバルビット線ＧＢＬのいずれか、及び複数のグローバルワード線ＧＷＬのいずれかと接続されている。

なお、図１では図示を省略しているが、メモリセルアレイ１０中には、ローカルビット線ＬＢＬ（ローカル第１配線）、及びローカルワード線ＬＷＬ（ローカル第２配線）も配列されている。後述するように、ローカルビット線ＬＢＬ及びローカルワード線ＬＷＬは、それぞれ複数本ずつ１つのメモリセルＭＣにおいて交差し接続される（クロスポイント構造）。

制御部１１は、メモリブロックＭＢ、ロウデコーダ１２、及びカラムデコーダ１３、及び電圧発生回路１４を制御して、メモリセルＭＣへの書き込み動作、読み出し動作、消去動作等を実行する。
ロウデコーダ１２は、制御部１１からの命令に従い、グローバルワード線ＧＷＬを選択する。また、カラムデコーダ１３は、制御部１１からの命令に従い、グローバルビット線ＧＢＬを選択する。
電圧発生回路１４は、制御部１１からの命令に従い、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させる。

続いて、図２を参照して、メモリブロックＭＢの構成を説明する。メモリブロックＭＢの各々は、複数のメモリセルＭＣと、ローカルビット線セレクタ１５と、ローカルワード線セレクタ１６とを備える。
メモリセルＭＣは、後述するように、可変抵抗素子と、複数の電極とから構成される。

メモリブロックＭＢには、それぞれ複数のローカルビット線ＬＢＬ及びローカルワード線ＬＷＬが配列されている。ローカルビット線ＬＢＬは、Ｘ方向を長手方向としてＹ方向に所定ピッチで配列される。ローカルワード線ＬＷＬは、Ｙ方向を長手方向としてＸ方向に所定ピッチで配列され、ローカルビット線ＬＢＬと交差する。１つのメモリセルＭＣに対し、それぞれ複数のローカルビット線ＬＢＬ、及びローカルワード線ＬＷＬが接続される。換言すれば、１つのメモリセルＭＣの上面、及び下面において、ローカルビット線ＬＢＬ及びローカルワード線ＬＷＬが互いに交差するように配置され、それぞれメモリセルＭＣに接続される。
図２は、１つのメモリブロックＭＢ内に（ｎ＋１）行（ｎ＋１）列のメモリセルＭＣが配置され、１本のメモリセルＭＣに対し、それぞれ（ｍ＋１）本のローカルビット線ＬＢＬ、及び（ｍ＋１）本のローカルワード線ＬＷＬが接続される例を示している。例えば、左上のメモリセルＭＣにおいては、その上方に（ｍ＋１）本のローカルビット線ＬＢＬ００〜ＬＢＬ０ｍが配置され、その下方に（ｍ＋１）本のローカルワード線ＬＷＬ００〜ＬＷＬ０ｍが配置される。

ローカルビット線セレクタ１５は、Ｘ方向に１列に並ぶメモリセルＭＣ毎に配置され、図２の例では、１つのメモリブロックＭＢ中に（ｎ＋１）個のローカルビット線セレクタ１５が配置されている。ローカルビット線セレクタ１５の各々は、１列のメモリセルＭＣに接続される複数本（図２の例ではｍ＋１）本）のローカルビット線ＬＢＬに接続され、そのうちの１本を、グローバルビット線ＧＢＬの信号、及び制御部１１からの選択信号に従い選択可能に構成される。

ローカルワード線セレクタ１６は、Ｙ方向に１行に並ぶメモリセルＭＣ毎に配置され、図２の例では、１つのメモリブロックＭＢ中に（ｎ＋１）個のローカルワード線セレクタ１６が配置されている。ローカルワード線セレクタ１６の各々は、１行のメモリセルＭＣに接続される複数本（図２の例ではｍ＋１）本）のローカルワード線ＬＷＬに接続され、そのうちの１本を、グローバルワード線ＧＷＬの信号、及び制御部１１からの選択信号に従い選択可能に構成される。

次に、１つのメモリセルＭＣの構造について、図３〜図５を参照して説明する。図３は、１つのメモリセルＭＣの構成を示す斜視図である。また、図４、及び図５は、それぞれ１つのメモリセルＭＣの平面図及び底面図である。

メモリセルＭＣは、可変抵抗素子ＶＲと、複数の電極ＥＣを備えている。この図３〜図５の例では、１つの面に２個ずつ、計４個の電極ＥＣ１〜４が配置される例を示している。可変抵抗素子ＶＲは、電圧を印加されることによりその内部に電流経路としてのフィラメントを形成可能に構成される物質であり、例えば酸化ハフニウム（ＨｆＯｘ）などの遷移金属酸化物などにより構成され得る。

可変抵抗素子ＶＲは、例えば図３に示すような矩形形状を有しており、対向する第１の面Ｓ１と第２の面Ｓ２とを有している。可変抵抗素子ＶＲの矩形形状はあくまでも一例であり、独立した２つの面を有する形状であれば、形状は不問である。
そして、複数の電極ＥＣのうちの２以上の電極は第１の面Ｓ１上に配置され、残りの２以上の電極は第２の面Ｓ２上に配置される。この例では、２つの電極ＥＣ１、ＥＣ３（第１電極）が第１の面Ｓ１上に配置され、２つの電極ＥＣ２、ＥＣ４（第２電極）が第２の面上に配置されている。
電極ＥＣの形状は特定の形には限定されないが、１つの面において形成される複数の電極ＥＣは、互いに電気的に絶縁されるように配置される。

また、可変抵抗素子ＶＲを挟んで対向する電極ＥＣの位置関係も、特定の位置関係には限定されないが、少なくともＸＹ平面の一部において重複するのが好ましい。ＸＹ平面において（ＸＹ平面から見て）電極ＥＣ１、ＥＣ３が電極ＥＣ２、ＥＣ４と重複することで、所定の電圧が印加された場合において、可変抵抗素子ＶＲにおいてフィラメントパスを最短距離で形成することができる。図３の例では、電極ＥＣ１〜ＥＣ４は、いずれもＸ方向を長手方向とし且つＹ方向に所定の幅を有し、所定の距離をあけて配置されている。そして、電極ＥＣ１、ＥＣ３のＸＹ平面における位置は、電極ＥＣ２、ＥＣ４のＸＹ平面における位置と一致している。

そして、図４に示すように、第１の面Ｓ１側の電極ＥＣ１、ＥＣ３上には、ローカルビット線ＬＢＬ（ＬＢＬ００、ＬＢＬ０１）が配線され、コンタクトＣ１、Ｃ２を介して電極ＥＣ１、ＥＣ３と接続されている。ローカルビット線ＬＢＬ００、ＬＢＬ０１は、いずれもＸ方向を長手方向として配置され、それぞれ電極ＥＣ１、ＥＣ３のいずれかと接続される。

一方、図５に示すように、第２の面Ｓ２側の電極ＥＣ２、ＥＣ４上には、ローカルワード線ＬＷＬ（ＬＷＬ００、ＬＷＬ０１）が配線され、コンタクトＣ３、Ｃ４を介して電極ＥＣ２、ＥＣ４と接続されている。ローカルワード線ＬＷＬ００、ＬＷＬ０１は、いずれもＹ方向を長手方向として配置され、それぞれ電極ＥＣ２、ＥＣ４のいずれかと接続される。ワード線ＬＷＬ００、ＬＷＬ０１は、２つの電極ＥＣ２、ＥＣ４をまたぐように配線されるが、電極ＥＣ２、ＥＣ４のうちのどちらか一方とのみコンタクトＣ３又はＣ４を介して接続される。

このように、本実施の形態のメモリセルＭＣは、第１の面において、複数の電極及びコンタクトを介して複数のローカルビット線ＬＢＬと接続される一方、第１の面とは別の第２の面において、複数の電極及びコンタクトを介して複数のローカルワード線ＬＷＬと接続される。このような接続状態において、１つのメモリセルＭＣに接続された複数のローカルビット線ＬＢＬのうちの１つを選択するとともに、複数のローカルワード線ＬＷＬのうちの１つを選択することで、１つのメモリセルＭＣの中に複数種類のフィラメントパスを形成することができる。

図３〜図５に示したような両面に各２つの電極が形成される場合、図６に示すように、４種類のフィラメントパスＰ１〜Ｐ４を形成することができる。例えば、フィラメントパスＰ１を形成する場合には、ローカルビット線ＬＢＬ００に電圧Ｖ１を印加する一方、ローカルワード線ＬＷＬ００には０Ｖを印加する。他方、ローカルビット線ＬＢＬ０１、及びローカルワード線ＬＷＬ０１には、一例として電圧Ｖ１の半分の電圧Ｖ１／２を印加する。これにより、ローカルビット線ＬＢＬ００とローカルワード線ＬＷＬ００の間にのみ、書き込み動作に必要な電圧Ｖ１が印加され、電極ＥＣ１と電極ＥＣ２との間にフィラメントパスＰ１が形成され得る。

なお、図３〜図５の例では、電極ＥＣ１〜ＥＣ４を、ぞれぞれＸ方向を長手方向として配置し、Ｙ方向に延びるローカルワード線ＬＷＬが複数の電極ＥＣに跨るように配置しているが、これとは逆に、電極ＥＣ１〜ＥＣ４をＹ方向を長手方向として配置し、ローカルビット線ＬＢＬが複数の電極ＥＣに跨るように配置することもできる（この場合、ローカルビット線ＬＢＬの各々は、１つのメモリセルＭＣにおいて跨る複数の電極ＥＣのうちの１個のみとコンタクトを介して接続される）。

図３〜図５は、メモリセルＭＣ（可変抵抗素子ＶＲ）の２つの面にそれぞれ２個の電極を形成した例を示している。１つの面に形成される電極の数はこれに限定されず、３以上の数とすることが可能であることは言うまでもない。図７は、第１の面Ｓ１に３個の電極ＥＣ１、ＥＣ３、ＥＣ５を配置するとともに、第２の面Ｓ２に３個の電極ＥＣ２、ＥＣ４、ＥＣ６を配置した例である。この図７の例でも、電極ＥＣ１〜ＥＣ６の形状、及び位置関係に制限はない点は、図３〜図５の場合と同様である。図８に示すように、第１の面Ｓ１においては、電極ＥＣ１、ＥＣ３、ＥＣ５がＸ方向を長手方向として延びるとともに、Ｙ方向においては互いに分割され（互いに離れ）電気的に絶縁されるように配置されている。そして、このような電極ＥＣ１、ＥＣ３、ＥＣ５に対し、それぞれローカルビット線ＬＢＬ０１、ＬＢＬ０１、ＬＢＬ０２がコンタクトＣ５、Ｃ６、Ｃ７を介して接続される。

また、図９に示すように、第２の面Ｓ２においては、電極ＥＣ２、ＥＣ４、ＥＣ６がＸ方向を長手方向として延びるとともに、Ｙ方向においては互いに分割され電気的に絶縁されるように配置されている。そして、このような電極ＥＣ２、ＥＣ４、ＥＣ６に跨るように３本のローカルワード線ＬＷＬ００、ＬＷＬ０１、ＬＷＬ０２が配線される。これらのローカルワード線ＬＷＬ００〜０２は、それぞれコンタクトＣ８、Ｃ９又はＣ１０を介して、電極ＥＣ２、ＥＣ４、ＥＣ６のうちのいずれか１つにのみ接続される。

以上説明したように、第１の実施の形態では、１つのメモリセルＭＣ（可変抵抗素子ＶＲ）の２つの面のそれぞれにおいて、互いに交差する複数のローカルビット線ＬＢＬ、複数のローカルワード線ＬＷＬが接続され、いずれかが選択されることにより、１つのメモリセルＭＣに多値データを記憶させることができる。換言すれば、１つのメモリセルＭＣにおいてクロスポイント型の構造を構成することにより、１つのセルに複数ビットのデータを記憶させることが可能になる。ローカルビット線ＬＷＬ及びローカルワード線ＬＷＬはそれぞれ最小配線ピッチで配列することができるため、エリアペナルティも小さくすることができる。

［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置を、図１０〜図１２を参照して説明する。この第２の実施の形態の全体構成は、第１の実施の形態のそれ（図１〜図２）と同様である。ただし、この第２の実施の形態の半導体記憶装置は、メモリセルＭＣの構成が第１の実施の形態とは異なっている。図１０は、第２の実施の形態のメモリセルＭＣの、第１の面Ｓ１側の平面図である。また、図１１は、メモリセルＭＣの、第２の面Ｓ２側の平面図である。また、図１２は、この第２の実施の形態において１つのメモリセルＭＣに形成可能なフィラメントパスを示している。なお、この第２の実施の形態でも、可変抵抗素子ＶＲの１つの面に形成される電極ＥＣの数が３の場合を例にとって説明するが、この数は３に限定されず、３を超える数であってもよいことは言うまでもない。この実施の形態の構成は、１つの面に形成される電極数が３以上となる場合に有効となる構成である。

この第２の実施の形態のメモリセルＭＣは、可変抵抗素子ＶＲの第１の面Ｓ１において、電極ＥＣ１、ＥＣ３、ＥＣ５の配置が第１の実施の形態と異なっている。第１の実施の形態では、電極ＥＣ１、ＥＣ３、ＥＣ５は、可変抵抗素子ＶＲのＸ方向の第１の端部Ｌｎ１から第２の端部Ｌｎ２に達するように配置されている（図８）。

これに対し、第２の実施の形態では、図１０に示すように、Ｙ方向の両側にある電極ＥＣ１、ＥＣ５は第１の端部Ｌｎ１から伸びるが反対側の第２の端部Ｌｎ２には到達せず、Ｘ方向の途中の位置で途切れるように配置されている。一方、中央に位置する電極ＥＣ３については、逆にＸ方向の第２の端部Ｌｎ２から伸び、Ｘ方向の途中の位置で途切れるように配置されている。このように、１つの面Ｓ１に配置される複数の電極は、その端部の位置が異なるように配置されている。第２の実施の形態の半導体記憶装置は、第１の実施の形態に比べ、１つのメモリセルＭＣに形成可能なフィラメントパスの数を増加させ、これにより半導体記憶装置の記憶容量を増加させることができる。

具体的には、図１２に示すように、この第２の実施の形態のメモリセルＭＣでは、電極ＥＣ１、ＥＣ３、ＥＣ５に接続される３つのローカルビット線ＬＢＬのうちのいずれかが選択され、電極ＥＣ２、ＥＣ４、ＥＣ６に接続される３つのローカルワード線ＬＷＬのうちのいずれかが選択されることにより、図１２に示す９通りのフィラメントパスＰ１〜Ｐ９を形成することが可能になる。

第１の実施の形態のメモリセルＭＣの場合、電極ＥＣ３が第１の端部Ｌｎ１から第２の端部Ｌｎ２まで達するように形成されていることから、電極ＥＣ１からＥＣ６に達するフィラメントパスＰ８、及び電極ＥＣ２からＥＣ５に達するフィラメントパスＰ９を形成することは困難である。しかし、この第２の実施の形態では、電極ＥＣ３の端部の位置が、電極ＥＣ１、ＥＣ５の端部の位置と異なるようにされているため、この電極ＥＣ３の直下を避けるようにフィラメントパスＰ８及びＰ９を形成することが可能である。したがって、この第２の実施の形態によれば、１つのメモリセルＭＣ中に形成可能なフィラメントパスの数を増加させ、半導体記憶装置の記憶容量を増加させることができる。

なお、第１の面Ｓ１に配置される電極ＥＣ１、ＥＣ３、ＥＣ５の端部の位置を異ならせる態様は、図１０の配置に限定されるものではない。例えば図１３に示すように、電極ＥＣ１、ＥＣ３、ＥＣ５の一方の端部の位置は、第２の端部Ｌｎ２側で揃っており、第２の端部Ｌｎ２から伸びる距離が異なるようにしてもよい。これによっても、フィラメントパスＰ８及びＰ９を形成することが可能となり、図１０の構成の場合と同一の効果を得ることができる。

図１４は、更に別の電極ＥＣ１、ＥＣ３、ＥＣ５の配置の例を示している。この図１４では、電極ＥＣ３の端部の位置は、Ｘ方向において電極ＥＣ１、ＥＣ５の端部の位置に到達しておらず、両者は、Ｘ方向においての距離Ｄ１だけ離れている。この構成によっても、図１０の構成と同一の効果を得ることができる。図１５は、図１４とは逆に、電極ＥＣ３の端部の位置は、Ｘ方向において電極ＥＣ１、ＥＣ５の端部の位置を超えて端部Ｌｎ１方向に伸びている。したがって、電極ＥＣ３と電極ＥＣ１、ＥＣ５とは、Ｘ方向において所定距離だけ重複している。この場合でも、電極ＥＣ１及びＥＣ５と電極ＥＣ３とでは、Ｘ方向において重複しない位置が存在するため、その部分においてフィラメントパスＰ８及びＰ９を形成することが可能であるため、図１０の構成と同一の効果を得ることが可能である。

［第３の実施の形態］
次に、第３の実施の形態に係る半導体記憶装置を、図１６を参照して説明する。この第３の実施の形態の全体構成は、第１の実施の形態のそれ（図１〜図２）と同様である。ただし、この第３の実施の形態では、書き込み動作においてローカルビット線ＬＢＬ及びローカルワード線ＬＷＬに印加する電圧の値（電位差）が異なっている。具体的には、この第３の実施の形態では、形成すべきフィラメントパスの長さに応じて、選択されるローカルビット線ＬＢＬ及びローカルワード線ＬＷＬの間に印加される電圧の値が異なる。

一例として、ローカルビット線ＬＢＬに関して、電極ＥＣ１に接続されるローカルビット線ＬＢＬ００が選択される場合を考える。このとき、
電極ＥＣ２に接続されるローカルワード線ＬＷＬ００が選択され、フィラメントパスＰ１が形成される場合には、ローカルビット線ＬＢＬ００には電圧Ｖ１を印加し、ローカルビット線ＬＷＬ００には０Ｖを印加する。その他の配線には、例えば電圧Ｖ１／２を印加し、他のフィラメントパスが形成されることを防止する。

一方、電極ＥＣ４に接続されるローカルワード線ＬＷＬ０１が選択され、フィラメントパスＰ５が形成される場合には、ローカルビット線ＬＢＬ００には電圧Ｖ２（＞Ｖ１）を印加し、ローカルワード線ＬＷＬ０１には０Ｖを印加する。その他の配線には、電圧Ｖ２／２などの電圧を印加し、他のフィラメントパスが形成されることを防止する。ローカルビット線ＬＢＬ００に印加する電圧Ｖ２を、電圧Ｖ１よりも大きくするのは、フィラメントパスＰ５の長さが、フィラメントパスＰ１よりも長く、同一の電圧とした場合には、フィラメントパスＰ５が十分に形成されにくくなるか、又は書き込み時間が長くなるためである。

更に、電極ＥＣ６に接続されるローカルワード線ＬＷＬ０２が選択され、フィラメントパスＰ８が形成される場合には、ローカルビット線ＬＢＬ００には電圧Ｖ３（＞Ｖ２）を印加し、ローカルワード線ＬＷＬ０２には０Ｖを印加する。その他の配線には、電圧Ｖ３／２などの電圧を印加し、他のフィラメントパスが形成されることを防止する。
以上、ローカルビット線ＬＢＬ００が選択された場合を例にとって説明したが、他のローカルビット線ＬＢＬ０１、０２が選択される場合でも、同様の電圧調整を行うことができる。

このように、この第３の実施の形態では、形成されるフィラメントパスの長さが長いほど、選択されるローカルビット線及びローカルワード線の間に印加される電圧を大きくする。換言すれば、第３の実施の形態では、選択されたローカルビット線ＬＢＬ及びローカルワード線ＬＷＬの組合せに従って、印加する電圧の大きさを調整する。電圧の調整は、制御部１１の制御信号に基づいて、電圧発生回路１４において行われる。このような電圧調整がなされることにより、形成されるべきフィラメントパスの長さに関らず、均一なフィラメントパスの形成が可能となり、書き込み動作の高速化及び信頼性の向上を図ることができる。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０・・・メモリセルアレイ、 １１・・・制御部、 １２ロウデコーダ、 １３・・・カラムデコーダ、 １４・・・電圧発生回路、 ＧＢＬ・・・グローバルビット線、 ＧＷＬ・・・グローバルワード線、 ＬＢＬ・・・ローカルビット線、 ＬＷＬ・・・ローカルワード線、 ＭＢ・・・メモリブロック、 ＭＣ・・・メモリセル、 １５・・・ローカルビット線セレクタ、 １６・・・ローカルワード線セレクタ。

Claims (6)

1. 複数のグローバル第１配線と、
   前記複数のグローバル第１配線と交差する複数のグローバル第２配線と、
   前記複数のグローバル第１配線及び前記複数のグローバル第２配線の交差領域に対応して配置される複数のメモリブロックと、
   複数のローカル第１配線と、
   前記複数のローカル第１配線と交差する複数のローカル第２配線と、
   前記メモリブロック内に配置され前記複数のローカル第１配線及び前記複数のローカル第２配線の交差領域に対応して配置される複数のメモリセルと
   を備え、
   前記複数のメモリセルの各々は、
   可変抵抗素子と、
   可変抵抗素子の第１の面に配置される複数の第１電極と、
   前記第１の面とは異なる第２の面に配列される複数の第２電極と
   を備え、
   前記複数の第１電極は、それぞれ前記複数のローカル第１配線の１つに接続され、
   前記複数の第２電極は、それぞれ前記複数のローカル第２配線の１つに接続される
   ことを特徴とする半導体記憶装置。
2. 前記複数の第１電極は、前記ローカル第１配線の長手方向である第１方向と交差する第２方向に互いに離れて配置され、それぞれ前記複数のローカル第１配線の１つに接続され、
   前記複数の第２電極は、前記第２方向に互いに離れて配置され、
   前記複数のローカル第２配線の各々は、１つのメモリセル中の前記複数の第２電極に跨るように配置され、且つ前記１つのメモリセルに配置された前記複数の第２電極のうちの１つと接続される、請求項１記載の半導体記憶装置。
3. 前記複数の第１電極は、前記第１方向における端部の位置が異なる、請求項２記載の半導体記憶装置。
4. 前記ローカル第１配線及び前記ローカル第２配線に印加する電圧を制御する制御部を更に備え、
   前記制御部は、選択された前記ローカル第１配線及び前記ローカル第２配線の組合せに従って、前記ローカル第１配線及び前記ローカル第２配線に印加する電圧を変化させる、請求項１記載の半導体記憶装置。
5. 前記メモリブロックに配置され前記ローカル第１配線を選択する第１セレクタと、
   前記メモリブロックに配置され前記ローカル第２配線を選択する第２セレクタと
   を更に備えた請求項１記載の半導体記憶装置。
6. 前記第１セレクタは、前記メモリブロック内の１列のメモリセル毎に配置され、
   前記第２セレクタは、前記メモリブロック内の１行のメモリセル毎に配置される、請求項５記載の半導体記憶装置。

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