JPS6378256A - 入出力デ−タ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は、記憶装置から入出力装置へのデータ転送に先
行読み出しのためのデータ保持手段を使用した入出力デ
ータ転送制御方式において、バッファレジスタの内容の
有効あるいは無効を示すフラグを設け、このフラグをア
ドレス情報および四き込み情報により制御し、データ転
送要求時にこのフラグを参照してデータ転送制御を行な
うことにより、記惚装置とデータ保持手段との内容の不
一致検出が必要最小限のアクセス増加で解消され、従っ
て先行読み出しによるデータ転送制御方式を有効に活用
することができるようにしたものである。

〔産業上の利用分野〕

本発明は、データ処理装置の入出力データ転送に関し、
特に、主記’ｆｉ’ＡＷから入出力装置へのデ　′−タ
転送にバッファレジスタを使用した入出力データ転送制
ｉｌＵ方式に関するものである。

〔従来の技術〕

主記憶装置から読み出したデータを保持するメモリバッ
ファレジスタ（ＢＲ）と、そのアドレスを保持するメモ
リアドレスレジスタ（、ＡＲ）とを設けたデータチャネ
ル装置は、入出力装置からのデータ転送要求を主記憶装
置へのアクセスに先立ち、アドレス比較器（Ａ　Ｍ）で
データ転送要求アドレスとメモリアドレスレジスタ（Ａ
Ｒ）の内容とを比較する。これらが一致した場合には、
メモリバッファレジスタ（ＢＲ）上のデータを転送する
ことにより、主記憶装置のフェッチ時間を省略し高速化
を実現している。

この高速化を実現する方式として、主記憶装置からのデ
ータを先取りする先行読み出°し方式が提案されている
（例えば、特公昭５７−３４５２７号「入出力データ転
送制御方式」公報）。

通常のデータ転送は、連続したアドレスに対して実行さ
れる場合が多く１．先行読み出しも連続したアドレスに
対して行ない、上述のメモリバッファレジスタ（ＢＲ）
およびメモリアドレスレジスタ（ＡＲ）を利用し、主記
憶装置のフェッチ時間の省略によりデータ転送の高速化
を実現している。

〔発明が解決しようとする問題点〕

ところが、入出力装置の中には主記憶装置上の同一番地
のデータを逐次転送するものがある。この場合には、上
述した従来方式のデータ転送制御を行なうデータチャネ
ル装置は、常にメモリバッファレジスタ（ＢＲ）上のデ
ータを転送することになり、他装置（たとえば中央処理
装置）がそのアドレスにデータを転送し、主記憶装置の
データの書き換え動作を行なっても、入出力装置に転送
されるデータには反映されないことになる。すなわち、
主記憶装置のデータが書き換えられても転送要求アドレ
スが同一であれば、メモリバッファレジスタ（ＢＲ）の
データを転送することになり不都合が生じる。

したがって、主記憶装置上の同一番地のデータを逐次転
送するような入出力装置がデータチャネル装置に接続さ
れる場合には、そのような事態を回避するために、逐一
主記憶装置へアクセスする方式に変換する必要があった
。この場合には、先の特公昭５７−３４５２７号「人出
力データ転送制御方式」公転で提案されたデータ転送の
高速化を実現することができず、特に他の入力装置との
高速処理に支障を来していた。

本発明は、このような従来の間凹点を解決するもので、
転送要求アドレスに対応する主記ｉｌ！ｇ　Ｍのデータ
と先行読み出しデータの不一致検出が必要最小限のアク
セス増加で解消でき、先行読み出しによるデータ転送制
御を有効に活用することができる入出力データ転送制御
方式を提供することを目的としている。

〔問題点を解決するための手段〕

第１図は、本発明の入出力データ転送制御方式の原理ブ
ロック図である。

図において、データ保持手段１０１およびアドレス保持
手段１０２は、先行読み出しされるデータおよびそのメ
モリ番地を保持する。

アドレス比較手段１０３は、入出力装置１１１からデー
タ転送を行なうべきメモリ番地を指定するメモリ番地情
報を受け、その指定番地とアドレス保持手段１０２に保
持されているメモリ番地とを比較する。

このアドレス比較手段１０３には、データ保持手段１０
１およびアドレス保持手段１０２の出力の無効を示すフ
ラグを設定する手段と、記憶装置１１２に書き込みが行
なわれたときにそのメモリ番地を取り出し、アドレス保
持手段１０２に保持されているメモリ番地と比較し、一
致した場合に前記無効フラグをセットするとともにデー
タ保持手段１０１およびアドレス保持手段１０２を更新
する手段とを含む。

データ転送手段１０４は、このフラグを参照し、フラグ
がリセット状態でかつアドレス比較手段１０３の比較結
果が一致であれば、データ保持手段゛１０１のデータを
入出力装置１１１に転送し、フラグがセット状態である
か、あるいは比較結果が不一致であれば記憶装置１１２
から読み出したデータを転送し、さらに指定番地に所定
値を加算したメモリ番地に対応するデータの先行読み出
しを行なう。

〔作　用〕

本発明は、記憶装置１１２から入出力装置１１１へのデ
ータ転送に先行読み出しデータを保持するデータ保持手
段１０１を使用し、その有効あるいは無効を示すフラグ
を設け、このフラグをアドレス情報および書き込み情報
により制御する。すなわち、記憶装置１１２のデータ占
き換えが行なわれたときには、そのデータのアドレスと
先行読み出しされているデータのアドレスとが同一であ
るか否かが、データ転送要求時にこのフラグを参照する
ことにより検出できる。したがって、記憶装置１１２と
データ保持手段１０１の内容率−敗を必要最小限のアク
セス増加で解消でき、先行読み出しによる高速なデータ
転送制御を有効に活用することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明を適用するデータ処理システムを示す
。図において、データチャネル装置２０１と中央処理装
置２０２および主記憶装置２０３はメモリバス２２１を
介して接続され、データチャネル装置２０１と入出力装
置１０２１１〜人出力装置＃ｎ２１３は入出力バス２２
２を介して接続される。

第３図は、本発明入出力データ転送制御方式の一実施例
の構成を示す。

■、第１図と一方例との対応　係 ここで、本発明の原理ブロック図（第１図）と本発明実
施例（第３図）との対応関係を示しておく。

データ保持手段１０１はメモリバッファレジスタ３０１
に相当する。

アドレス保持手段１０２はメモリアドレスレジスタ３０
２に相当する。

アドレス比較手段１０３はアドレス比較器■３０３、ア
ドレス比較器■３０４および無効フラグ設定器３０５に
相当する。

データ転送手段１０４はアドレス加算器３０６、ゲート
３１１〜３１８およびオアゲート３２１〜３２４に相当
する。

１−ｊ」旧シλ是戊 以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

第２図および第３図において、入出力バス２２２からの
転送要求アドレス信号４０１は、ゲート３１１の非反転
入力端子およびアドレス比較器■３０３の一方の入力端
子に接続される。ゲート３１１の出力はオアゲート３２
１の一方の入力端子に接続され、オアゲート３２１の出
力はメモリアドレスレジスタ３０２およびオアゲート３
２３の一方の入力端子に接続される。メモリアドレスレ
ジスタ３０２の出力は、アドレス比較器ｌ３０３の他方
の入力端子、アドレス比較器■３０４の一方の入力端子
、アドレス加算器３０６およびゲート３１３の一方の入
力端子に接続される。ゲート３１４の出力はアドレス比
較器■３０４の他方の入力端子に接続される。

アドレス加算器３０６の出力はゲート３１２の一方の入
力端子およびオアゲート３２１の他方の入力端子に接続
される。ゲート３１２，３１３の各他方の入力端子には
、制御信号３５１，３５２が入力される。ゲート３１２
，３１３の出力は、オアゲート３２２を介してメモリバ
ス２２１のメモリアドレス信号４０２およびゲート３１
４の第一の入力に接続される。ゲート３１４の第二およ
び第三の入力には、メモリバス２２１のメモリライト信
号４０３およびメモリフェッチ信号４０４が接続される
。

アドレス比較器Ｕ３０４の出力およびオアゲート３２３
の出力は、無効フラグ設定器３０５に接続される。ゲー
ト３１５の非反転入力端子にはアドレス比較器ｌ３０３
の出力が接続され、その反転入力端子には無効フラグ設
定器３０５の出力が接続される。ゲー）３１５の出力は
、ゲート３１７の一方の入力端子、ゲート３１１．ゲー
ト３１６およびゲー）３１８の反転入力端子に接続され
る。メモリバス２２１のメモリデータ信号４０５は、ゲ
ート３１６およびゲート３１８の非反転入力端子に接続
される。ゲー１−３１６の出力は、メモリバッファレジ
スタ３０１およびオアゲート３２３の他方の入力端子に
接続される。メモリバッファレジスタ３０１の出力はゲ
ート３１７の他方の入力端子に接続される。ゲート３１
７および３１８の出力は、オアゲート３２４を介して入
出力バス２２２の転送データ信号４０６に接続される。

ＬＵＵＵ」日肱作 アドレス比較器ｌ３０３は、転送要求アドレス’　　４
ｇ号４０１のメモリ番地情報と、メモリアドレスレジス
タ３０２に入っているメモリ番地情報とを比較し、一致
すればその出力を「１」とし、不一致ならばｒＯＪとす
る。

アドレス比較器ｌ３０３の出力が「０」ならば、ゲート
３１１？よびオアゲート３２１を介して転送要求アドレ
ス信号４０１のメモリ番地情報をメモリアドレスレジス
タ３０２にセットする。さらに、制御信号３５２を「１
」としてゲート３１３およびオアゲート３２２を介して
、メモリバス２２１にメモリアドレス信号４０２を送出
し主記憶装に２０３から転送データを読み出す。

メモリバス２２１からメモリデータ信号４０５が返って
くると、そのメモリデータ信号４０５はゲート３１６を
介してメモリバッファレジスタ３０１にセットされると
ともに、ゲート３１８およびオアゲート３２４を介して
入出力バス２２２に転送データ信号４０６として送出さ
れる。

次に、アドレス比較器３０３の出力が「１」、すなわち
メモリ番地情報が一致した場合について説明する。

メモリ番地情報が一致すると、先行して読み出しておい
た転送データが保持されているメモリバッファレジスタ
３０１から、その転送データが読み出され、ゲート３１
７およびオアゲート３２４を介して入出力バス２２２に
転送データ信号４０６として送出される。

なお、以上の説明ではゲート３１５の出力はアドレス比
較器ｌ３０３の出力が取り出されるとしている。ゲート
３１５の機能については後述する。

また、転送したデータの次に送られてくる転送要求アド
レス信号に先行してメモリバス２２１から次の転送デー
タを読み出すために、アドレス加’ＪＩＲＳ３０６でメ
モリアドレスレジスタ３０２の内容を＋１加算する。こ
の＋１されたメモリ番地情報を制御信号３５１を「１」
としてアンドゲート３１２およびオアゲート３２２を介
し、メモリバス２２１にメモリアドレス信号４０２とし
て送り転送データを読み出す。＋１されたメモリ番地情
報による転送データが返ってくると、メモリバッファレ
ジスタ３０１にセットする。一方、次のアドレス比較に
備えるために、アドレス加算器３０６の出力をオアゲー
ト３２１を介してメモリアドレスレジスタ３０２にセ・
ノドする。

次に、本発明の特徴とする動作について説明する。

データチャネル装置２０１とすでに接続されているメモ
リバス２２１のうち、メモリライト信号４０３およびメ
モリフェッチ信号４０４と、メモリアドレス信号４０２
など主記憶装置２０３上に書き込み動作がなされたこと
を示す信号を用い、上記ｊ１７装置２０３上に他装置か
ら書き込みり３作がなされたときには、ゲート３１４を
介して出力されるメモリアドレス信号４０２と、データ
チャネル装！２０１内のメモリアドレスレジスタ３０２
の内容とをアドレス比較器■３０３で比較する。

−敗した場合には、無効フラグ設定器３０５に無効フラ
グのセント信号を出力する。

また、データチャネル装置２０１が主記憶装置２０３を
フェッチし、メモリバッファレジスタ３０１あるいはメ
モリアドレスレジスタ３０２を更新したときは、ゲート
３２３を介して無効フラグ設定器３０５に無効フラグの
リセット信号を出力する。

入出力装置２１１〜２１３とのデータ転送において、無
効フラグがセントされている場合には、ゲート３１５の
出力が「０」となり、メモリアドレスレジスタ３０２の
内容と転送要求アドレス信号４０１とは無条件に不一致
の状態となる。

入出力バス２２２からの転送要求アドレス信号４０１が
データチャネル装置２０１に入力されると、チャネルは
まずメモリアドレスレジスタ３０２に設定されているア
ドレスと、転送要求アドレスとをアドレス比較器ｌ３０
３で比較する。一致がとれ、かつ無効フラグ設定器３０
５の無効フラグがセットされていなければ、ゲート３１
５の出力が「１」となり、主記憶装置２０３のアクセス
が省略され、メモリバッファレジスタ３０１に保持され
ているデータがゲート３１７およびオアゲ−１−３２４
を介して入出力バス２２２へ転送データ信号４０６とし
て送出される。

無効フラグ設定器３０５に無効フラグがセットされてい
る場合には、、同一のアドレスに対してメモリバッファ
レジスタ３０１と主記憶装置２０３のデータの一致がと
れていないとみなされるので、アドレス比較器■３０３
で不一致が検出されたときと同様の手順で主記憶装置２
０３上のそのアドレスをフェッチし、入出力バス２２２
ヘデータを転送する。同時にメモリバッファレジスタ３
０１およびメモリアドレスレジスタ３０２を更新し、無
効フラグをリセットする。

すなわち、同一アドレスを繰り返しアクセスする場合で
も、そのアドレスのデータが書き換えられたならば、メ
モリバッファレジスタ３０１およびメモリアドレスレジ
スタ３０２の内容を更新する。

このように、無効フラグのセントおよびリセットはチャ
ネル動作と非同期に行なわれる。

したがって、主記憶装置２０３とメモリバッファレジス
タ３０１とにおいて、同一アドレスに対するデータの不
一致が必要最小限のアクセスで解消できる。

■１発■、の・形態様 なお、上述した本発明の実施例にあっては、本発明の機
能をデータチャネル装置２０１内に設けたが、この機能
は例えば主記憶装置２０３の内部あるいは主起ｉＩｌ！
装置２０３のインタフェース部に設けることによっても
本発明を実施することができる。

また、本実施例ではメモリバッファレジスタ３０１およ
びメモリアドレスレジスタ３０２をそれぞれ一つ設けた
場合を示したが、それぞれ複数個設ける場合にはアドレ
ス比較器１３０３．アドレス比較器ｌｌ３０４および無
効フラグ設定器３０５その他を複数個設けることにより
対応することができる。

〔発明の効果〕

上述したように、本発明によれば、記憶装置とバッファ
レジスタとの内容の不一致検出が必要最小限のアクセス
増加で解消され、従って先行読み出しによるデータ転送
制御方式を有効に活用することができ、実用的には極め
て有用である。

【図面の簡単な説明】

第１図は本発明の入出力データ転送制御方式の原理ブロ
ック図、 第２図は本発明を適用するデータ処理システムを示す図
、 第３回は本発明の一実施例の構成ブロック図である。 図において、 １０１はデータ保持手段、 １０２はアドレス保持手段、 １０３はアドレス比較手段、 １０４はデータ転送手段、 １１１は入出力装置、 １１２は記憶装置、 ２０１はデータチャネル装置、 ２０２は中央処理装置、 ２０３は記憶装置、 ２１１〜２１３は入出力装置＃Ｏ〜＃ｎ、２２１はメモ
リバス、 ２２２は入出力バス、 ３０１はメモリバッファレジスタ、 ３０２はメモリアドレスレジスタ、 ３０３はアドレス比較器１１ ３０４はアドレス比較器■、 ３０５は無効フラグ設定器、 ３０６はアドレス加算器、 ４０１は転送要求アドレス信号、 ４０２はメモリアドレス信号、 ４０３はメモリライト信号、 ４０４はメモリフェッチ信号、 ４０５はメモリデータ信号、 ４０６は転送データ信号である。 不発り目畳で配フ゛部、７１辺 第１図 デ゛−り（理システム１コ 第２図

Claims (1)

1. 【特許請求の範囲】 先行読み出しされるデータおよびそのメモリ番地を保持
   するデータ保持手段（１０１）およびアドレス保持手段
   （１０２）と、 入出力装置（１１１）からデータ転送を行なうべきメモ
   リ番地を指定するメモリ番地情報を受け、その指定番地
   とアドレス保持手段（１０２）に保持されているメモリ
   番地とを比較するアドレス比較手段（１０３）と、 この比較結果が一致であれば、データ保持手段（１０１
   ）のデータを入出力装置（１１１）に転送し、不一致で
   あれば記憶装置（１１２）から読み出したデータを転送
   し、さらに指定番地に所定値を加算したメモリ番地に対
   応するデータの先行読み出しを行なうデータ転送手段（
   １０４）とを備えた入出力データ転送制御方式において
   、アドレス比較手段（１０３）には、 データ保持手段（１０１）およびアドレス保持手段（１
   ０２）の出力の無効を示すフラグを設定する手段と、 記憶装置（１１２）に書き込みが行なわれたときにその
   メモリ番地を取り出し、アドレス保持手段（１０２）に
   保持されているメモリ番地と比較し、一致した場合に前
   記無効フラグをセットするとともにデータ保持手段（１
   ０１）およびアドレス保持手段（１０２）を更新する手
   段と、 を含むことを特徴とする入出力データ転送制御方式。