KR100300861B1 - 에러 검출 장치 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 에러 검출 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 수신된 입력 비트들을 최하위비트로부터 최상위비트쪽으로 소정의 비트씩 스캔하여 스캔된 비트 묶음들을 더블 에지 클럭을 이용하여 블록 단위로 동시에 처리하고, 그 결과를 압축처리하여 가산한 후에 가산된 결과를 외부 입력값과 비교하므로써 에러 검출 속도를 향상시키기 위한 에러 검출 장치를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 외부 입력 비트들을 저장하는 저장부; 저장부에 저장된 입력 비트들을 스캔하는 비트 스캔부; 스캔된 비트 묶음을 더블 에지 클럭에 의해 각각 입력받아 소정의 값을 카운트하여 이진 비트값으로 출력하는 다수의 프리 카운팅부; 다수의 프리 카운팅부의 출력값을 가산 압축하는 가산 압축부; 가산 압축부의 출력값을 가산하여 카운트 결과를 이진수로 출력하는 캐리 보존 가산부; 및 캐리 보존 가산부의 이진 출력값과 외부로부터 입력된 이진 입력값을 비교하는 비교부를 포함함.
4. 발명의 중요한 용도
본 발명은 빠른 속도의 에러 검출을 요하는 시스템 등에 이용됨.

Description

에러 검출 장치
본 발명은 수신된 입력 비트들을 최하위비트(LSB : Least Significant Bit)로부터 최상위비트(MSB : Most Significant Bit)쪽으로 소정의 비트씩 스캔하여 스캔된 비트 묶음들을 더블 에지 클럭(Double Edge Clock)을 이용하여 블록 단위로 동시에 처리하고, 그 결과를 압축처리하여 가산한 후에 가산된 결과를 외부 입력값과 비교하므로써 에러 검출 속도를 향상시킨 에러 검출 장치에 관한 것이다.
종래의 에러 검출 기술은 대부분 수신신호의 에러를 검출하는데 있어서, 소프트웨어에 의한 처리에 의존하였기 때문에, 필연적으로 에러를 검출하기 위한 실행 시간이 많이 소요되어 전체적인 시스템의 성능을 크게 저하시키는 문제점이 있었다. 특히, 고속동작을 요하는 시스템에서의 성능 저하 문제는 더욱더 심각하게 대두되었다.
상기한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 수신된 입력 비트들을 최하위비트(LSB)로부터 최상위비트(MSB)쪽으로 소정의 비트씩 스캔하여 스캔된 비트 묶음들을 더블 에지 클럭(Double Edge Clock)을 이용하여 블록 단위로 동시에 처리하고, 그 결과를 압축처리하여 가산한 후에 가산된 결과를 외부 입력값과 비교하므로써 에러 검출 속도를 향상시키기 위한 에러 검출 장치를 제공하는데 그 목적이 있다.
도 1 은 본 발명의 일실시에 따른 에러 검출 장치의 구성 예시도.
도 2 는 본 발명의 일실시예에 따른 도 1의 프리 카운터의 상세 구성 예시도.
도 3 은 본 발명의 일실시예에 따른 도 1의 가산 압축기의 상세 구성 예시도.
*도면의 주요 부분에 대한 부호의 설명
10 : 레지스터 20 : 비트 스캐너
30 : 프리 카운터 40 : 가산 압축기
50 : 캐리 보존 가산기 60 : 비교기
상기 목적을 달성하기 위한 본 발명은, 외부로부터 입력된 다수의 입력 비트들을 일시적으로 저장하기 위한 저장 수단; 상기 저장 수단에 저장된 입력 비트들을 소정 비트씩 블록 단위로 스캔하기 위한 비트 스캔 수단; 스캔된 다수의 블록을 더블 에지 클럭(Double Edge Clock)을 이용하여 상기 비트 스캔 수단에 의해 각각 하나씩 입력받아 블록 단위별로 입력된 비트값들중 특정 논리값을 갖는 비트 개수를 카운트하여 이진 비트값으로 출력하기 위한 다수의 프리 카운팅 수단; 상기 다수의 프리 카운팅 수단의 이진 비트 출력값들을 가산하기 위해 소정 비트씩 묶어 상기 특정 논리값을 갖는 비트 개수 산출을 위한 압축을 수행하는 가산 압축 수단; 상기 가산 압축 수단의 출력값을 가산하여 얻은 상기 소정의 값을 카운트한 결과를 이진수로 출력하기 위한 캐리 보존 가산 수단; 및 상기 캐리 보존 가산 수단의 이진 출력값과 외부로부터 입력된 이진 입력값을 비교하여 에러 여부를 검출하기 위한 비교 수단을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 1 은 본 발명의 일실시예에 따른 에러 검출 장치의 구성 예시도이다.
본 발명의 바람직한 실시예에 따른 에러 검출 장치는 외부로부터 수신된 입력 비트들을 일시적으로 저장하기 위한 레지스터(10), 레지스터(10)에 저장된 입력 비트들을 소정 비트(예컨대, 본 발명의 바람직한 일실시예에서는 5비트씩 묶었음)씩 묶어 스캔하기 위한 비트 스캐너(20), 더블 에지 클럭(Double Edge Clock)에 의해 스캔된 비트 묶음을 각각 입력받아 블록 단위별로 입력된 비트중 소정의 값("1")을 카운트하여 2진 비트값으로 출력하기 위한 다수의 프리 카운터(30), 다수의 프리 카운터(30)의 출력값을 가산하기 위해 다시 소정 비트(예컨대, 본 발명의 바람직한 일실시예에서는 4비트씩 묶었음)씩 묶어 특정 비트값("1")을 압축하기 위한 가산 압축기(Adder Compressor)(40), 가산 압축기(40)의 출력값을 가산하여 얻은 특정 비트값("1")을 카운트한 결과를 이진수로 출력하기 위한 캐리 보존 가산기(Carry Save Adder)(50), 및 캐리 보존 가산기(50)의 이진 출력값과 외부로부터 입력된 이진 입력값을 비교하여 에러여부를 검출하기 위한 비교기(60)를 포함한다.
상기한 바와 같은 구성을 갖는 본 발명에 따른 에러 검출 장치의 동작을 살펴보면 다음과 같다.
먼저, 외부로부터 수신된 입력 비트들(즉, n비트)은 비트 스캐너(20)에 의해 최하위비트(LSB)부터 최상위비트(MSB) 쪽으로 5비트씩 스캔된다.
이후, 스캔된 비트 묶음들은 더블 에지 클럭(Double Edge Clock)에 의해 각각의 프리 카운터(30)에 입력되고, 각각의 프리 카운터(30)는 블록 단위별로 입력된 5비트중 "1"의 값을 갖는 비트의 개수를 카운트한 후에 그 카운트 결과를 2진 비트값으로 가산 압축기(40)에 출력한다. 여기서, 프리 카운터(30)의 개수는 수신된 입력 비트들(n비트)을 블럭크기(5비트)로 나눈 결과값에 따라 결정된다(n/5).
상기한 바와 같은 본 발명에서의 비트 처리는 전체 입력 비트들에 대해서 가산기를 이용하여 "1"의 개수를 카운트하는 경우보다 훨씬 빠른 실행을 구현하는 것인바, 비트들을 몇 개의 블록으로 나누어 더블 에지 클럭(Double Edge Clock)을 이용하여 블록 단위로 카운트하므로써 카운트 속도를 크게 향상시킬 수 있다. 또한, 상기 가산 압축기(40)의 구성은 상기 각 프리카운터(30)로부터 출력되는 2진값을 입력 처리하도록 구성하므로써 카운트 실행 시간을 줄일 수 있다.
다음으로, 가산 압축기(40)가 다수의 프리 카운터(30)들로부터 "1"의 개수를 카운트한 결과값인 2진 비트값들을 다시 소정비트(예컨대, 4비트)씩 묶어 압축한 후에 캐리 보존 가산기(50)로 출력하면, 캐리 보존 가산기(50)가 가산 압축기(40)의 출력값에서 "1"을 카운트한 결과를 2진수(X[m-1:0])로 변환하여 비교기(60)로 출력한다. 여기서, X[m-1:0]는 n개의 입력 비트스트림에 존재하는 비트 "1"의 개수를 나타낸다.
마지막으로, 비교기(60)는 캐리 보존 가산기(50)의 출력값(X[m-1:0])과 외부로부터 입력된 2진 입력값(Y[m-1:0])과 비교한다. 여기서, 외부로부터 입력된 2진 입력값(Y[m-1:0])은 n/2의 값을 초과하지 않는 최대 정수(즉, [n/2])를 의미한다.
상기한 바와 같이 비교기(60)에서 입력된 두 개의 2진 입력값(즉, X[m-1:0],Y[m-1:0])을 비교한 결과, X값이 Y값보다 크면 비트 "1"을 출력하고, X값이 Y값보다 작거나 같으면 비트 "0"을 출력한다. 즉, n개의 입력 비트스트림에서 카운트된 "1"의 개수가 "0"의 개수보다 많으면 비트 "1"을 출력하고, 카운트된 "1"의 개수가 "0"의 개수보다 작거나 같으면 비트 "0"을 출력한다.
도 2 는 본 발명의 일실시예에 따른 도 1의 프리 카운터의 상세 구성 예시도로서, 도면에서 "201 내지 208"은 다중화기(MUX) 및 "209 내지 211"은 버퍼를 각각 나타낸다.
도 2를 참조하면, 각각의 프리 카운터(30)는 빠른 속도로 입력 데이터들을 처리하기 위해 다수의 다중화기(201 내지 208)를 이용하고, 출력단의 구동(Drive)의 능력을 증가시키기 위해 다수의 버퍼(209 내지 211)를 구비한다. 여기서, 다중화기(201 내지 208)는 서로 다른 입력신호(IN1,IN2)중 선택신호(SEN)가 "1"인 경우에 제1 입력값(IN1)을 출력하고, "0"인 경우에 제2 입력값(IN2; IN1의 보수)을 출력한다.
상기한 바와 같은 다중화기(201 내지 208)의 동작을 이용하면 일반적으로 사용되고 있는 논리곱 연산(AND), 논리합 연산(OR), 및 배타적 논리합 연산(XOR) 게이트 등을 조합하여 사용하는 것보다 데이터 처리 속도를 향상시킬 수 있다.
각 프리 카운터(30)를 구성하는 다중화기(201 내지 208)에 입력되는 입력값(d1 내지 d5)은 비트 스캐너(20)에 의해 최하위비트(LSB)부터 최상위비트(MSB) 쪽으로 스캔된 값을 나타낸다.
다중화기(MUX0)(201)는 제2 입력 논리값(d3)을 선택신호(SEN)로 하여 제4 입력 논리값(d4) 또는 그 반전 논리값(즉, d4의 보수)중 하나를 선택 출력하고, 다중화기(MUX1)(202)는 제1 입력 논리값(d1)을 선택신호(SEN)로 하여 제2 입력 논리값(d2) 또는 그 반전 논리값(즉, d2의 보수)중 하나를 선택 출력한다.
다중화기(MUX2)(203)는 상기 다중화기(MUX1)(202)의 출력 논리값을 선택신호(SEN)로 하여 상기 다중화기(MUX0)(201)의 출력 논리값 또는 그 반전 논리값(즉, 다중화기(MUX0)(201)의 출력 논리값의 보수)중 하나를 선택 출력하고, 다중화기(MUX3)(204)는 상기 다중화기(MUX1)(202)의 출력 논리값을 선택신호(SEN)로 하여 제2 입력 논리값(d2) 또는 제3 입력 논리값(d3)중 하나를 선택 출력한다.
다중화기(MUX4)(205)는 상기 다중화기(MUX2)(203)의 출력 논리값을 선택신호(SEN)로 하여 제5 입력 논리값(d5) 또는 제4 입력 논리값(d4)중 하나를 선택 출력하고, 다중화기(MUX5)(206)는 상기 다중화기(MUX2)(203)의 출력 논리값을 선택신호(SEN)로 하여 제5 입력 논리값(d5) 또는 그 반전 논리값(즉, d5의 보수)중 하나를 선택 출력하여 버퍼(209)를 통해 최종 출력한다(Cout0).
다중화기(MUX6)(207)는 상기 다중화기(MUX3)(204)의 출력 논리값값을 선택신호(SEN)로 하여 상기 다중화기(MUX4)(205)의 출력 논리값 또는 그 반전 논리값(즉, 다중화기(MUX4)(205)의 출력값의 보수)중 하나를 선택 출력하여 버퍼(210)를 통해 최종 출력한다(Cout1).
다중화기(MUX7)(208)는 상기 다중화기(MUX6)(207)의 출력 논리값을 선택신호(SEN)로 하여 다중화기(MUX3)(204)의 출력 논리값 또는 논리값 "0"중 하나를 선택 출력하여 버퍼(211)를 통해 최종 출력한다(Cout2).
만약, 입력 비트가 25비트이면, 비트 스캐너(20)에 의해 최하위비트(LSB)로부터 최상위비트(MSB)로 5비트씩 스캔된 5개의 비트 묶음들이 더블 에지 클럭을 이용하여 5개의 프리 카운터(30)에 각각 하나씩 입력된다. 이때, 각 프리 카운터(30)는 전술한 바와 같이 3비트씩(Count0, Count1, Count2) 출력하므로 총 15비트가 출력된다.
하나의 프리 카운터(30)에서의 동작을 살펴보면 다음과 같다.
만약, 스캔된 비트 묶음들이 최하위비트(LSB)로부터 순차적으로 1, 0, 1, 1, 0이면, 입력값 d1, d2, d3, d4, d5의 값은 각각 1, 0, 1, 1, 0이 된다.
다중화기(MUX0)(201)는 d3(1)을 선택신호(SEN)로 하므로 d4(1) 또는 d4의 보수(0)중 d4의 보수 "0"을 선택 출력한다.
다중화기(MUX1)(202)는 d1(1)을 선택신호(SEN)로 하므로 d2(0) 또는 d2의 보수(1)중 d2의 보수 "1"을 선택 출력한다.
다중화기(MUX2)(203)는 다중화기(MUX1)(202)의 출력값 "1"을 선택신호(SEN)로 하므로 다중화기(MUX0)(201)의 출력값(0) 또는 다중화기(MUX0)(201)의 출력값의 보수(1)중 다중화기(MUX0)(201)의 출력값의 보수 "1"을 선택 출력한다.
다중화기(MUX3)(204)는 다중화기(MUX1)(202)의 출력값 "1"을 선택신호(SEN)로 하므로 d3(1) 또는 d1(1)중 d3값 "1"을 선택 출력한다.
다중화기(MUX4)(205)는 다중화기(MUX2)(203)의 출력값 "1"을 선택신호(SEN)로 하므로 d5(0) 또는 d4(1)중 d5값 "0"을 선택 출력한다.
다중화기(MUX5)(206)는 다중화기(MUX2)(203)의 출력값 "1"을 선택신호(SEN)로 하므로 d5(0) 또는 d5의 보수(1)중 d5의 보수 "1"을 선택 출력하여 버퍼(209)를 통해 최종 출력한다(Cout0).
다중화기(MUX6)(207)는 다중화기(MUX3)(204)의 출력값 "1"을 선택신호(SEN)로 하므로 다중화기(MUX4)(205)의 출력값(0) 또는 다중화기(MUX4)(205)의 출력값의 보수(1)중 다중화기(MUX4)(205)의 출력값의 보수 "1"을 선택 출력하여 버퍼(210)를 통해 최종 출력한다(Cout1).
다중화기(MUX7)(208)는 다중화기(MUX6)(207)의 출력값 "1"을 선택신호(SEN)로 하므로 다중화기(MUX3)(204)의 출력값(1) 또는 2진수 "0"중 2진수 "0"을 선택 출력하여 버퍼(211)를 통해 최종 출력한다(Cout2).
따라서, 상기 프리 카운터(30)에서 출력되는 값은 최하위비트(LSB)로부터 110이 된다. 즉, "11"이므로 십진수 3이 된다.
그러므로, 프리 카운터(30)에 입력된 비트 묶음 "10110"에서 "1"의 개수는 3개임을 알수 있다.
각 프리 카운터(30)에서 출력되는 "1"의 개수를 나타낸 3비트 값은 각각 가산 압축기(40)로 입력된다.
도 3 은 본 발명의 일실시예에 따른 도 1의 가산 압축기의 상세 구성 예시도로서, 도면에서 "301 내지 306"은 다중화기(MUX), "307 내지 309"는 버퍼를 각각 나타낸다.
도 3을 참조하면, 가산 압축기(40)는 빠른 속도로 입력 데이터들을 처리하기 위해 다중화기(301 내지 306)를 이용하고, 출력단의 구동(Drive) 능력을 증가시키기 위해 버퍼(307 내지 309)를 구비한다. 여기서, 다중화기(301 내지 306)는 서로 다른 두 입력신호(IN1,IN2)중 선택신호(SEN)가 "1"인 경우에 제1 입력값(IN1)을 출력하고, "0"인 경우에 제2 입력값(IN2; IN1의 보수)을 출력한다.
가산 압축기(40)를 구성하는 다중화기(301 내지 306)에 입력되는 입력값(b1 내지 b4)은 전술한 프리 카운터(30)의 출력 2진 비트값을 최하위비트(LSB)로부터 4비트씩 묶어 최하위비트(LSB)부터 최상위비트(MSB)의 값을 각각 나타낸다.
다중화기(MUX0)(301)는 입력값(b3)을 선택신호(SEN)로 하여 제4 입력 논리값(b4) 또는 그 반전 논리값(즉, b4의 보수)중 하나를 선택 출력하고, 다중화기(MUX1)(302)는 제1 입력 논리값(b1)을 선택신호(SEN)로 하여 제2 입력 논리값(b2) 또는 그 반전 논리값(즉, b2의 보수)중 하나를 선택 출력한다.
다중화기(MUX2)(303)는 상기 다중화기(MUX1)(302)의 출력 논리값을 선택신호(SEN)로 하여 상기 다중화기(MUX0)(301)의 출력 논리값 또는 그 반전 논리값(즉, 다중화기(MUX0)(301)의 출력값의 보수)중 하나를 선택 출력하고, 다중화기(MUX3)(304)는 상기 다중화기(MUX1)(302)의 출력 논리값을 선택신호(SEN)로 하여 제3 입력 논리값(b3) 또는 제1 입력 논리값(b1)중 하나를 선택 출력하여 버퍼(309)를 통해 최종 출력한다. 이때, 최종 출력값은 캐리 출력값(C0)이 된다.
다중화기(MUX4)(305)는 상기 다중화기(MUX2)(303)의 출력 논리값을 선택신호(SEN)로 하여 캐리 출력값(C0)의 다음단에 연결된 캐리 입력 논리값(Ci) 또는 그 반전 논리값(즉, 캐리 입력값(Ci)의 보수)중 하나를 선택 출력하여 버퍼(307)를 통해 최종 출력한다. 이때, 최종 출력값은 합값(S)이 된다.
다중화기(MUX5)(306)는 상기 다중화기(MUX2)(303)의 출력값을 선택신호(SEN)로 하여 제4 입력 논리값(b4) 또는 상기 캐리 출력값(C0)의 다음단에 연결된 캐리 입력값(Ci)중 하나를 선택 출력하여 버퍼(308)를 통해 최종 출력한다. 이때, 최종 출력값은 캐리값(C)이 된다.
가산 압축기(40)에서의 동작의 일예를 살펴보면 다음과 같다.
만약, 가산 압축기(40)에 입력되는 5개의 프리 카운터(30)로부터 출력되는 각각의 출력값(즉, "1"의 개수를 카운트한 값)이 최하위비트(LSB)로부터 "110", "10", "0", "100", 및 "101"이라고 자정할 때, 최상위비트(MSB)부터 정의하면 "101001000010011"이 된다. 그리고 본 실시예에 따른 가산 압축기(40)가 최하위비트(LSB)부터 4자리씩 묶어 계산한다고 가정하면, 최하위 4비트 "11"에 대해 최하위비트(LSB)부터 입력값 b1, b2, b3, 및 b4값으로 각각 1,1,0, 및 0이 할당된다.
따라서, 다중화기(MUX0)(301)는 b3(0)을 선택신호(SEN)로 하므로 b4(0) 또는 b4의 보수(1)중 b4값 "0"을 선택 출력한다.
상기 다중화기(MUX1)(302)는 b1(1)을 선택신호(SEN)로 하므로 b2(1) 또는 b2의 보수(0)중 b2의 보수"0"을 선택 출력한다.
상기 다중화기(MUX2)(303)는 다중화기(MUX1)(302)의 출력값 "0"을 선택신호(SEN)로 하므로 다중화기(MUX0)(301)의 출력값(0) 또는 다중화기(MUX0)(301)의 출력값의 보수(1)중 다중화기(MUX0)(301)의 출력값 "0"을 선택 출력한다.
상기 다중화기(MUX3)(304)는 다중화기(MUX1)(302)의 출력값 "0"을 선택신호(SEN)로 하므로 b3(0) 또는 b1(1)중 b1값 "1"을 선택 출력하여 버퍼(309)를 통해 최종 출력한다. 따라서, 캐리 출력값(C0)은 "1"이 된다.
상기 다중화기(MUX4)(305)는 다중화기(MUX2)(303)의 출력값 "0"을 선택신호(SEN)로 하므로 캐리 입력값(Ci)(즉, 연결된 캐리 출력값(C0)가 없으므로 "0"이 된다) 및 캐리 입력값(Ci)의 보수(1)중 캐리 입력값(Ci) "0"을 선택 출력하여 버퍼(307)를 통해 최종 출력한다. 따라서, 합값(S)은 "0"이 된다.
상기 다중화기(MUX5)(306)는 다중화기(MUX2)(303)의 출력값 "0"을 선택신호(SEN)로 하므로 b4(0) 또는 Ci(0)중 b4값 "0"을 선택 출력하여 버퍼(308)를 통해 최종 출력한다. 따라서, 캐리값(C)은 "0"이 된다.
결과적으로, 상기 가산 압축기(40)의 최종 출력값은 합값(S), 캐리값(C), 및 캐리 출력값(C0)이 "0, 0, 1"이 된다.
다음으로, 상기 프리 카운터(30)의 출력값 "101001000010011"중 두 번째 하위 4비트값인 "1"를 취하면 최하위비트(LSB)부터 b1, b2, b3, 및 b4값은 각각 1, 0, 0, 및 0이 된다. 또한, 캐리 입력값(Ci)은 이전 캐리 출력값(C0)과 연결되어 있으므로 "1"이 된다. 따라서, 상기한 바와 같은 방식으로 가산 압축기(40)의 최종 출력값을 산출하면 합값(S), 캐리값(C), 및 캐리 출력값(C0)은 각각 "1, 1, 0"이 된다.
그리고, 세 번째 하위 4비트 "10"을 취하면, 최하위비트(LSB)부터 b1, b2, b3, 및 b4값은 각각 0, 1, 0, 및 0이 된다. 또한, 캐리 입력값(Ci)은 이전 캐리 출력값(C0)과 연결되어 있으므로 "0"이 된다. 따라서, 상기한 바와 같은 동일한 방식으로 가산 압축기(40)의 최종 출력값을 산출하면, 합값(S), 캐리값(C), 및 캐리 출력값(C0)은 "1, 0, 0"이 된다.
또한, 상기 프리 카운터(30)의 출력값 "101001000010011"중 나머지 3비트값 "101"을 최하위비트(LSB)부터 b1, b2, b3, 및 b4값에 각각 할당하여 1, 0, 1, 및 0(Null)이 되고, 캐리 입력값(Ci)은 이전 캐리 출력값(C0)과 연결되어 있으므로 "0"이 된다. 따라서, 가산 압축기(40)의 최종 출력값을 산출하면 합값(S), 캐리값(C), 및 캐리 출력값(C0)은 "0, 0, 1"이 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
상기한 바와 같은 본 발명은, 수신 비트에 에러가 존재하는지 여부를 검출함에 있어서, 다중화기(MUX)의 조합으로된 하드웨어 구성을 이용하여 데이터 처리 속도를 향상시키고 출력단에 버퍼를 구비하므로써 출력단의 구동 능력을 증가시켜 전체적으로 에러 검출 속도를 증가시키므로써 시스템을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 외부로부터 입력된 다수의 입력 비트들을 일시적으로 저장하기 위한 저장 수단;
    상기 저장 수단에 저장된 입력 비트들을 소정 비트씩 블록 단위로 스캔하기 위한 비트 스캔 수단;
    스캔된 다수의 블록을 더블 에지 클럭(Double Edge Clock)을 이용하여 상기 비트 스캔 수단에 의해 각각 하나씩 입력받아 블록 단위별로 입력된 비트값들중 특정 논리값을 갖는 비트 개수를 카운트하여 이진 비트값으로 출력하기 위한 다수의 프리 카운팅 수단;
    상기 다수의 프리 카운팅 수단의 이진 비트 출력값들을 가산하기 위해 소정 비트씩 묶어 상기 특정 논리값을 갖는 비트 개수 산출을 위한 압축을 수행하는 가산 압축 수단;
    상기 가산 압축 수단의 출력값을 가산하여 얻은 상기 소정의 값을 카운트한 결과를 이진수로 출력하기 위한 캐리 보존 가산 수단; 및
    상기 캐리 보존 가산 수단의 이진 출력값과 외부로부터 입력된 이진 입력값을 비교하여 에러 여부를 검출하기 위한 비교 수단
    을 포함하여 이루어진 에러 검출 장치
  2. 제 1 항에 있어서,
    상기 블록은,
    5비트인 것을 특징으로 하는 에러 검출 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 다수의 프리 카운팅 수단은,
    더블 에지 클럭을 이용하여 상기 비트 스캔 수단으로부터 입력된 스캔된 다수의 블록에서 블록별로 특정 논리값("1")을 갖는 비트수를 산출하기 위한 카운팅 수단; 및
    상기 카운팅 수단의 출력값을 버퍼링한 후에 출력단에 인가시켜 출력단의 구동 능력을 증가시키기 위한 버퍼링 수단
    을 포함하여 이루어진 에러 검출 장치.
  4. 제 3 항에 있어서,
    상기 카운팅 수단은,
    상기 제1 소정의 비트 묶음중 최하위비트(LSB)로부터 세 번째 비트인 제1 입력값을 선택신호(SEN)로 하여 상기 제1 소정의 비트 묶음중 최하위비트(LSB)로부터 네 번째 비트인 제2 입력 논리값 또는 그 반전 논리값중 하나를 선택 출력하기 위한 제1 다중화 수단;
    상기 제1 소정의 비트 묶음중 최하위비트(LSB)로부터 첫 번째 비트인 제3 입력값을 선택신호(SEN)로 하여 상기 소정의 비트 묶음중 최하위비트(LSB)로부터 두 번째 비트인 제4 입력 논리값 또는 그 반전 논리값중 하나를 선택 출력하기 위한 제2 다중화 수단;
    상기 제2 다중화 수단의 출력값을 선택신호(SEN)로 하여 상기 제1 다중화 수단의 출력 논리값 또는 그 반전 논리값중 하나를 선택 출력하기 위한 제3 다중화 수단;
    상기 제2 다중화 수단의 출력값을 선택신호(SEN)로 하여 제4 입력 논리값 또는 제1 입력 논리값중 하나를 선택 출력하기 위한 제4 다중화 수단;
    상기 제3 다중화 수단의 출력값을 선택신호(SEN)로 하여 상기 제1 소정의 비트 묶음중 최상위비트(MSB)인 제5 입력 논리값 또는 제2 입력 논리값중 하나를 선택 출력하기 위한 제5 다중화 수단;
    상기 제3 다중화 수단의 출력값을 선택신호(SEN)로 하여 제5 입력 논리값 또는 상기 제5 입력 논리값의 보수중 하나를 선택 출력하여 상기 버퍼링 수단을 통해 이진 비트의 최하위비트(LSB)를 출력하기 위한 제6 다중화 수단;
    상기 제4 다중화 수단의 출력값을 선택신호(SEN)로 하여 상기 제5 다중화 수단의 출력 논리값 또는 그 반전 논리값중 하나를 선택 출력하여 상기 버퍼링 수단을 통해 상기 이진 비트의 중간 비트를 출력하기 위한 제7 다중화 수단; 및
    상기 제7 다중화 수단의 출력값을 선택신호(SEN)로 하여 상기 제4 다중화 수단의 출력 논리값 또는 상기 소정의 값의 반전 논리값중 하나를 선택 출력하여 상기 버퍼링 수단을 통해 상기 이진 비트의 최상위비트(MSB)를 출력하기 위한 제 8 다중화 수단
    을 포함하여 이루어진 에러 검출 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 가산 압축 수단은,
    상기 다수의 프리 카운팅 수단의 이진 비트 출력값들을 가산하기 위해 소정 비트씩 묶어 블록별로 특정 논리값("1")을 갖는 비트수를 산출하기 위한 카운팅 수단; 및
    상기 카운팅 수단의 출력값을 버퍼링한 후에 출력단에 인가시켜 출력단의 구동 능력을 증가시키기 위한 버퍼링 수단
    을 포함하여 이루어진 에러 검출 장치.
  6. 제 5 항에 있어서,
    상기 카운팅 수단은,
    상기 제2 소정의 비트 묶음중 최하위비트(LSB)로부터 세 번째 비트인 제1 입력값을 선택신호(SEN)로 하여 상기 제2 소정의 비트 묶음중 최상위비트(MSB)인 제2 입력 논리값 또는 그 반전 논리값중 하나를 선택 출력하기 위한 제1 다중화 수단;
    상기 제2 소정의 비트 묶음중 최하위비트(LSB)인 제3 입력값을 선택신호(SEN)로 하여 상기 제2 소정의 비트 묶음중 두 번째 비트인 제4 입력 논리값 또는 그 반전 논리값중 하나를 선택 출력하기 위한 제2 다중화 수단;
    상기 제2 다중화 수단의 출력값을 선택신호(SEN)로 하여 상기 제1 다중화 수단의 출력 논리값 또는 그 반전 논리값중 하나를 선택 출력하기 위한 제3 다중화 수단;
    상기 제2 다중화 수단의 출력값을 선택신호(SEN)로 하여 상기 제1 입력 논리값 또는 제3 입력 논리값중 하나를 선택 출력하여 상기 다수의 버퍼링 수단을 통해 캐리 출력값(C0)을 출력하기 위한 제4 다중화 수단;
    상기 제3 다중화 수단의 출력값을 선택신호(SEN)로 하여 캐리 입력값(Ci) 또는 그 반전 논리값중 하나를 선택 출력하여 상기 다수의 버퍼링 수단의 제2 버퍼링 수단을 통해 합값(S)을 출력하기 위한 제5 다중화 수단; 및
    상기 제3 다중화 수단의 출력값을 선택신호(SEN)로 하여 상기 제2 입력 논리값 또는 상기 캐리 입력값(Ci)중 하나를 선택 출력하여 상기 다수의 버퍼링 수단의 제3 버퍼링 수단을 통해 캐리값(C)을 출력하기 위한 제6 다중화 수단
    을 포함하여 이루어진 에러 검출 장치.
  7. 제 6 항에 있어서,
    상기 캐리 입력값(Ci)은,
    상기 캐리 출력값(C0)의 다음단에 연결되어 이전 캐리 출력값(C0)을 입력으로 하는 것을 특징으로 하는 에러 검출 장치.
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