JP2001289909A - 半導体集積回路の故障解析方法および故障解析装置 - Google Patents
半導体集積回路の故障解析方法および故障解析装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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-
- G—PHYSICS
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Abstract
(57)【要約】
【課題】 ＩＣ素子を加工することなく遅延故障や断線
故障などの内部の故障箇所を効率的に推定する。 【解決手段】 ２つ以上のテストパターンの系列をＩＣ
に入力し、その時のＩＣの過渡電源電流を測定し、過渡
電源電流が異常を示すか否かを決定し異常を示したテス
トパターン系列について、これをＩＣに入力した場合の
論理シミュレーションを行ってＩＣ内の信号線に生じる
論理値列を計算し、その論理値列をもちいて、上記テス
トパターン系列により過渡電流異常で検出可能な箇所を
故障箇所リストとして生成し、異常があった複数のテス
トパターン系列に対する故障箇所リストの共通な箇所を
故障箇所と推定する。
故障などの内部の故障箇所を効率的に推定する。 【解決手段】 ２つ以上のテストパターンの系列をＩＣ
に入力し、その時のＩＣの過渡電源電流を測定し、過渡
電源電流が異常を示すか否かを決定し異常を示したテス
トパターン系列について、これをＩＣに入力した場合の
論理シミュレーションを行ってＩＣ内の信号線に生じる
論理値列を計算し、その論理値列をもちいて、上記テス
トパターン系列により過渡電流異常で検出可能な箇所を
故障箇所リストとして生成し、異常があった複数のテス
トパターン系列に対する故障箇所リストの共通な箇所を
故障箇所と推定する。
Description
【０００１】
【発明の属する技術分野】この発明はとくに、遅延故障
を生じる断線故障をもつ半導体集積回路の故障箇所（故
障位置）を推定する故障解析方法とその解析装置に関す
る。
を生じる断線故障をもつ半導体集積回路の故障箇所（故
障位置）を推定する故障解析方法とその解析装置に関す
る。
【０００２】
【従来の技術】従来、半導体集積回路の故障解析は、故
障の発生した半導体集積回路の故障箇所を推定するため
に、電子ビームテスタやエミッション顕微鏡、液晶など
をもちいておこなわれていた。電子ビームテスタをもち
いる集積回路の故障解析手法は、被試験半導体集積回路
に入力試験パターンをあたえ、電子ビームテスタで配線
の電位コントラスト像を観測して正常回路と故障回路の
電位差を得ることによって、論理故障などの故障箇所を
推定する方法であり、例えば、特開平５−４５４２３号
公報に記載されている。エミッション顕微鏡をもちいる
集積回路の故障解析手法は、光子レベルの非常に微弱な
光を捕らえることができる光検出器（エミッション顕微
鏡）をもちいて電流リーク箇所で発生する微細な光を検
出し、発光像を被試験半導体集積回路の配線パターン像
と重ね合わせることによりリーク箇所を推定する方法で
あり、例えば、特開平１０−４１２８号公報に記載され
ている。液晶をもちいる集積回路の故障解析手法は、被
試験半導体集積回路に入力試験パターンをあたえ、チッ
プ表面に塗布した液晶の光学的変化を調べることによっ
て、微弱な発熱を伴う電流リークなどの故障箇所を推定
する方法であり、例えば、特開平５−７４９１１号公報
に記載されている。
障の発生した半導体集積回路の故障箇所を推定するため
に、電子ビームテスタやエミッション顕微鏡、液晶など
をもちいておこなわれていた。電子ビームテスタをもち
いる集積回路の故障解析手法は、被試験半導体集積回路
に入力試験パターンをあたえ、電子ビームテスタで配線
の電位コントラスト像を観測して正常回路と故障回路の
電位差を得ることによって、論理故障などの故障箇所を
推定する方法であり、例えば、特開平５−４５４２３号
公報に記載されている。エミッション顕微鏡をもちいる
集積回路の故障解析手法は、光子レベルの非常に微弱な
光を捕らえることができる光検出器（エミッション顕微
鏡）をもちいて電流リーク箇所で発生する微細な光を検
出し、発光像を被試験半導体集積回路の配線パターン像
と重ね合わせることによりリーク箇所を推定する方法で
あり、例えば、特開平１０−４１２８号公報に記載され
ている。液晶をもちいる集積回路の故障解析手法は、被
試験半導体集積回路に入力試験パターンをあたえ、チッ
プ表面に塗布した液晶の光学的変化を調べることによっ
て、微弱な発熱を伴う電流リークなどの故障箇所を推定
する方法であり、例えば、特開平５−７４９１１号公報
に記載されている。
【０００３】一方、非破壊で半導体集積回路の故障箇所
を推定する故障解析手法として、故障シミュレーション
による故障解析手法がある。故障シミュレーションと
は、集積回路内部に故障を仮定し、所定の入力試験パタ
ーンに対する出力端子からの出力値をシミュレーション
するものであり、その結果は通常故障辞書（fault dict
ionary）と呼ばれる各仮定故障と入出力論理値の対応表
としてまとめられる。この故障シミュレーションによる
故障解析手法は、被試験回路の入力端子に所定の入力試
験パターンをあたえ、出力端子から出力する信号が期待
値と異なっていたとき、その出力値と期待値の相違を利
用して、故障シミュレーションによって故障箇所を推定
する方法であり、故障箇所の推定は、集積回路の入出力
論理値から故障辞書をもちいて対応する故障箇所を得る
ことにより行われる。
を推定する故障解析手法として、故障シミュレーション
による故障解析手法がある。故障シミュレーションと
は、集積回路内部に故障を仮定し、所定の入力試験パタ
ーンに対する出力端子からの出力値をシミュレーション
するものであり、その結果は通常故障辞書（fault dict
ionary）と呼ばれる各仮定故障と入出力論理値の対応表
としてまとめられる。この故障シミュレーションによる
故障解析手法は、被試験回路の入力端子に所定の入力試
験パターンをあたえ、出力端子から出力する信号が期待
値と異なっていたとき、その出力値と期待値の相違を利
用して、故障シミュレーションによって故障箇所を推定
する方法であり、故障箇所の推定は、集積回路の入出力
論理値から故障辞書をもちいて対応する故障箇所を得る
ことにより行われる。
【０００４】論理不良を生じない故障、例えば短絡故障
や電流リーク故障などに対応するために、ＩＤＤＱ（静
止電源電流、quiescent power supply current）試験法
と故障シミュレーションを併用し、半導体集積回路のＩ
ＤＤＱ異常情報と入力試験パターンに基づいて故障箇所
を推定することを可能とする故障解析手法が提案されて
いる。ＩＤＤＱ試験法を併用した故障解析法について
は、例えば特開平８−２０１４８６号公報に記載されて
いる。
や電流リーク故障などに対応するために、ＩＤＤＱ（静
止電源電流、quiescent power supply current）試験法
と故障シミュレーションを併用し、半導体集積回路のＩ
ＤＤＱ異常情報と入力試験パターンに基づいて故障箇所
を推定することを可能とする故障解析手法が提案されて
いる。ＩＤＤＱ試験法を併用した故障解析法について
は、例えば特開平８−２０１４８６号公報に記載されて
いる。
【０００５】
【発明が解決しようとする課題】しかし、電子ビームテ
スタやエミッション顕微鏡、液晶などをもちいる故障解
析法はいずれも半導体集積回路を開封しチップ表面を露
出する必要があり、故障解析にコストがかかる。また、
集積回路の高集積化や多層配線化により、故障箇所を推
定することが困難になってきている。また、入出力信号
応答と故障シミュレーションをもちいる故障解析手法
は、故障シミュレーションで扱われる故障モデルが１つ
の信号線がある状態（０又は１）は固定される故障、い
わゆる単一の縮退故障（Stuck-At-0またはStuck-At-1）
のみであり、複数の信号線が０又は１に固定される多重
縮退故障や遅延故障、信号線間の短絡故障等を感度よく
シミュレーションすることができない。また、この故障
解析手法は、集積回路の出力値と期待値との不一致が検
出されてはじめて故障箇所の推定が可能となるため、論
理故障（縮退故障）以外の故障、例えば内部に故障が発
生していても論理不良にはならない短絡故障に対しては
故障箇所を推定できなかった。さらに、故障シミュレー
ションに遅延故障モデルを組み込むことで遅延故障や遅
延故障の原因となる断線故障の位置を推定できるが、遅
延故障の影響を集積回路の出力端子で観測するためのテ
ストパターン生成が困難であり、遅延故障の故障箇所を
効率よく推定することが困難であるという問題がある。
スタやエミッション顕微鏡、液晶などをもちいる故障解
析法はいずれも半導体集積回路を開封しチップ表面を露
出する必要があり、故障解析にコストがかかる。また、
集積回路の高集積化や多層配線化により、故障箇所を推
定することが困難になってきている。また、入出力信号
応答と故障シミュレーションをもちいる故障解析手法
は、故障シミュレーションで扱われる故障モデルが１つ
の信号線がある状態（０又は１）は固定される故障、い
わゆる単一の縮退故障（Stuck-At-0またはStuck-At-1）
のみであり、複数の信号線が０又は１に固定される多重
縮退故障や遅延故障、信号線間の短絡故障等を感度よく
シミュレーションすることができない。また、この故障
解析手法は、集積回路の出力値と期待値との不一致が検
出されてはじめて故障箇所の推定が可能となるため、論
理故障（縮退故障）以外の故障、例えば内部に故障が発
生していても論理不良にはならない短絡故障に対しては
故障箇所を推定できなかった。さらに、故障シミュレー
ションに遅延故障モデルを組み込むことで遅延故障や遅
延故障の原因となる断線故障の位置を推定できるが、遅
延故障の影響を集積回路の出力端子で観測するためのテ
ストパターン生成が困難であり、遅延故障の故障箇所を
効率よく推定することが困難であるという問題がある。
【０００６】さらに、ＩＤＤＱ試験法と故障シミュレー
ションを併用した故障解析法は、ＩＤＤＱ試験法が半導
体集積回路の安定状態における電源電流を測定する試験
法であり、半導体集積回路の過渡情報をもたないため、
回路の遅延時間を変化させる故障の故障箇所を推定する
ことができない。また、ＩＤＤＱ試験法は、主に回路内
の短絡故障を対象としており、遅延故障を生じる断線故
障や局所的なプロセスパラメータ（シート抵抗、酸化膜
厚など）の異常（パラメトリック故障）などを検出する
ことができないため、遅延故障や断線故障、パラメトリ
ック故障の故障箇所を解析できないという問題があっ
た。
ションを併用した故障解析法は、ＩＤＤＱ試験法が半導
体集積回路の安定状態における電源電流を測定する試験
法であり、半導体集積回路の過渡情報をもたないため、
回路の遅延時間を変化させる故障の故障箇所を推定する
ことができない。また、ＩＤＤＱ試験法は、主に回路内
の短絡故障を対象としており、遅延故障を生じる断線故
障や局所的なプロセスパラメータ（シート抵抗、酸化膜
厚など）の異常（パラメトリック故障）などを検出する
ことができないため、遅延故障や断線故障、パラメトリ
ック故障の故障箇所を解析できないという問題があっ
た。
【０００７】このため、集積回路の遅延故障や断線故障
を効率的に検出し、その故障箇所を効率よく推定できる
故障解析法が必要となる。この発明の目的は、半導体集
積回路内の遅延故障や断線故障を可観測性の高い電源電
流の過渡波形（過渡電源電流、ＩＤＤＴ、transient po
wer supply current）と故障シミュレーションをもちい
て評価することによって、集積回路デバイスを加工する
ことなく遅延故障や断線故障の故障箇所を効率的に推定
できる故障解析方法及びその装置を提供することにあ
る。
を効率的に検出し、その故障箇所を効率よく推定できる
故障解析法が必要となる。この発明の目的は、半導体集
積回路内の遅延故障や断線故障を可観測性の高い電源電
流の過渡波形（過渡電源電流、ＩＤＤＴ、transient po
wer supply current）と故障シミュレーションをもちい
て評価することによって、集積回路デバイスを加工する
ことなく遅延故障や断線故障の故障箇所を効率的に推定
できる故障解析方法及びその装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】この発明の方法は、半導
体集積回路における故障箇所を推定する方法において、
被試験半導体集積回路の入力端子に２つ以上のテストパ
ターンからなるテストパターン系列を入力するステップ
と、上記テストパターン系列を入力したときに発生する
上記被試験半導体集積回路の過渡電源電流を測定し、上
記過渡電源電流が異常を示すか否かを決定するステップ
と、上記過渡電源電流が異常を示したテストパターン系
列に対して故障検出可能な箇所のリスト（故障箇所リス
ト）を求めるステップと、上記故障箇所リストから上記
被試験半導体集積回路内部の故障箇所を推定するステッ
プと、を有する。
体集積回路における故障箇所を推定する方法において、
被試験半導体集積回路の入力端子に２つ以上のテストパ
ターンからなるテストパターン系列を入力するステップ
と、上記テストパターン系列を入力したときに発生する
上記被試験半導体集積回路の過渡電源電流を測定し、上
記過渡電源電流が異常を示すか否かを決定するステップ
と、上記過渡電源電流が異常を示したテストパターン系
列に対して故障検出可能な箇所のリスト（故障箇所リス
ト）を求めるステップと、上記故障箇所リストから上記
被試験半導体集積回路内部の故障箇所を推定するステッ
プと、を有する。
【０００９】この方法によって、デバイスを加工するこ
となく半導体集積回路における遅延故障や断線故障の故
障箇所を効率よく推定することができる。また、上記過
渡電源電流が異常を示すか否かを決定するステップにお
いて、上記過渡電源電流のパルス幅が所定の値を越えた
とき上記過渡電源電流に異常が生じたと判断することが
望ましい。また、上記過渡電源電流が異常を示すか否か
を決定するステップにおいて、上記過渡電源電流の瞬時
値が所定の時間において所定の値を越えたとき上記過渡
電源電流に異常が生じたと判断することが望ましい。
となく半導体集積回路における遅延故障や断線故障の故
障箇所を効率よく推定することができる。また、上記過
渡電源電流が異常を示すか否かを決定するステップにお
いて、上記過渡電源電流のパルス幅が所定の値を越えた
とき上記過渡電源電流に異常が生じたと判断することが
望ましい。また、上記過渡電源電流が異常を示すか否か
を決定するステップにおいて、上記過渡電源電流の瞬時
値が所定の時間において所定の値を越えたとき上記過渡
電源電流に異常が生じたと判断することが望ましい。
【００１０】また、上記過渡電源電流が異常を示すか否
かを決定するステップにおいて、上記過渡電源電流の時
間積分値が所定の値を越えたとき上記過渡電源電流に異
常が生じたと判断することが望ましい。また、故障箇所
を推定するステップにおいて、上記被試験半導体集積回
路の過渡電源電流が異常を示すテストパターン系列が複
数組発生しているとき、上記過渡電源電流が異常を示す
テストパターン系列に対する故障箇所のリストからすべ
ての上記テストパターン系列に検出された半導体集積回
路の故障箇所を推定することが望ましい。
かを決定するステップにおいて、上記過渡電源電流の時
間積分値が所定の値を越えたとき上記過渡電源電流に異
常が生じたと判断することが望ましい。また、故障箇所
を推定するステップにおいて、上記被試験半導体集積回
路の過渡電源電流が異常を示すテストパターン系列が複
数組発生しているとき、上記過渡電源電流が異常を示す
テストパターン系列に対する故障箇所のリストからすべ
ての上記テストパターン系列に検出された半導体集積回
路の故障箇所を推定することが望ましい。
【００１１】また、故障箇所を推定するステップにおい
て、上記被試験半導体集積回路の過渡電源電流が異常を
示すテストパターン系列が複数組発生しているとき、上
記過渡電源電流が最初に異常を示したテストパターン系
列に対する故障箇所リストをもとに、以後の過渡電源電
流が異常を示すテストパターン系列に対する故障箇所リ
スト以外の非故障箇所を順次削除していくことにより上
記被試験半導体集積回路の故障箇所を推定することが望
ましい。
て、上記被試験半導体集積回路の過渡電源電流が異常を
示すテストパターン系列が複数組発生しているとき、上
記過渡電源電流が最初に異常を示したテストパターン系
列に対する故障箇所リストをもとに、以後の過渡電源電
流が異常を示すテストパターン系列に対する故障箇所リ
スト以外の非故障箇所を順次削除していくことにより上
記被試験半導体集積回路の故障箇所を推定することが望
ましい。
【００１２】また、上記過渡電源電流が異常を示さなか
ったテストパターン系列に対しても故障リストを求め、
故障箇所を推定するステップにおいて、上記被試験半導
体集積回路の過渡電源電流が異常を示すテストパターン
系列に対する故障箇所リストをもとに、上記被試験半導
体集積回路の過渡電源電流が正常であるテストパターン
系列に対する故障リストの正常箇所を順次削除し、上記
被試験半導体集積回路の故障箇所を推定することが望ま
しい。
ったテストパターン系列に対しても故障リストを求め、
故障箇所を推定するステップにおいて、上記被試験半導
体集積回路の過渡電源電流が異常を示すテストパターン
系列に対する故障箇所リストをもとに、上記被試験半導
体集積回路の過渡電源電流が正常であるテストパターン
系列に対する故障リストの正常箇所を順次削除し、上記
被試験半導体集積回路の故障箇所を推定することが望ま
しい。
【００１３】上記故障箇所リストを求めるステップはテ
ストパターン系列に対する故障シミュレーションを行っ
て求める、あるいは予め故障シミュレーションにより求
めた各テストパターン系列対応の故障箇所リストのテー
ブルを参照して求める。また、故障箇所を推定するステ
ップにおいて、基本論理回路単位で故障箇所を推定する
ことが望ましい。また、上記故障箇所を推定するステッ
プにおいて、信号線単位で故障箇所を推定することが望
ましい。
ストパターン系列に対する故障シミュレーションを行っ
て求める、あるいは予め故障シミュレーションにより求
めた各テストパターン系列対応の故障箇所リストのテー
ブルを参照して求める。また、故障箇所を推定するステ
ップにおいて、基本論理回路単位で故障箇所を推定する
ことが望ましい。また、上記故障箇所を推定するステッ
プにおいて、信号線単位で故障箇所を推定することが望
ましい。
【００１４】また、上記故障箇所を推定するステップに
おいて、信号伝搬パス単位で故障箇所を推定することが
望ましい。また、この発明の半導体集積回路における故
障箇所を推定する故障解析装置は、被試験半導体集積回
路の入力端子に２つ以上のテストパターンからなるテス
トパターン系列を入力するテストパターン系列入力手段
と、上記テストパターン系列を入力したときに発生する
上記被試験半導体集積回路の過渡電源電流を測定し、上
記過渡電源電流が異常を示すか否かを決定する過渡電源
電流試験手段と、上記被試験半導体集積回路の過渡電源
電流が異常を示す複数のテストパターン系列を格納して
おく異常パターン系列記憶手段と、上記異常パターン系
列記憶手段に格納された各テストパターン系列に対し故
障検出が可能な箇所のリスト（故障箇所リスト）を求め
る故障箇所リスト生成手段と、上記故障箇所リスト生成
手段から得られた１以上の故障箇所リストをもとに上記
被試験半導体集積回路内部の故障箇所を推定する故障箇
所推定手段と、を具備する。
おいて、信号伝搬パス単位で故障箇所を推定することが
望ましい。また、この発明の半導体集積回路における故
障箇所を推定する故障解析装置は、被試験半導体集積回
路の入力端子に２つ以上のテストパターンからなるテス
トパターン系列を入力するテストパターン系列入力手段
と、上記テストパターン系列を入力したときに発生する
上記被試験半導体集積回路の過渡電源電流を測定し、上
記過渡電源電流が異常を示すか否かを決定する過渡電源
電流試験手段と、上記被試験半導体集積回路の過渡電源
電流が異常を示す複数のテストパターン系列を格納して
おく異常パターン系列記憶手段と、上記異常パターン系
列記憶手段に格納された各テストパターン系列に対し故
障検出が可能な箇所のリスト（故障箇所リスト）を求め
る故障箇所リスト生成手段と、上記故障箇所リスト生成
手段から得られた１以上の故障箇所リストをもとに上記
被試験半導体集積回路内部の故障箇所を推定する故障箇
所推定手段と、を具備する。
【００１５】この構成によって、デバイスを加工するこ
となく半導体集積回路における遅延故障や断線故障の故
障箇所を効率よく推定することができる。また、上記過
渡電源電流が異常を示すか否かを決定する過渡電源電流
試験手段は、上記過渡電源電流のパルス幅を測定する電
流パルス幅測定手段と、上記電流パルス幅測定手段によ
って測定された過渡電源電流のパルス幅が所定の値を越
えたとき上記過渡電源電流に異常が生じたと判断する故
障検出手段と、によって構成することが望ましい。
となく半導体集積回路における遅延故障や断線故障の故
障箇所を効率よく推定することができる。また、上記過
渡電源電流が異常を示すか否かを決定する過渡電源電流
試験手段は、上記過渡電源電流のパルス幅を測定する電
流パルス幅測定手段と、上記電流パルス幅測定手段によ
って測定された過渡電源電流のパルス幅が所定の値を越
えたとき上記過渡電源電流に異常が生じたと判断する故
障検出手段と、によって構成することが望ましい。
【００１６】また、上記過渡電源電流が異常を示すか否
かを決定する過渡電源電流試験手段は、上記過渡電源電
流の瞬時値を測定する電流瞬時値測定手段と、上記電流
瞬時値測定手段によって所定の時間に測定された過渡電
源電流の瞬時値が所定の値を越えたとき上記過渡電源電
流に異常が生じたと判断する故障検出手段と、によって
構成することが望ましい。また、上記過渡電源電流が異
常を示すか否かを決定する過渡電源電流試験手段は、上
記過渡電源電流の時間積分値を測定する電流積分値測定
手段と、上記電流積分値測定手段によって測定された過
渡電源電流の積分値が所定の値を越えたとき上記過渡電
源電流に異常が生じたと判断する故障検出手段と、によ
って構成することが望ましい。
かを決定する過渡電源電流試験手段は、上記過渡電源電
流の瞬時値を測定する電流瞬時値測定手段と、上記電流
瞬時値測定手段によって所定の時間に測定された過渡電
源電流の瞬時値が所定の値を越えたとき上記過渡電源電
流に異常が生じたと判断する故障検出手段と、によって
構成することが望ましい。また、上記過渡電源電流が異
常を示すか否かを決定する過渡電源電流試験手段は、上
記過渡電源電流の時間積分値を測定する電流積分値測定
手段と、上記電流積分値測定手段によって測定された過
渡電源電流の積分値が所定の値を越えたとき上記過渡電
源電流に異常が生じたと判断する故障検出手段と、によ
って構成することが望ましい。
【００１７】また、上記故障箇所を推定する故障箇所推
定手段は、上記異常パターン系列記憶手段に格納された
複数のテストパターン系列に対して生成された複数の故
障箇所リストを格納する故障箇所リスト記憶手段と、上
記故障箇所リスト記憶手段に格納されたすべての故障箇
所リストに含まれる故障箇所を求めることにより被試験
半導体集積回路の故障箇所を推定する共通故障箇所推定
手段と、によって構成することが望ましい。また、上記
故障箇所を推定する故障箇所推定手段は、上記異常パタ
ーン系列記憶手段に格納された最初に異常を示すテスト
パターン系列に対して生成された基準故障箇所リストを
格納する基準故障箇所リスト記憶手段と、以後の過渡電
源電流が異常を示すテストパターン系列に対して生成さ
れ故障箇所リストに含まれない非故障箇所を上記基準故
障箇所リストから順次削除していく非故障箇所削除手段
と、によって構成することが望ましい。
定手段は、上記異常パターン系列記憶手段に格納された
複数のテストパターン系列に対して生成された複数の故
障箇所リストを格納する故障箇所リスト記憶手段と、上
記故障箇所リスト記憶手段に格納されたすべての故障箇
所リストに含まれる故障箇所を求めることにより被試験
半導体集積回路の故障箇所を推定する共通故障箇所推定
手段と、によって構成することが望ましい。また、上記
故障箇所を推定する故障箇所推定手段は、上記異常パタ
ーン系列記憶手段に格納された最初に異常を示すテスト
パターン系列に対して生成された基準故障箇所リストを
格納する基準故障箇所リスト記憶手段と、以後の過渡電
源電流が異常を示すテストパターン系列に対して生成さ
れ故障箇所リストに含まれない非故障箇所を上記基準故
障箇所リストから順次削除していく非故障箇所削除手段
と、によって構成することが望ましい。
【００１８】また、過渡電源電流が異常を示さないテス
トパターンを格納する正常パターン系列記憶手段とを備
え、上記故障箇所を推定する故障箇所推定手段は、上記
異常パターン系列記憶手段に格納された複数のテストパ
ターン系列に対する故障箇所リストを格納する故障箇所
リスト記憶手段と、上記正常パターン系列記憶手段に格
納されたテストパターン系列に対する正常箇所リストを
格納する正常箇所リスト記憶手段と、上記故障箇所リス
ト記憶手段に格納されたすべての故障箇所リストに含ま
れる故障箇所を求めることにより故障箇所候補を推定す
る共通故障箇所推定手段と、上記共通故障箇所推定手段
によって生成された故障箇所候補リストを格納する故障
箇所候補リスト記憶手段と、上記正常箇所リスト記憶手
段に格納された複数の正常箇所リストに対し、正常箇所
リストに含まれる正常箇所を上記故障箇所候補リストか
ら順次削除していく正常箇所削除手段と、によって構成
することが望ましい。
トパターンを格納する正常パターン系列記憶手段とを備
え、上記故障箇所を推定する故障箇所推定手段は、上記
異常パターン系列記憶手段に格納された複数のテストパ
ターン系列に対する故障箇所リストを格納する故障箇所
リスト記憶手段と、上記正常パターン系列記憶手段に格
納されたテストパターン系列に対する正常箇所リストを
格納する正常箇所リスト記憶手段と、上記故障箇所リス
ト記憶手段に格納されたすべての故障箇所リストに含ま
れる故障箇所を求めることにより故障箇所候補を推定す
る共通故障箇所推定手段と、上記共通故障箇所推定手段
によって生成された故障箇所候補リストを格納する故障
箇所候補リスト記憶手段と、上記正常箇所リスト記憶手
段に格納された複数の正常箇所リストに対し、正常箇所
リストに含まれる正常箇所を上記故障箇所候補リストか
ら順次削除していく正常箇所削除手段と、によって構成
することが望ましい。
【００１９】また、上記故障箇所推定手段は、基本論理
回路単位で故障箇所を推定する手段であることが望まし
い。また、上記故障箇所推定手段は、信号線単位で故障
箇所を推定する手段であることが望ましい。
回路単位で故障箇所を推定する手段であることが望まし
い。また、上記故障箇所推定手段は、信号線単位で故障
箇所を推定する手段であることが望ましい。
【００２０】
【作用】以下では、もっとも一般的な半導体集積回路で
あるＣＭＯＳ集積回路を例に説明する。ＣＭＯＳ集積回
路の電源電流は、ＣＭＯＳ集積回路に流れ込む電源電流
であり、集積回路内の各論理ゲートを流れる電流の和で
あらわされる。過渡電源電流 図１に、ＣＭＯＳインバータの過渡応答（transient re
sponse)を示す。この過渡応答は、回路シミュレータで
求めた。図１ａは、過渡状態における入力電圧ＶINに対
する出力電圧ＶOUT の応答と、電源からＣＭＯＳインバ
ータに流れ込む電流ＩDDの応答である。この電流を過渡
電流（transient current)と呼ぶ。インバータの入力が
“１”から“０”に遷移するとき（図１ｂ）、入力電圧
がｎ−ＭＯＳのしきい電圧より高くｐ−ＭＯＳのしきい
電圧より低いあいだ、ｎ−ＭＯＳとｐ−ＭＯＳが一瞬だ
け同時にオンとなり、電源からグランドへ貫通電流（sh
ort circuit current)ＩSが流れる。このとき、インバ
ータの出力信号線は“０”から“１”に遷移するため、
貫通電流と同時にインバータの出力信号線に接続された
寄生容量（parasitic capacitance)Ｃloadへの充電（ca
pacitance charging）にともなう電流ＩCが電源端子Ｔ
VDから流れる。したがって、インバータの入力に立ち下
がり遷移が生じるとき（添字“ｆ”で記述する）、イン
バータに流れ込む過渡電流ＩGfは、貫通電流ＩSfと充電
電流（capacitance charging current）ＩC の和であた
えられる。
あるＣＭＯＳ集積回路を例に説明する。ＣＭＯＳ集積回
路の電源電流は、ＣＭＯＳ集積回路に流れ込む電源電流
であり、集積回路内の各論理ゲートを流れる電流の和で
あらわされる。過渡電源電流 図１に、ＣＭＯＳインバータの過渡応答（transient re
sponse)を示す。この過渡応答は、回路シミュレータで
求めた。図１ａは、過渡状態における入力電圧ＶINに対
する出力電圧ＶOUT の応答と、電源からＣＭＯＳインバ
ータに流れ込む電流ＩDDの応答である。この電流を過渡
電流（transient current)と呼ぶ。インバータの入力が
“１”から“０”に遷移するとき（図１ｂ）、入力電圧
がｎ−ＭＯＳのしきい電圧より高くｐ−ＭＯＳのしきい
電圧より低いあいだ、ｎ−ＭＯＳとｐ−ＭＯＳが一瞬だ
け同時にオンとなり、電源からグランドへ貫通電流（sh
ort circuit current)ＩSが流れる。このとき、インバ
ータの出力信号線は“０”から“１”に遷移するため、
貫通電流と同時にインバータの出力信号線に接続された
寄生容量（parasitic capacitance)Ｃloadへの充電（ca
pacitance charging）にともなう電流ＩCが電源端子Ｔ
VDから流れる。したがって、インバータの入力に立ち下
がり遷移が生じるとき（添字“ｆ”で記述する）、イン
バータに流れ込む過渡電流ＩGfは、貫通電流ＩSfと充電
電流（capacitance charging current）ＩC の和であた
えられる。
【００２１】ＩGf＝ＩSf＋ＩC （１） 一方、入力が“０”から“１”に遷移するとき（出力が
“１”から“０”に遷移するとき（添字“ｒ”で記述す
る）（図１ｃ））、出力信号線に接続された寄生容量Ｃ
loadからの放電（capacitance discharging)がおこり、
放電電流（capacitance discharging current)ＩD が生
じるが、電源端子ＴVDからインバータへ流れ込む電流Ｉ
Grは貫通電流ＩSrだけである。このため、この電流ピー
クは、立ち下がり遷移時の過渡電流ＩGfピークよりわず
かに小さくなる。
“１”から“０”に遷移するとき（添字“ｒ”で記述す
る）（図１ｃ））、出力信号線に接続された寄生容量Ｃ
loadからの放電（capacitance discharging)がおこり、
放電電流（capacitance discharging current)ＩD が生
じるが、電源端子ＴVDからインバータへ流れ込む電流Ｉ
Grは貫通電流ＩSrだけである。このため、この電流ピー
クは、立ち下がり遷移時の過渡電流ＩGfピークよりわず
かに小さくなる。
【００２２】 ＩGr＝ＩSr （２） ＣＭＯＳインバータの伝達特性は、図２ａに示すように
入力電圧ＶINの変化に対し三角パルス状の電流ＩS を示
す。このため、ＣＭＯＳインバータの入力が立ち上がり
遷移をもつとき、ＣＭＯＳインバータを流れる貫通電流
波形ＩSrは、入力電圧ＶINがランプ状に遷移すると仮定
すると、図２ｂにおいて“ＩS ”で示した三角パルスで
近似できる。また、図２ｂに示した入力信号の立ち上が
り遷移に対するＣＭＯＳインバータの貫通電流波形ＩSr
は、つぎのような近似式であたえられる。
入力電圧ＶINの変化に対し三角パルス状の電流ＩS を示
す。このため、ＣＭＯＳインバータの入力が立ち上がり
遷移をもつとき、ＣＭＯＳインバータを流れる貫通電流
波形ＩSrは、入力電圧ＶINがランプ状に遷移すると仮定
すると、図２ｂにおいて“ＩS ”で示した三角パルスで
近似できる。また、図２ｂに示した入力信号の立ち上が
り遷移に対するＣＭＯＳインバータの貫通電流波形ＩSr
は、つぎのような近似式であたえられる。
【００２３】
【数１】
【００２４】ここで、ＩSmaxはＣＭＯＳインバータに流
れ込む過渡電流（貫通電流）の最大値、ＶDDは電源電
圧、ＶTHNはｎ−ＭＯＳトランジスタのしきい電圧、Ｖ
THPはｐ−ＭＯＳトランジスタのしきい電圧、ｔrは入力
信号の立ち上がり遷移時間である。ただし、ＶTHPは絶
対値で示した。また、近似式を簡略化するため、入力電
圧ＶINの遷移開始時刻は０とし、遷移終了時刻ｔrで入
力電圧はＶDDになるとした。入力信号の立ち下がり遷移
に対するＣＭＯＳインバータの貫通電流波形ＩSfについ
ても同様に、
れ込む過渡電流（貫通電流）の最大値、ＶDDは電源電
圧、ＶTHNはｎ−ＭＯＳトランジスタのしきい電圧、Ｖ
THPはｐ−ＭＯＳトランジスタのしきい電圧、ｔrは入力
信号の立ち上がり遷移時間である。ただし、ＶTHPは絶
対値で示した。また、近似式を簡略化するため、入力電
圧ＶINの遷移開始時刻は０とし、遷移終了時刻ｔrで入
力電圧はＶDDになるとした。入力信号の立ち下がり遷移
に対するＣＭＯＳインバータの貫通電流波形ＩSfについ
ても同様に、
【００２５】
【数２】
【００２６】と求めることができる。ここで、ｔf は入
力信号の立ち下がり遷移時間である。念のためにこの場
合の電源電流の立ち上がり開始時刻、最大値ＩSmaxの時
刻、立ち下り終了時刻を図２ｂに、括弧を付けて示し
た。さらに、ＣＭＯＳインバータの出力信号線の寄生容
量Ｃloadへの充電電流ＩCは、出力信号線の電圧変化を
ｖout(t)とすると次式であたえられる。
力信号の立ち下がり遷移時間である。念のためにこの場
合の電源電流の立ち上がり開始時刻、最大値ＩSmaxの時
刻、立ち下り終了時刻を図２ｂに、括弧を付けて示し
た。さらに、ＣＭＯＳインバータの出力信号線の寄生容
量Ｃloadへの充電電流ＩCは、出力信号線の電圧変化を
ｖout(t)とすると次式であたえられる。
【００２７】
【数３】
【００２８】これらの式は、インバータ以外の論理ゲー
トに対しても同様に求めることができる。論理ゲートに
流れ込む過渡電流ＩGは、そのほとんどが貫通電流であ
ると仮定すると、図２ｂにＩSで示すような三角パルス
で近似できる。実際、ＣＭＯＳインバータの過渡電流波
形ＩGは、図１ａに示すような三角パルスを示す。した
がって、論理ゲートの過渡電流ＩGは、図２ｂに示すよ
うに、最大値ＩSmaxになるまでは単調に増加し、最大値
ＩSmax以降は単調に減少する。また、ＩGが最大値Ｉ
Smaxとなるのは、入力電圧ＶINが論理ゲートのスイッチ
ング電圧ＶSPになったときである。すなわち、図２ｂに
示すように、ＩGがピークとなる時刻と論理ゲートの入
力遷移の時刻が一致する。論理ゲートは遅延時間をもつ
ため、論理ゲートの出力遷移の時刻は入力遷移の時刻よ
りわずかに遅れる。すなわち、ＩGがピークとなる時刻
は論理ゲートの出力遷移の時刻よりわずかに先行する。
この場合、過渡電流波形ＩGの立ち下がりエッジ（立ち
下り部分）が、出力遷移の時刻に一致すると考えること
ができる。さらに、論理ゲートの過渡電流波形ＩGのパ
ルス幅は、入力電圧の遷移時間（例えば立ち上がり遷移
時間ｔr）に比例する。
トに対しても同様に求めることができる。論理ゲートに
流れ込む過渡電流ＩGは、そのほとんどが貫通電流であ
ると仮定すると、図２ｂにＩSで示すような三角パルス
で近似できる。実際、ＣＭＯＳインバータの過渡電流波
形ＩGは、図１ａに示すような三角パルスを示す。した
がって、論理ゲートの過渡電流ＩGは、図２ｂに示すよ
うに、最大値ＩSmaxになるまでは単調に増加し、最大値
ＩSmax以降は単調に減少する。また、ＩGが最大値Ｉ
Smaxとなるのは、入力電圧ＶINが論理ゲートのスイッチ
ング電圧ＶSPになったときである。すなわち、図２ｂに
示すように、ＩGがピークとなる時刻と論理ゲートの入
力遷移の時刻が一致する。論理ゲートは遅延時間をもつ
ため、論理ゲートの出力遷移の時刻は入力遷移の時刻よ
りわずかに遅れる。すなわち、ＩGがピークとなる時刻
は論理ゲートの出力遷移の時刻よりわずかに先行する。
この場合、過渡電流波形ＩGの立ち下がりエッジ（立ち
下り部分）が、出力遷移の時刻に一致すると考えること
ができる。さらに、論理ゲートの過渡電流波形ＩGのパ
ルス幅は、入力電圧の遷移時間（例えば立ち上がり遷移
時間ｔr）に比例する。
【００２９】これまでは、論理ゲートに流れ込む過渡電
流ＩGの大部分が貫通電流ＩSであると仮定して議論して
きた。しかし、ＣＭＯＳ製造プロセスの微細化によっ
て、ゲート遅延より配線遅延が支配的となる。これは、
入力電圧の遷移時間が一定であると仮定すると、ＣＭＯ
Ｓ論理ゲートに流れ込む過渡電流ＩGにおいて、貫通電
流ＩSの割合より出力信号線への充電電流ＩCの割合が大
きくなることを意味する。このため、論理ゲートの過渡
電流波形がピークとなる時刻は、充電電流ＩCと貫通電
流ＩSの比に依存する。ＩCがＩSより小さいとき、過渡
電流波形ＩGのピークはＩSのピークと一致する。ＩSの
ピークは入力電圧の遷移時刻と一致するため、ＩGのピ
ークは論理ゲートの出力の遷移時刻より先行する。逆
に、ＩCがＩSより大きいとき、過渡電流波形のピークは
ＩCのピークと一致する。充電電流ＩCは出力信号線の電
圧遷移に関係するため、ＩGのピークは論理ゲートの出
力の遷移時刻とほぼ一致する。
流ＩGの大部分が貫通電流ＩSであると仮定して議論して
きた。しかし、ＣＭＯＳ製造プロセスの微細化によっ
て、ゲート遅延より配線遅延が支配的となる。これは、
入力電圧の遷移時間が一定であると仮定すると、ＣＭＯ
Ｓ論理ゲートに流れ込む過渡電流ＩGにおいて、貫通電
流ＩSの割合より出力信号線への充電電流ＩCの割合が大
きくなることを意味する。このため、論理ゲートの過渡
電流波形がピークとなる時刻は、充電電流ＩCと貫通電
流ＩSの比に依存する。ＩCがＩSより小さいとき、過渡
電流波形ＩGのピークはＩSのピークと一致する。ＩSの
ピークは入力電圧の遷移時刻と一致するため、ＩGのピ
ークは論理ゲートの出力の遷移時刻より先行する。逆
に、ＩCがＩSより大きいとき、過渡電流波形のピークは
ＩCのピークと一致する。充電電流ＩCは出力信号線の電
圧遷移に関係するため、ＩGのピークは論理ゲートの出
力の遷移時刻とほぼ一致する。
【００３０】図３ａに示すＣＭＯＳ集積回路は、図１に
示したインバータを直列に４つ（Ｇ１，Ｇ２，Ｇ３，Ｇ
４ ）組み合わせたものであり、各インバータＧ１，Ｇ
２，Ｇ３，Ｇ４をそれぞれ流れる過渡電流ＩG1，ＩG2，
ＩG3，ＩG4は通常一つの電源端子ＴVDから供給される。
このため、集積回路の過渡電源電流（transient power
supply current）応答は、図３ｂに示すように各論理ゲ
ートを流れる過渡電流の和としてあらわされ、次式で与
えられる。
示したインバータを直列に４つ（Ｇ１，Ｇ２，Ｇ３，Ｇ
４ ）組み合わせたものであり、各インバータＧ１，Ｇ
２，Ｇ３，Ｇ４をそれぞれ流れる過渡電流ＩG1，ＩG2，
ＩG3，ＩG4は通常一つの電源端子ＴVDから供給される。
このため、集積回路の過渡電源電流（transient power
supply current）応答は、図３ｂに示すように各論理ゲ
ートを流れる過渡電流の和としてあらわされ、次式で与
えられる。
【００３１】
【数４】
【００３２】ここで、Ｎは入力されたテストパターン系
列によりスイッチングする論理ゲートの数であり、図３
の例ではＮ＝４である。論理ゲートの過渡電流波形のピ
ーク（または、立ち下がりエッジ）がその論理ゲートの
出力の遷移時刻に対応することから、ＣＭＯＳ集積回路
の過渡電源電流波形の最終ピーク（最終の立ち下がりエ
ッジ）がＣＭＯＳ集積回路において最後にスイッチング
する論理ゲートの出力遷移時刻に一致する。したがっ
て、ＣＭＯＳ集積回路の過渡電源電流波形の最終ピーク
（最終の立ち下がりエッジ）を検出し入力遷移の時刻と
比較することにより、回路のパス遅延時間を求めること
ができる。ここで、過渡電源電流の最終の立ち下がりエ
ッジの時刻は、例えば、過渡電源電流がある既定の電流
値となる時刻の最大値として求めることができる。この
電流値は、被試験パス上の最後の論理ゲートの出力が電
源電圧の半分の値となるときの電源電流の値であり、被
試験回路に対する回路シミュレーションや実デバイスを
もちいた統計データなどから求めることができる。
列によりスイッチングする論理ゲートの数であり、図３
の例ではＮ＝４である。論理ゲートの過渡電流波形のピ
ーク（または、立ち下がりエッジ）がその論理ゲートの
出力の遷移時刻に対応することから、ＣＭＯＳ集積回路
の過渡電源電流波形の最終ピーク（最終の立ち下がりエ
ッジ）がＣＭＯＳ集積回路において最後にスイッチング
する論理ゲートの出力遷移時刻に一致する。したがっ
て、ＣＭＯＳ集積回路の過渡電源電流波形の最終ピーク
（最終の立ち下がりエッジ）を検出し入力遷移の時刻と
比較することにより、回路のパス遅延時間を求めること
ができる。ここで、過渡電源電流の最終の立ち下がりエ
ッジの時刻は、例えば、過渡電源電流がある既定の電流
値となる時刻の最大値として求めることができる。この
電流値は、被試験パス上の最後の論理ゲートの出力が電
源電圧の半分の値となるときの電源電流の値であり、被
試験回路に対する回路シミュレーションや実デバイスを
もちいた統計データなどから求めることができる。
【００３３】また、もとめた遅延時間を既定の時間（例
えば、システムクロックの周期ＴCL K ）と比較すること
により、被試験パスにおける遅延故障を検出することが
できる。遅延故障 最初に、遅延故障について定義する。ＣＭＯＳ論理回路
において、２つのテストパターンｖ1，ｖ2をもつテスト
パターン系列Ｔ＝＜ｖ1，ｖ2＞（電圧信号Ｖ1 の次に電
圧信号Ｖ2が続くことをあらわす）をもちいてパスＰ＝
｛ｇ0，ｇ1，ｇ2 ，…，ｇm｝を活性化するときを考え
る。ここで、ｇ0はパスＰの入力信号線であり、ｇ1，ｇ
2，…，ｇmはパスＰ上の論理ゲートＧ1，Ｇ2，…，Ｇm
の出力信号線である。同時に、ｇ0，ｇ1，…，ｇm-1は
パスＰ上の論理ゲートＧ1，Ｇ2，…，Ｇmの入力信号線
でもある。各信号線ｇ0，ｇ1，…，ｇmの信号遷移の時
刻（電圧信号がＶDD／２をよこぎる時刻）をそれぞれτ
0，τ1，…，τmとすると、パスＰ上の各論理ゲート
Ｇ1，Ｇ2，…，Ｇmのゲート遅延時間ｔgdi，１＜ｉ＜ｍ
は、それぞれ ｔgdi ＝τi −τi-1 （７） であたえられる。したがって、パスＰのパス遅延時間ｔ
pdは、ゲート遅延時間ｔgdi の和として、
えば、システムクロックの周期ＴCL K ）と比較すること
により、被試験パスにおける遅延故障を検出することが
できる。遅延故障 最初に、遅延故障について定義する。ＣＭＯＳ論理回路
において、２つのテストパターンｖ1，ｖ2をもつテスト
パターン系列Ｔ＝＜ｖ1，ｖ2＞（電圧信号Ｖ1 の次に電
圧信号Ｖ2が続くことをあらわす）をもちいてパスＰ＝
｛ｇ0，ｇ1，ｇ2 ，…，ｇm｝を活性化するときを考え
る。ここで、ｇ0はパスＰの入力信号線であり、ｇ1，ｇ
2，…，ｇmはパスＰ上の論理ゲートＧ1，Ｇ2，…，Ｇm
の出力信号線である。同時に、ｇ0，ｇ1，…，ｇm-1は
パスＰ上の論理ゲートＧ1，Ｇ2，…，Ｇmの入力信号線
でもある。各信号線ｇ0，ｇ1，…，ｇmの信号遷移の時
刻（電圧信号がＶDD／２をよこぎる時刻）をそれぞれτ
0，τ1，…，τmとすると、パスＰ上の各論理ゲート
Ｇ1，Ｇ2，…，Ｇmのゲート遅延時間ｔgdi，１＜ｉ＜ｍ
は、それぞれ ｔgdi ＝τi −τi-1 （７） であたえられる。したがって、パスＰのパス遅延時間ｔ
pdは、ゲート遅延時間ｔgdi の和として、
【００３４】
【数５】
【００３５】で求めることができる。しかし、実際のゲ
ート遅延時間ｔgdi は、故障の影響により変動する。 ｔgdi ＝ｔgdi,typ ＋δi ，１＜ｉ＜ｍ （９） ここで、ｔgdi,typは論理ゲートＧiのゲート遅延時間の
典型値であり、δiはゲート遅延時間の変動成分であ
る。例えば、断線故障は、故障をもつ論理ゲートのゲー
ト遅延時間のみを増加させ、ほかの論理ゲートの遅延時
間を増加させない。また、パラメトリック故障は、すべ
ての論理ゲートの遅延時間を増加させる。ゲート遅延時
間の変動にともなって、パス遅延時間ｔpdも同様に変動
する。
ート遅延時間ｔgdi は、故障の影響により変動する。 ｔgdi ＝ｔgdi,typ ＋δi ，１＜ｉ＜ｍ （９） ここで、ｔgdi,typは論理ゲートＧiのゲート遅延時間の
典型値であり、δiはゲート遅延時間の変動成分であ
る。例えば、断線故障は、故障をもつ論理ゲートのゲー
ト遅延時間のみを増加させ、ほかの論理ゲートの遅延時
間を増加させない。また、パラメトリック故障は、すべ
ての論理ゲートの遅延時間を増加させる。ゲート遅延時
間の変動にともなって、パス遅延時間ｔpdも同様に変動
する。
【００３６】
【数６】
【００３７】ここで、ｔpd,typはパスＰのパス遅延時間
の典型値であり、Δはパス遅延時間の変動成分である。
図４に遅延故障試験方法の基本原理を模式的に示す。図
４ａの被試験回路（ＣＵＴ）が正常に動作するために
は、入力ラッチに生成された信号遷移がパスＰをとおっ
て出力ラッチまで既定の時間内に伝搬しなければならな
い。したがって、図４ｂに示す入力ＶIN及び出力ＶOUT
の関係と、システムクロックＣＬＫとの関係からパスＰ
のパス遅延時間ｔpdは以下の条件を満たさなければなら
ない。
の典型値であり、Δはパス遅延時間の変動成分である。
図４に遅延故障試験方法の基本原理を模式的に示す。図
４ａの被試験回路（ＣＵＴ）が正常に動作するために
は、入力ラッチに生成された信号遷移がパスＰをとおっ
て出力ラッチまで既定の時間内に伝搬しなければならな
い。したがって、図４ｂに示す入力ＶIN及び出力ＶOUT
の関係と、システムクロックＣＬＫとの関係からパスＰ
のパス遅延時間ｔpdは以下の条件を満たさなければなら
ない。
【００３８】 ｔpd＋ＴSU＜ＴCLK −ＴSKW （11） ここで、ＴSUは信号のセットアップ時間、ＴCLKはシス
テムクロックの周期、ＴS KW はシステムクロックのクロ
ックスキュー（ジッタでありエッジが±に変動する）で
ある。変形すると、 ｔpd＜ＴCLK −ＴSKW −ＴSU≡Ｔ′ （12） となる。すなわち、パスＰのパス遅延時刻ｔpdは、クロ
ック周期からセットアップ時間やクロックスキューなど
のマージンをひいた時間（これをＴ′とする）より小さ
くなければならない。もし、ｔpdがＴ′より大きけれ
ば、パスＰに沿った信号伝搬がシステムクロックに間に
合わず、回路は正しい動作をしない。この状態を遅延故
障と定義する。すなわち、ｔpdがある既定の時間Ｔ′よ
り大きいとき、パスＰは遅延故障をもつと定義する。こ
こで、Ｔ′は、許容できる遅延時間の上限値である。断線故障（遅延故障を伴う） つぎに、遅延故障を生じる断線故障について定義する。
断線故障は、故意でない電気的不連続であり、ある信号
線を二つ以上の異なる信号線に分割する。断線故障に
は、金属の欠損や酸化膜による断線コンタクト、パター
ニング不良やエッチング不良などによる金属配線断線、
マスク不良などによる拡散層あるいはポリシリコンにお
ける断線などが含まれる。また、断線故障は、図５ａに
示すように“論理故障”を生じる断線故障と、図５ｂに
示すように“遅延故障”を生じる断線故障の二つのタイ
プに分類できる。論理故障を生じる断線故障は、断線の
規模が大きく故障の両端の信号線に電圧をあたえても電
流が流れないため、信号遷移に伴う寄生容量の充放電が
おこなわれず論理がある一定の値に固定される論理故障
を生じる。これに対し、遅延故障を生じる断線故障で
は、故障の両端の信号線に電圧をあたえると微小な電流
が流れるが、その電流量は正常時より小さいため、信号
遷移に伴う寄生容量の充放電が遅くなり、回路の遅延時
間が増加する。遅延故障を生じる断線故障には、コンタ
クトなどの不良により信号線間の抵抗値が正常値より大
きくなってしまったり、信号線に生じた不良などにより
信号線の抵抗値が正常値より大きくなってしまう抵抗性
断線故障と、トンネル効果により断線故障を通してごく
微量なリーク電流が流れる非常に小さな（＜１００ｎ
ｍ）微小断線故障がある。微小断線故障を流れるトンネ
ル電流については、例えば、C.L.Henderson,J.M.Soden,
and C.F.Hawkins,“The Behavior and Testing Implica
tions of CMOS IC Logic Gate Open Circuits,”Procee
dings of IEEE International Test Conference,pp.302
-310,1991.に記載されている。この明細書では、遅延故
障を生じる断線故障を対象とし、これを単に断線故障と
呼ぶ。遅延故障検出方法（過渡電源電流パルス幅利用） つぎに、上で述べた過渡電源電流のパルス幅を利用して
遅延故障を検出する方法について述べる。上記方法は、
被試験回路の電源電流波形のパルス幅を測定し、既定の
時間と比較する方法である。上記方法の基本原理を図６
に示す。
テムクロックの周期、ＴS KW はシステムクロックのクロ
ックスキュー（ジッタでありエッジが±に変動する）で
ある。変形すると、 ｔpd＜ＴCLK −ＴSKW −ＴSU≡Ｔ′ （12） となる。すなわち、パスＰのパス遅延時刻ｔpdは、クロ
ック周期からセットアップ時間やクロックスキューなど
のマージンをひいた時間（これをＴ′とする）より小さ
くなければならない。もし、ｔpdがＴ′より大きけれ
ば、パスＰに沿った信号伝搬がシステムクロックに間に
合わず、回路は正しい動作をしない。この状態を遅延故
障と定義する。すなわち、ｔpdがある既定の時間Ｔ′よ
り大きいとき、パスＰは遅延故障をもつと定義する。こ
こで、Ｔ′は、許容できる遅延時間の上限値である。断線故障（遅延故障を伴う） つぎに、遅延故障を生じる断線故障について定義する。
断線故障は、故意でない電気的不連続であり、ある信号
線を二つ以上の異なる信号線に分割する。断線故障に
は、金属の欠損や酸化膜による断線コンタクト、パター
ニング不良やエッチング不良などによる金属配線断線、
マスク不良などによる拡散層あるいはポリシリコンにお
ける断線などが含まれる。また、断線故障は、図５ａに
示すように“論理故障”を生じる断線故障と、図５ｂに
示すように“遅延故障”を生じる断線故障の二つのタイ
プに分類できる。論理故障を生じる断線故障は、断線の
規模が大きく故障の両端の信号線に電圧をあたえても電
流が流れないため、信号遷移に伴う寄生容量の充放電が
おこなわれず論理がある一定の値に固定される論理故障
を生じる。これに対し、遅延故障を生じる断線故障で
は、故障の両端の信号線に電圧をあたえると微小な電流
が流れるが、その電流量は正常時より小さいため、信号
遷移に伴う寄生容量の充放電が遅くなり、回路の遅延時
間が増加する。遅延故障を生じる断線故障には、コンタ
クトなどの不良により信号線間の抵抗値が正常値より大
きくなってしまったり、信号線に生じた不良などにより
信号線の抵抗値が正常値より大きくなってしまう抵抗性
断線故障と、トンネル効果により断線故障を通してごく
微量なリーク電流が流れる非常に小さな（＜１００ｎ
ｍ）微小断線故障がある。微小断線故障を流れるトンネ
ル電流については、例えば、C.L.Henderson,J.M.Soden,
and C.F.Hawkins,“The Behavior and Testing Implica
tions of CMOS IC Logic Gate Open Circuits,”Procee
dings of IEEE International Test Conference,pp.302
-310,1991.に記載されている。この明細書では、遅延故
障を生じる断線故障を対象とし、これを単に断線故障と
呼ぶ。遅延故障検出方法（過渡電源電流パルス幅利用） つぎに、上で述べた過渡電源電流のパルス幅を利用して
遅延故障を検出する方法について述べる。上記方法は、
被試験回路の電源電流波形のパルス幅を測定し、既定の
時間と比較する方法である。上記方法の基本原理を図６
に示す。
【００３９】ＣＭＯＳ論理回路において、２つのテスト
パターンｖ1，ｖ2を持つテストパターン系列Ｔ＝＜
Ｖ1，Ｖ2＞により複数のパスＰ1，Ｐ2，…，Ｐnが活性
化されるとする。パスＰi上の入力から数えてｊ番目の
論理ゲートがスイッチングする時刻をτijとすると、各
パスＰ1，…，Ｐnにより論理ゲートの数は異なり、パス
Ｐ1 ，Ｐ2，…，Ｐnにおいてもっとも遅くスイッチング
する論理ゲートＧfinalの出力遷移の時刻τmax は、
パターンｖ1，ｖ2を持つテストパターン系列Ｔ＝＜
Ｖ1，Ｖ2＞により複数のパスＰ1，Ｐ2，…，Ｐnが活性
化されるとする。パスＰi上の入力から数えてｊ番目の
論理ゲートがスイッチングする時刻をτijとすると、各
パスＰ1，…，Ｐnにより論理ゲートの数は異なり、パス
Ｐ1 ，Ｐ2，…，Ｐnにおいてもっとも遅くスイッチング
する論理ゲートＧfinalの出力遷移の時刻τmax は、
【００４０】
【数７】
【００４１】であたえられる。したがって、パスＰ1，
Ｐ2，…，Ｐnにおけるパス遅延時間の最大値ｔ
pd,maxは、τmaxと入力遷移の時刻τ0のあいだの時間間
隔としてつぎのように求めることができる。 ｔpd,max＝τmax −τ0 （14） 一方、ＣＭＯＳ論理回路の過渡電源電流波形のパルス幅
ｔPWを、回路入力の信号遷移の時刻τ0と過渡電源電流
波形の最終ピーク（立ち下がりエッジ）の時刻τIDDの
あいだの時間間隔と定義する。
Ｐ2，…，Ｐnにおけるパス遅延時間の最大値ｔ
pd,maxは、τmaxと入力遷移の時刻τ0のあいだの時間間
隔としてつぎのように求めることができる。 ｔpd,max＝τmax −τ0 （14） 一方、ＣＭＯＳ論理回路の過渡電源電流波形のパルス幅
ｔPWを、回路入力の信号遷移の時刻τ0と過渡電源電流
波形の最終ピーク（立ち下がりエッジ）の時刻τIDDの
あいだの時間間隔と定義する。
【００４２】 ｔPW≡τIDD −τ0 （15） 前に述べたように、過渡電源電流波形の最終ピークの時
刻τIDDは、最後にスイッチングする論理ゲートＧfinal
の出力遷移時刻τmaxに一致するかτmaxより先行するこ
とから、過渡電源電流波形のパルス幅ｔPWは、テストパ
ターンＴにより活性化されるパスＰの遅延時間ｔpd,max
に対応する。 ｔPW＝τIDD −τ0 ＜τmax −τ0 ＝ｔpd,max （16） もし、ｔPWが許容できる遅延時間の上限値Ｔ′より大き
いならば、 Ｔ′＜ｔPW ＜ｔpd,max （17） となる。もっとも大きな遅延時間ｔpd,maxをもつパスに
おいて、信号の伝搬がシステムロックに間に合わない。
すなわち、回路には遅延故障が存在する。したがって、
Ｔ′より大きいｔPWは活性化されたパスのいずれかに遅
延故障があることを示し、Ｔ′より小さいｔPWは活性化
されたパスのいずれにも遅延故障が存在しないことを示
す。
刻τIDDは、最後にスイッチングする論理ゲートＧfinal
の出力遷移時刻τmaxに一致するかτmaxより先行するこ
とから、過渡電源電流波形のパルス幅ｔPWは、テストパ
ターンＴにより活性化されるパスＰの遅延時間ｔpd,max
に対応する。 ｔPW＝τIDD −τ0 ＜τmax −τ0 ＝ｔpd,max （16） もし、ｔPWが許容できる遅延時間の上限値Ｔ′より大き
いならば、 Ｔ′＜ｔPW ＜ｔpd,max （17） となる。もっとも大きな遅延時間ｔpd,maxをもつパスに
おいて、信号の伝搬がシステムロックに間に合わない。
すなわち、回路には遅延故障が存在する。したがって、
Ｔ′より大きいｔPWは活性化されたパスのいずれかに遅
延故障があることを示し、Ｔ′より小さいｔPWは活性化
されたパスのいずれにも遅延故障が存在しないことを示
す。
【００４３】 遅延故障なし，ｔPW ＜Ｔ′ 遅延故障あり，ｔPW＞Ｔ′ （18） 以上のように、過渡電源電流波形のパルス幅ｔPWを既定
の時間Ｔ′と比較することにより、回路の遅延故障をテ
ストすることができる。また、図１に示すように、論理
ゲートの過渡電源電流はピーク値以降単調に減少するこ
とから、図３に示すＣＭＯＳ集積回路の電源電流は、同
集積回路において最後にスイッチングする論理ゲートの
出力遷移時刻以降単調に減少する。つまり、故障のない
ＣＭＯＳ集積回路において、最後にスイッチングする論
理ゲートの出力遷移時刻をτmaxとし、時刻τmaxにおけ
る過渡電源電流の瞬時値をＩ′とすると、τmax以後Ｃ
ＭＯＳ集積回路の過渡電源電流がＩ′より大きくなるこ
とはない。
の時間Ｔ′と比較することにより、回路の遅延故障をテ
ストすることができる。また、図１に示すように、論理
ゲートの過渡電源電流はピーク値以降単調に減少するこ
とから、図３に示すＣＭＯＳ集積回路の電源電流は、同
集積回路において最後にスイッチングする論理ゲートの
出力遷移時刻以降単調に減少する。つまり、故障のない
ＣＭＯＳ集積回路において、最後にスイッチングする論
理ゲートの出力遷移時刻をτmaxとし、時刻τmaxにおけ
る過渡電源電流の瞬時値をＩ′とすると、τmax以後Ｃ
ＭＯＳ集積回路の過渡電源電流がＩ′より大きくなるこ
とはない。
【００４４】この原理をもちい、ある既定時刻における
ＣＭＯＳ集積回路の過渡電源電流の瞬時値を測定するこ
とにより、被試験回路における遅延故障を検出すること
ができる。ここで、故障検出の判断基準となる電流値
Ｉ′は、被試験パス上の最後の論理ゲートの出力が電源
電圧の半分の値となるときの電源電流の値であり、被試
験回路に対する回路シミュレーションや実デバイスをも
ちいた統計データなどから求めることができる。遅延故障検出方法（過渡電源電流瞬時値利用） つぎに、上で述べた過渡電源電流の瞬時値を利用して遅
延故障を検出する方法について述べる。上記方法は、規
定の時刻における被試験回路の過渡電源電流の瞬時値を
測定し、遅延故障のないゴールデン回路の過渡電源電流
値と比較する方法である。上記方法の基本原理を図７に
示す。
ＣＭＯＳ集積回路の過渡電源電流の瞬時値を測定するこ
とにより、被試験回路における遅延故障を検出すること
ができる。ここで、故障検出の判断基準となる電流値
Ｉ′は、被試験パス上の最後の論理ゲートの出力が電源
電圧の半分の値となるときの電源電流の値であり、被試
験回路に対する回路シミュレーションや実デバイスをも
ちいた統計データなどから求めることができる。遅延故障検出方法（過渡電源電流瞬時値利用） つぎに、上で述べた過渡電源電流の瞬時値を利用して遅
延故障を検出する方法について述べる。上記方法は、規
定の時刻における被試験回路の過渡電源電流の瞬時値を
測定し、遅延故障のないゴールデン回路の過渡電源電流
値と比較する方法である。上記方法の基本原理を図７に
示す。
【００４５】ＣＭＯＳ論理回路において、テストパター
ン系列Ｔ＝＜Ｖ1，Ｖ2＞により複数のパスＰ1，Ｐ2，
…，Ｐnが活性化されるとする。パスＰi上の入力から数
えてｊ番目の論理ゲートがスイッチングする時刻をτij
とすると、パスＰ1，Ｐ2，…，Ｐnにおいてもっとも遅
くスイッチングする論理ゲートＧfinalの出力遷移の時
刻τmax は、
ン系列Ｔ＝＜Ｖ1，Ｖ2＞により複数のパスＰ1，Ｐ2，
…，Ｐnが活性化されるとする。パスＰi上の入力から数
えてｊ番目の論理ゲートがスイッチングする時刻をτij
とすると、パスＰ1，Ｐ2，…，Ｐnにおいてもっとも遅
くスイッチングする論理ゲートＧfinalの出力遷移の時
刻τmax は、
【００４６】
【数８】
【００４７】であたえられる。したがって、パスＰ1，
Ｐ2，…，Ｐnにおけるパス遅延時間の最大値ｔ
pd,maxは、τmaxと入力遷移の時刻τ0の間の時間間隔と
してつぎのように求めることができる。 ｔpd,max＝τmax −τ0 （20） 前にも述べたように、論理ゲートの出力遷移の時刻が論
理ゲートの過渡電源電流のピークまたは立ち下がりの時
刻に一致するので、τmaxは回路の過渡電源電流波形Ｉ
DDTの最終ピークまたは立ち下がりエッジの時刻τIDDに
対応する。論理ゲートの電源電流ＩGは三角波で近似で
き、Ｇfinalは最後にスイッチングするゲートであるか
ら、τmax以降に電源電流のピークをもつ論理回路は存
在しない。したがって、ｔ＞τmaxなる時刻ｔにおいて
電源電流波形関数ｉDDT(t)は、単調減少関数である。す
なわち、電源電流波形の時間関数をｉDDT(t)とし、時刻
τma x における電源電流の瞬時値を Ｉ′≡ｉDDT(τmax） （21） とすると、ｔ＞τmax なるｔにおいて、 ｉDDT(t)＜ｉDDT（τmax）＝Ｉ′，ｔ＞τmax （22） が成立する。回路が正常に動作するためには、ｔpd,max
が遅延時間の上限値Ｔ′（＝ＴCLK −ＴSKEW−ＴSU）よ
り小さくなければならない。
Ｐ2，…，Ｐnにおけるパス遅延時間の最大値ｔ
pd,maxは、τmaxと入力遷移の時刻τ0の間の時間間隔と
してつぎのように求めることができる。 ｔpd,max＝τmax −τ0 （20） 前にも述べたように、論理ゲートの出力遷移の時刻が論
理ゲートの過渡電源電流のピークまたは立ち下がりの時
刻に一致するので、τmaxは回路の過渡電源電流波形Ｉ
DDTの最終ピークまたは立ち下がりエッジの時刻τIDDに
対応する。論理ゲートの電源電流ＩGは三角波で近似で
き、Ｇfinalは最後にスイッチングするゲートであるか
ら、τmax以降に電源電流のピークをもつ論理回路は存
在しない。したがって、ｔ＞τmaxなる時刻ｔにおいて
電源電流波形関数ｉDDT(t)は、単調減少関数である。す
なわち、電源電流波形の時間関数をｉDDT(t)とし、時刻
τma x における電源電流の瞬時値を Ｉ′≡ｉDDT(τmax） （21） とすると、ｔ＞τmax なるｔにおいて、 ｉDDT(t)＜ｉDDT（τmax）＝Ｉ′，ｔ＞τmax （22） が成立する。回路が正常に動作するためには、ｔpd,max
が遅延時間の上限値Ｔ′（＝ＴCLK −ＴSKEW−ＴSU）よ
り小さくなければならない。
【００４８】 ｔpd,max＝τmax−τ0＜Ｔ′ （23） したがって、回路に故障がないとき、ｔ＝Ｔ′＋τ0＞
τmaxなる時刻ｔにおいて、式（２２）より ｉDDT（Ｔ′＋τ0）＜Ｉ′ （24） が成立する。もし、Ｔ′＋τ0におけるＩDDTの瞬時値が
Ｉ′より大きいならば、つまり、 ｉDDT（Ｔ′＋τ0）＞Ｉ′＝ｉDDT（τmax） （25） ならば、式（２２）よりＴ′＋τ0 がτmax より大きい
ことはありえないので、 τmax＞Ｔ′＋τ0 （26） ∴ｔpd,max＝τmax−τ0＞Ｔ′ （27） となる。もっとも大きな遅延時間ｔpd,maxをもつパスに
おいて、信号の伝搬がシステムクロックに間に合わな
い。すなわち、回路には遅延故障が存在する。したがっ
て、時刻Ｔ′＋τ0における電源電流値ｉDDT（Ｔ′＋τ
0）がＩ′より大きいということは、活性化されたパス
のいずれかに遅延故障があることを示す。逆に、ｉDDT
（Ｔ′＋τ0）がＩ′より小さいということは、活性化
されたパスのいずれにも遅延故障が存在しないことを示
す。
τmaxなる時刻ｔにおいて、式（２２）より ｉDDT（Ｔ′＋τ0）＜Ｉ′ （24） が成立する。もし、Ｔ′＋τ0におけるＩDDTの瞬時値が
Ｉ′より大きいならば、つまり、 ｉDDT（Ｔ′＋τ0）＞Ｉ′＝ｉDDT（τmax） （25） ならば、式（２２）よりＴ′＋τ0 がτmax より大きい
ことはありえないので、 τmax＞Ｔ′＋τ0 （26） ∴ｔpd,max＝τmax−τ0＞Ｔ′ （27） となる。もっとも大きな遅延時間ｔpd,maxをもつパスに
おいて、信号の伝搬がシステムクロックに間に合わな
い。すなわち、回路には遅延故障が存在する。したがっ
て、時刻Ｔ′＋τ0における電源電流値ｉDDT（Ｔ′＋τ
0）がＩ′より大きいということは、活性化されたパス
のいずれかに遅延故障があることを示す。逆に、ｉDDT
（Ｔ′＋τ0）がＩ′より小さいということは、活性化
されたパスのいずれにも遅延故障が存在しないことを示
す。
【００４９】 遅延故障なし，ｉDDT(Ｔ′＋τ0 ）＜Ｉ′ 遅延故障あり，ｉDDT(Ｔ′＋τ0 ）＞Ｉ′ （28） 以上のように、ある既定の時刻におけるＩDDT の瞬時値
を故障のない回路のＩDDT レベルと比較することによ
り、回路の遅延故障を検出することができる。過渡電源電流積分値 さらに、式（３）および式（４）より、貫通電流ＩSrお
よびＩSfの時間積分値ＱSrおよびＱSfは、それぞれ、
を故障のない回路のＩDDT レベルと比較することによ
り、回路の遅延故障を検出することができる。過渡電源電流積分値 さらに、式（３）および式（４）より、貫通電流ＩSrお
よびＩSfの時間積分値ＱSrおよびＱSfは、それぞれ、
【００５０】
【数９】
【００５１】であたえられる。したがって、スイッチン
グのとき論理ゲートを流れる貫通電流の積分値ＱS は、
グのとき論理ゲートを流れる貫通電流の積分値ＱS は、
【００５２】
【数１０】
【００５３】であたえられる。ここで、ｔT は入力信号
の遷移時間である。すなわち、論理ゲートに流れ込む貫
通電流ＩS（ＩSrまたはＩSf）の積分値ＱSは、論理ゲー
トの入力遷移時間ｔTに比例する。また、ＱSは、入力信
号の遷移方向が立ち上がり遷移であるか、立ち下がり遷
移であるかに関係ないことがわかる。ＣＭＯＳインバー
タの出力負荷容量Ｃloadへの充電電流ＩCの積分値ＱCは
式（５）より
の遷移時間である。すなわち、論理ゲートに流れ込む貫
通電流ＩS（ＩSrまたはＩSf）の積分値ＱSは、論理ゲー
トの入力遷移時間ｔTに比例する。また、ＱSは、入力信
号の遷移方向が立ち上がり遷移であるか、立ち下がり遷
移であるかに関係ないことがわかる。ＣＭＯＳインバー
タの出力負荷容量Ｃloadへの充電電流ＩCの積分値ＱCは
式（５）より
【００５４】
【数１１】
【００５５】であたえられ、ＣＭＯＳインバータの入力
遷移時間ｔT には依存しない。したがって、論理ゲート
を流れる過渡電流ＩGfおよびＩGrの積分値ＱGfおよびＱ
Grは、式（１），（２），（３１），（３２）より、
遷移時間ｔT には依存しない。したがって、論理ゲート
を流れる過渡電流ＩGfおよびＩGrの積分値ＱGfおよびＱ
Grは、式（１），（２），（３１），（３２）より、
【００５６】
【数１２】
【００５７】ともとめられる。すなわち、論理ゲートの
過渡電流の積分値は論理ゲートの入力遷移時間に比例す
る。図８に、インバータの入力遷移時間を変化させたと
きのインバータの過渡電流の積分値の変化に関する回路
シミュレーションの結果を示している。これらからも、
式（３３），（３４）の考察が正しいことがわかる。図
３ａに示すＣＭＯＳ集積回路は、図１に示したインバー
タを直列に４つ（Ｇ1，Ｇ2，Ｇ3，Ｇ4）組み合わせたも
のであり、各インバータを流れる電流（ＩG1 ，ＩG2，Ｉ
G3，ＩG4）は通常一つの電源から供給される。このた
め、集積回路の過渡電源電流応答ＩDDTは、図３ｂのよ
うに各論理ゲートを流れる電流の和としてあらわされる
（式（６））。したがって、過渡電源電流ＩDDTの積分
値ＱDDTも、各論理ゲートを流れる電流の積分値Ｑ
Gn（１＜ｎ＜Ｎ）の和としてあらわされる。Ｎは入力さ
れたテストパターン系列によりスイッチングする論理ゲ
ートの数であり、図３ａの場合はＮ＝４である。
過渡電流の積分値は論理ゲートの入力遷移時間に比例す
る。図８に、インバータの入力遷移時間を変化させたと
きのインバータの過渡電流の積分値の変化に関する回路
シミュレーションの結果を示している。これらからも、
式（３３），（３４）の考察が正しいことがわかる。図
３ａに示すＣＭＯＳ集積回路は、図１に示したインバー
タを直列に４つ（Ｇ1，Ｇ2，Ｇ3，Ｇ4）組み合わせたも
のであり、各インバータを流れる電流（ＩG1 ，ＩG2，Ｉ
G3，ＩG4）は通常一つの電源から供給される。このた
め、集積回路の過渡電源電流応答ＩDDTは、図３ｂのよ
うに各論理ゲートを流れる電流の和としてあらわされる
（式（６））。したがって、過渡電源電流ＩDDTの積分
値ＱDDTも、各論理ゲートを流れる電流の積分値Ｑ
Gn（１＜ｎ＜Ｎ）の和としてあらわされる。Ｎは入力さ
れたテストパターン系列によりスイッチングする論理ゲ
ートの数であり、図３ａの場合はＮ＝４である。
【００５８】
【数１３】
【００５９】図３の例では、過渡電源電流ＩDDTの積分
値ＱDDTは、各インバータを流れる電流の積分値
（ＱG1，ＱG2，ＱG3，ＱG4）の和としてあらわされる。
各論理ゲートを流れる電流の積分値ＱGn（１＜ｎ＜Ｎ）
は、式（３３）または式（３４）に示すように、各論理
ゲートの入力遷移時間ｔTn（１＜ｎ＜Ｎ）にそれぞれ比
例することから、ＱDDTはｔTn（１＜ｎ＜Ｎ）の線形多
項式であたえられる。例えば、図３の例では、ＱDDTは
各インバータの入力遷移時間（ｔT1，ｔT 2，ｔT3，
ｔT4）の線形多項式であたえられる。
値ＱDDTは、各インバータを流れる電流の積分値
（ＱG1，ＱG2，ＱG3，ＱG4）の和としてあらわされる。
各論理ゲートを流れる電流の積分値ＱGn（１＜ｎ＜Ｎ）
は、式（３３）または式（３４）に示すように、各論理
ゲートの入力遷移時間ｔTn（１＜ｎ＜Ｎ）にそれぞれ比
例することから、ＱDDTはｔTn（１＜ｎ＜Ｎ）の線形多
項式であたえられる。例えば、図３の例では、ＱDDTは
各インバータの入力遷移時間（ｔT1，ｔT 2，ｔT3，
ｔT4）の線形多項式であたえられる。
【００６０】
【数１４】
【００６１】式（３６）において、ａnは論理ゲートＧn
の貫通電流の積分値ＱSnと論理ゲートＧnの入力遷移時
間ｔTnの間の比例係数であり、ｂは各論理ゲートに流れ
込む充電電流ＱCnの和であらわされる定数項である。断線故障 この原理をもちいることにより、被試験パスにおける断
線故障と断線故障による遅延故障を検出することができ
る。
の貫通電流の積分値ＱSnと論理ゲートＧnの入力遷移時
間ｔTnの間の比例係数であり、ｂは各論理ゲートに流れ
込む充電電流ＱCnの和であらわされる定数項である。断線故障 この原理をもちいることにより、被試験パスにおける断
線故障と断線故障による遅延故障を検出することができ
る。
【００６２】断線故障は、故障をとおして小さな電流が
流れるため、大きな抵抗Ｒopenでモデル化できる。図９
ａに、入力に断線故障をもつＣＭＯＳインバータの例を
示す。入力信号線Ａに図９ｂに示す信号遷移が生じると
き、断線故障により、断線個所に後続する信号線Ａ′の
信号遷移が図９ｃに示すように遅くなる。このとき、信
号線Ａ′の信号遷移時間ｔT は、断線故障の抵抗をＲ
open、インバータの入力における寄生容量をＣinとする
と、
流れるため、大きな抵抗Ｒopenでモデル化できる。図９
ａに、入力に断線故障をもつＣＭＯＳインバータの例を
示す。入力信号線Ａに図９ｂに示す信号遷移が生じると
き、断線故障により、断線個所に後続する信号線Ａ′の
信号遷移が図９ｃに示すように遅くなる。このとき、信
号線Ａ′の信号遷移時間ｔT は、断線故障の抵抗をＲ
open、インバータの入力における寄生容量をＣinとする
と、
【００６３】
【数１５】
【００６４】であたえられる。ここで、ｔT,typ は故障
がない場合の入力信号の遷移時間の典型値であり、遷移
時間ｔT は電圧値が０．１ＶDDから０．９ＶDDまで立ち
上がる（または、電圧値が０．９ＶDDから０．１ＶDDま
で立ち下がる）のに要する時間としてもとめた。２．２
ＲopenＣinはＣinが０．１ＶDDから０．９ＶDDになるま
での時であり loge（０．９ＶDD／０．１ＶDD）×Ｒ
openＣinにより求めた値である。すなわち、インバータ
の入力信号の遷移時間の増分は、断線故障の抵抗値Ｒ
openに比例する。したがって、被試験パス上のｋ番目の
インバータの入力に断線故障があるとき、ＣＭＯＳ集積
回路の電源電流の積分値ＱDDT は、式（３６），（３
７）より、式（３８）が求まり、断線故障の抵抗値Ｒ
openに応じて線形に変化し、その増分は断線故障の抵抗
値Ｒopenに比例する。
がない場合の入力信号の遷移時間の典型値であり、遷移
時間ｔT は電圧値が０．１ＶDDから０．９ＶDDまで立ち
上がる（または、電圧値が０．９ＶDDから０．１ＶDDま
で立ち下がる）のに要する時間としてもとめた。２．２
ＲopenＣinはＣinが０．１ＶDDから０．９ＶDDになるま
での時であり loge（０．９ＶDD／０．１ＶDD）×Ｒ
openＣinにより求めた値である。すなわち、インバータ
の入力信号の遷移時間の増分は、断線故障の抵抗値Ｒ
openに比例する。したがって、被試験パス上のｋ番目の
インバータの入力に断線故障があるとき、ＣＭＯＳ集積
回路の電源電流の積分値ＱDDT は、式（３６），（３
７）より、式（３８）が求まり、断線故障の抵抗値Ｒ
openに応じて線形に変化し、その増分は断線故障の抵抗
値Ｒopenに比例する。
【００６５】
【数１６】
【００６６】ここで、ＱDDT,typ は故障がない場合の電
源電流の積分値の典型値とする。式（３８）の右辺第２
項の２．２akＣinＲopenはｋ番目のインバータの入力断
線故障にもとづく加算量である。この式（３８）は、図
１０に示すＲopenに対するＱDD T の変化のシミュレーシ
ョン結果とも一致する。図１０は、図３に示した回路に
おいて、インバータＩＮ２の入力信号線に断線故障があ
るときの、断線故障の抵抗値Ｒopenに対するＱDDTの変
化をプロットしたものである。
源電流の積分値の典型値とする。式（３８）の右辺第２
項の２．２akＣinＲopenはｋ番目のインバータの入力断
線故障にもとづく加算量である。この式（３８）は、図
１０に示すＲopenに対するＱDD T の変化のシミュレーシ
ョン結果とも一致する。図１０は、図３に示した回路に
おいて、インバータＩＮ２の入力信号線に断線故障があ
るときの、断線故障の抵抗値Ｒopenに対するＱDDTの変
化をプロットしたものである。
【００６７】したがって、過渡電源電流の積分値ＱDDT
を測定し、故障のない回路の過渡電源電流の積分値Ｑ
DDT,typと比較することにより、被試験パス上の論理ゲ
ートの入力段に存在する断線故障を検出することができ
る。実際のＣＭＯＳ製造プロセスでは、プロセスパラメ
ータのばらつきによって、過渡電源電流の積分値は図１
１に示すようにＱDDT,typ±ΔQの範囲で変動する。ここ
で、ΔQは過渡電源電流の積分値の変動分である。この
ため、ＱDDTが故障のない回路において生じうる過渡電
源電流の積分値の上限値ＱDDT,typ＋ΔQより大きいと
き、被試験パス上に断線故障があると判断することがで
きる。すなわち、ＱDDT,typ＋ΔQより小さいＱDDTはＣ
ＭＯＳ集積回路に断線故障がないことを示し、Ｑ
DDT,typ＋ΔQより大きいＱDDT はＣＭＯＳ集積回路に断
線故障が存在することを示す。
を測定し、故障のない回路の過渡電源電流の積分値Ｑ
DDT,typと比較することにより、被試験パス上の論理ゲ
ートの入力段に存在する断線故障を検出することができ
る。実際のＣＭＯＳ製造プロセスでは、プロセスパラメ
ータのばらつきによって、過渡電源電流の積分値は図１
１に示すようにＱDDT,typ±ΔQの範囲で変動する。ここ
で、ΔQは過渡電源電流の積分値の変動分である。この
ため、ＱDDTが故障のない回路において生じうる過渡電
源電流の積分値の上限値ＱDDT,typ＋ΔQより大きいと
き、被試験パス上に断線故障があると判断することがで
きる。すなわち、ＱDDT,typ＋ΔQより小さいＱDDTはＣ
ＭＯＳ集積回路に断線故障がないことを示し、Ｑ
DDT,typ＋ΔQより大きいＱDDT はＣＭＯＳ集積回路に断
線故障が存在することを示す。
【００６８】 断線故障なし，ＱDDT ＜ＱDDT,typ ＋ΔQ 断線故障あり，ＱDDT ＞ＱDDT,typ ＋ΔQ （39） ここで、ＱDDT,typおよびΔQはプロセス変動に関するシ
ミュレーションなどにより導出できる。入力段故障による遅延故障検出方法（過渡電源電流積分
値利用） つぎに、上で述べた過渡電源電流の時間積分値を利用し
て遅延故障を検出する方法について述べる。上記方法
は、被試験回路の過渡電源電流の積分値を測定し、所定
の値と比較することによって遅延故障を評価する方法で
ある。
ミュレーションなどにより導出できる。入力段故障による遅延故障検出方法（過渡電源電流積分
値利用） つぎに、上で述べた過渡電源電流の時間積分値を利用し
て遅延故障を検出する方法について述べる。上記方法
は、被試験回路の過渡電源電流の積分値を測定し、所定
の値と比較することによって遅延故障を評価する方法で
ある。
【００６９】論理ゲートのゲート遅延時間ｔgdは、入力
信号の遷移時間ｔTに比例する。（Neil H.E.Weele著者
“Principles of CMOS VLSI Design-A Systems Perspec
tive“Second Edition.Addison-Weely Publishing Comp
any.1999年発行の２１６〜２１７頁の式４．５２，式
４．５３による）
信号の遷移時間ｔTに比例する。（Neil H.E.Weele著者
“Principles of CMOS VLSI Design-A Systems Perspec
tive“Second Edition.Addison-Weely Publishing Comp
any.1999年発行の２１６〜２１７頁の式４．５２，式
４．５３による）
【００７０】
【数１７】
【００７１】ここで、ｔgd,step は遷移時間０のステッ
プ入力に対する故障のないインバータの遅延時間であ
る。また、ＶTHはｐ−ＭＯＳまたはｎ−ＭＯＳのしきい
値電圧であり、入力の立ち上がり遷移に対してはＶTH＝
ＶTHN 、入力の立ち下がり遷移に対してはＶTH＝ＶTHP
であたえられる。したがって、入力信号線上に抵抗Ｒ
open でモデル化できる断線故障をもつ論理ゲートのゲー
ト遅延時間ｔgdは、論理ゲートの入力遷移時間が式（３
７）であたえられることから、式（４０）に式（３７）
を代入して、
プ入力に対する故障のないインバータの遅延時間であ
る。また、ＶTHはｐ−ＭＯＳまたはｎ−ＭＯＳのしきい
値電圧であり、入力の立ち上がり遷移に対してはＶTH＝
ＶTHN 、入力の立ち下がり遷移に対してはＶTH＝ＶTHP
であたえられる。したがって、入力信号線上に抵抗Ｒ
open でモデル化できる断線故障をもつ論理ゲートのゲー
ト遅延時間ｔgdは、論理ゲートの入力遷移時間が式（３
７）であたえられることから、式（４０）に式（３７）
を代入して、
【００７２】
【数１８】
【００７３】と求めることができる。ここで、ｔgd,typ
は故障のない論理ゲートのゲート遅延時間の典型値であ
る。すなわち、断線故障をもつ論理ゲートのゲート遅延
時間ｔgdは故障の抵抗値Ｒopenによって変化し、ゲート
遅延時間の増分δは故障の抵抗値Ｒopenに比例する。ゆ
えに、被試験パス上のいずれかの論理ゲートの入力に断
線故障があるとき、被試験パスのパス遅延時間ｔpdもＲ
openに比例する。このことを式で示すと、式（１０）に
式（４１）を代入して式（４２）が得られることから理
解される。
は故障のない論理ゲートのゲート遅延時間の典型値であ
る。すなわち、断線故障をもつ論理ゲートのゲート遅延
時間ｔgdは故障の抵抗値Ｒopenによって変化し、ゲート
遅延時間の増分δは故障の抵抗値Ｒopenに比例する。ゆ
えに、被試験パス上のいずれかの論理ゲートの入力に断
線故障があるとき、被試験パスのパス遅延時間ｔpdもＲ
openに比例する。このことを式で示すと、式（１０）に
式（４１）を代入して式（４２）が得られることから理
解される。
【００７４】
【数１９】
【００７５】これは、図１２に示すＲopenに対するｔpd
の変化のシミュレーション結果とも一致する。図１２
は、図３に示した回路において、インバータＩＮ２の入
力信号線に断線故障があるときの、断線故障の抵抗値Ｒ
openに対するｔpdの変化をプロットしたものである。パ
スＰ上のある論理ゲートＧkの入力に断線故障が存在す
るとき、Ｇkの貫通電流の積分値ＱSkは、式（３１）お
よび式（３７）より、
の変化のシミュレーション結果とも一致する。図１２
は、図３に示した回路において、インバータＩＮ２の入
力信号線に断線故障があるときの、断線故障の抵抗値Ｒ
openに対するｔpdの変化をプロットしたものである。パ
スＰ上のある論理ゲートＧkの入力に断線故障が存在す
るとき、Ｇkの貫通電流の積分値ＱSkは、式（３１）お
よび式（３７）より、
【００７６】
【数２０】 ともとめられる。したがって、集積回路の過渡電源電流
の積分値ＱDDT は、式（３６）より、
の積分値ＱDDT は、式（３６）より、
【００７７】
【数２１】
【００７８】となり、回路の過渡電源電流の積分値Ｑ
DDT も、断線故障の抵抗値Ｒopenに比例する。したがっ
て、式（４２）および式（４３）より、断線故障をもつ
パスＰの遅延時間ｔpdは、ＣＭＯＳ集積回路の過渡電源
電流の積分値ＱDDTに対して線形に変化する。これは、
図１３に示すＱDDTに対するｔpdの変化のシミュレーシ
ョン結果とも一致する。図１３は、図３に示した回路に
おいて、インバータＩＮ２の入力信号線に断線故障があ
るときの、過渡電源電流の積分値ＱDDTに対するｔpdの
変化をプロットしたものである。式（４３）より求めた
Ｒopenを式（４２）に代入すると式（４４）が得られ
る。
DDT も、断線故障の抵抗値Ｒopenに比例する。したがっ
て、式（４２）および式（４３）より、断線故障をもつ
パスＰの遅延時間ｔpdは、ＣＭＯＳ集積回路の過渡電源
電流の積分値ＱDDTに対して線形に変化する。これは、
図１３に示すＱDDTに対するｔpdの変化のシミュレーシ
ョン結果とも一致する。図１３は、図３に示した回路に
おいて、インバータＩＮ２の入力信号線に断線故障があ
るときの、過渡電源電流の積分値ＱDDTに対するｔpdの
変化をプロットしたものである。式（４３）より求めた
Ｒopenを式（４２）に代入すると式（４４）が得られ
る。
【００７９】
【数２２】
【００８０】パス遅延時間ｔpdが許容できる遅延時間の
上限値Ｔ′となるときの過渡電源電流の積分値をＱmax
とすると、式（４４）においてｔpd＝Ｔ′，ＱDDT＝Ｑ
maxとおいてＱmax を求めると式（４５）となる。
上限値Ｔ′となるときの過渡電源電流の積分値をＱmax
とすると、式（４４）においてｔpd＝Ｔ′，ＱDDT＝Ｑ
maxとおいてＱmax を求めると式（４５）となる。
【００８１】
【数２３】
【００８２】このＱmaxは、遅延故障のないＣＭＯＳ集
積回路の過渡電源電流の積分値ＱDDTの上限値である。
すなわち、ＱDDTがＱmaxより小さいときＣＭＯＳ集積回
路には遅延故障が存在せず、ＱDDTがＱmaxより大きいと
きＣＭＯＳ集積回路に断線故障による遅延故障が存在す
ると判断することができる。 遅延故障なし，ＱDDT ＜Ｑmax 遅延故障あり，ＱDDT ＞Ｑmax （46） 以上のように、過渡電源電流の積分値ＱDDTを既定値Ｑ
maxと比較することにより、回路の遅延故障をテストす
ることができる。ここで、既定値Ｑmaxは、回路シミュ
レーションや統計データから式（４５）をもちいて求め
ることができる。
積回路の過渡電源電流の積分値ＱDDTの上限値である。
すなわち、ＱDDTがＱmaxより小さいときＣＭＯＳ集積回
路には遅延故障が存在せず、ＱDDTがＱmaxより大きいと
きＣＭＯＳ集積回路に断線故障による遅延故障が存在す
ると判断することができる。 遅延故障なし，ＱDDT ＜Ｑmax 遅延故障あり，ＱDDT ＞Ｑmax （46） 以上のように、過渡電源電流の積分値ＱDDTを既定値Ｑ
maxと比較することにより、回路の遅延故障をテストす
ることができる。ここで、既定値Ｑmaxは、回路シミュ
レーションや統計データから式（４５）をもちいて求め
ることができる。
【００８３】過渡電源電流は、集積回路の電源ピンを流
れる過渡電流であり、電圧信号より高い可観測性が保証
されている。このため、過渡電源電流をもちいた遅延故
障試験方法は、電圧信号をもちいた遅延故障試験方法よ
り、高い遅延故障の可観測性を保証することでできる。
例えば、電圧信号をもちいた遅延故障試験方法は、電圧
信号が集積回路の出力信号線まで伝搬しなければ遅延故
障を検出できないのに対し、過渡電源電流信号をもちい
た遅延故障試験方法は、たとえ電圧信号が集積回路の出
力信号線まで伝搬しなくても、電圧信号が伝搬したパス
の遅延時間に対応するパルス幅をもつ過渡電源電流信号
が観測可能であるので、遅延故障を検出することができ
る。また、これに伴って、過渡電源電流信号をもちいた
遅延故障試験方法は、電圧信号を集積回路の出力信号線
まで伝搬させる必要がないので、電圧信号を集積回路の
出力信号線まで伝搬させる必要がある電圧信号をもちい
た従来の遅延故障試験方法に比べ、テストパターン生成
の制約が少ない。このため、テストパターン生成を容易
にすることができる。極端な例では、たとえテストパタ
ーン系列をランダムに選択した場合でも、過渡電源電流
信号をもちいた遅延故障試験方法は、選択されたテスト
パターン系列により活性化されるパスの遅延故障を検出
することができる。故障リスト生成方法（論理ゲート） つぎに、故障リスト生成方法について説明する。図１４
に被試験ＣＭＯＳ集積回路の一例を示す。この被試験集
積回路は、３つの入力端子Ｉ１，Ｉ２，Ｉ３，２つの出
力端子Ｏ１，Ｏ２，３つの内部信号ノードＮ１，Ｎ２，
Ｎ３ ，５つの論理ゲートＧ１，Ｇ２，Ｇ３，Ｇ４，Ｇ
５をもち、入力端子Ｉ１はインバータ論理ゲートＧ１の
入力側に接続され、その出力側はノードＮ１を通じてＮ
ＡＮＤ論理ゲートＧ３の一方の入力側に接続され、入力
端子Ｉ２，Ｉ３はＮＡＮＤ論理ゲートＧ２の入力側に接
続され、その出力側はノードＮ２を通じて論理ゲートＧ
３の他方の入力側に接続され、その出力側はノードＮ３
を通じてインバータ論理ゲートＧ４の入力側とＮＯＲ論
理ゲートＧ５の一方の入力側に接続され、論理ゲートＧ
５の他方の入力側に入力端子Ｉ３が接続され、論理ゲー
トＧ４，Ｇ５の各出力側に出力端子Ｏ２，Ｏ３が接続さ
れている。また、図に示していないが論理ゲートＧ１，
Ｇ２，Ｇ３，Ｇ４，Ｇ５は共通の電源端子に接続されて
いる。
れる過渡電流であり、電圧信号より高い可観測性が保証
されている。このため、過渡電源電流をもちいた遅延故
障試験方法は、電圧信号をもちいた遅延故障試験方法よ
り、高い遅延故障の可観測性を保証することでできる。
例えば、電圧信号をもちいた遅延故障試験方法は、電圧
信号が集積回路の出力信号線まで伝搬しなければ遅延故
障を検出できないのに対し、過渡電源電流信号をもちい
た遅延故障試験方法は、たとえ電圧信号が集積回路の出
力信号線まで伝搬しなくても、電圧信号が伝搬したパス
の遅延時間に対応するパルス幅をもつ過渡電源電流信号
が観測可能であるので、遅延故障を検出することができ
る。また、これに伴って、過渡電源電流信号をもちいた
遅延故障試験方法は、電圧信号を集積回路の出力信号線
まで伝搬させる必要がないので、電圧信号を集積回路の
出力信号線まで伝搬させる必要がある電圧信号をもちい
た従来の遅延故障試験方法に比べ、テストパターン生成
の制約が少ない。このため、テストパターン生成を容易
にすることができる。極端な例では、たとえテストパタ
ーン系列をランダムに選択した場合でも、過渡電源電流
信号をもちいた遅延故障試験方法は、選択されたテスト
パターン系列により活性化されるパスの遅延故障を検出
することができる。故障リスト生成方法（論理ゲート） つぎに、故障リスト生成方法について説明する。図１４
に被試験ＣＭＯＳ集積回路の一例を示す。この被試験集
積回路は、３つの入力端子Ｉ１，Ｉ２，Ｉ３，２つの出
力端子Ｏ１，Ｏ２，３つの内部信号ノードＮ１，Ｎ２，
Ｎ３ ，５つの論理ゲートＧ１，Ｇ２，Ｇ３，Ｇ４，Ｇ
５をもち、入力端子Ｉ１はインバータ論理ゲートＧ１の
入力側に接続され、その出力側はノードＮ１を通じてＮ
ＡＮＤ論理ゲートＧ３の一方の入力側に接続され、入力
端子Ｉ２，Ｉ３はＮＡＮＤ論理ゲートＧ２の入力側に接
続され、その出力側はノードＮ２を通じて論理ゲートＧ
３の他方の入力側に接続され、その出力側はノードＮ３
を通じてインバータ論理ゲートＧ４の入力側とＮＯＲ論
理ゲートＧ５の一方の入力側に接続され、論理ゲートＧ
５の他方の入力側に入力端子Ｉ３が接続され、論理ゲー
トＧ４，Ｇ５の各出力側に出力端子Ｏ２，Ｏ３が接続さ
れている。また、図に示していないが論理ゲートＧ１，
Ｇ２，Ｇ３，Ｇ４，Ｇ５は共通の電源端子に接続されて
いる。
【００８４】上記被試験ＣＭＯＳ集積回路に対しておこ
なった故障シミュレーション結果の一例を図１５に示
す。図１５において、第１列はテストパターン系列の識
別子を示す。図１５の第２列は被試験ＣＭＯＳ集積回路
の入力端子Ｉ１，Ｉ２，Ｉ３にあたえる入力信号（テス
トパターン系列）を示し、第３列は各テストパターン系
列をあたえたとき、故障がない被試験ＣＭＯＳ集積回路
の内部信号ノードＮ１，Ｎ２，Ｎ３に生じる信号を示
し、第４列は各テストパターン系列をあたえたとき、故
障がない被試験ＣＭＯＳ集積回路の出力端子Ｏ１，Ｏ２
に生じる信号を示す。ここで、図１５の第２、第３、第
４列における信号“０”，“１”，“Ｒ”，“Ｆ”は、
それぞれ、常時ローレベルの信号＜“０”，“０”＞
（＜＞内の第１要素は初期信号値を示し、第２要素は最
終信号値を示す）、常時ハイレベルの信号（＜“１”，
“１”＞）、ローレベルからハイレベルへの立ち上がり
信号（＜“０”，“１”＞）、ハイレベルからローレベ
ルへの立ち下がり信号（＜“１”，“０”＞）を示す。
このため、各テストパターン系列は２つのテストパター
ンからなり、例えば、テストパターン系列Ｔ１＝“００
Ｒ”はＩ１，Ｉ２，Ｉ３＝＜“０００”，“００１”＞
を意味する。つまり“０００”及び“００１”はそれぞ
れテストパターンであり、“０００”，“００１”の列
はテストパターン系列である。図１５の第５列は、各テ
ストパターン系列をあたえたとき過渡電源電流をもちい
た試験で検出可能な故障論理ゲートの集合（故障個所リ
スト）を示す。
なった故障シミュレーション結果の一例を図１５に示
す。図１５において、第１列はテストパターン系列の識
別子を示す。図１５の第２列は被試験ＣＭＯＳ集積回路
の入力端子Ｉ１，Ｉ２，Ｉ３にあたえる入力信号（テス
トパターン系列）を示し、第３列は各テストパターン系
列をあたえたとき、故障がない被試験ＣＭＯＳ集積回路
の内部信号ノードＮ１，Ｎ２，Ｎ３に生じる信号を示
し、第４列は各テストパターン系列をあたえたとき、故
障がない被試験ＣＭＯＳ集積回路の出力端子Ｏ１，Ｏ２
に生じる信号を示す。ここで、図１５の第２、第３、第
４列における信号“０”，“１”，“Ｒ”，“Ｆ”は、
それぞれ、常時ローレベルの信号＜“０”，“０”＞
（＜＞内の第１要素は初期信号値を示し、第２要素は最
終信号値を示す）、常時ハイレベルの信号（＜“１”，
“１”＞）、ローレベルからハイレベルへの立ち上がり
信号（＜“０”，“１”＞）、ハイレベルからローレベ
ルへの立ち下がり信号（＜“１”，“０”＞）を示す。
このため、各テストパターン系列は２つのテストパター
ンからなり、例えば、テストパターン系列Ｔ１＝“００
Ｒ”はＩ１，Ｉ２，Ｉ３＝＜“０００”，“００１”＞
を意味する。つまり“０００”及び“００１”はそれぞ
れテストパターンであり、“０００”，“００１”の列
はテストパターン系列である。図１５の第５列は、各テ
ストパターン系列をあたえたとき過渡電源電流をもちい
た試験で検出可能な故障論理ゲートの集合（故障個所リ
スト）を示す。
【００８５】論理ゲートが遅延故障や断線故障をもつと
き、論理ゲートのスイッチング動作が遅くなり、これに
伴って論理ゲートの過渡電源電流波形が変化するため、
被試験集積回路の過渡電源電流は異常を示す。このた
め、あるテストパターン系列をあたえ過渡電源電流に異
常が生じるか否かを観測することによって、上記入力テ
ストパターン系列によりスイッチング動作を生じる論理
ゲートに対し、これらの論理ゲートが故障しているか否
かを判別することができる。例えば、図１４に示す被試
験ＣＭＯＳ集積回路にテストパターン系列Ｔ2 をあたえ
ると、図中に信号状態を示すように被試験ＣＭＯＳ集積
回路内の論理ゲートＧ２，Ｇ３，Ｇ４，Ｇ５にスイッチ
ング動作を生じ、内部信号ノード（信号線）Ｎ２，Ｎ３
および出力端子Ｏ１，Ｏ２に遷移信号が生じる。した
がって、論理ゲートＧ２，Ｇ３，Ｇ４，Ｇ５のいずれか
に故障が存在するとき、テストパターン系列Ｔ２をもち
いた過渡電源電流試験において過渡電源電流に異常が観
測される。すなわち、テストパターン系列Ｔ２をもちい
た過渡電源電流試験により、論理ゲートＧ２，Ｇ３，Ｇ
４，Ｇ５の故障を検出できる。したがって、テストパタ
ーン系列Ｔ２に対する故障個所リスト（故障検出可能ゲ
ートのリスト）は、以上の故障シミュレーションにより
ＧＴ２＝｛Ｇ２，Ｇ３ ，Ｇ４，Ｇ５｝と求めることが
できる。故障箇所推定方法（論理ゲート） つぎに、この発明の故障解析方法の故障箇所推定方法に
ついて述べる。例えば、図１４に示す被試験ＣＭＯＳ集
積回路にテストパターン系列Ｔ２，Ｔ４，Ｔ６をあたえ
たとき、すべてのテストパターン系列に対して過渡電源
電流が異常を示した場合を考える。図１５に示す故障シ
ミュレーション結果より、テストパターン系列Ｔ２，Ｔ
４，Ｔ６によって検出可能な故障論理ゲートの集合、す
なわち、故障箇所リストは、それぞれ、ＧＴ２＝｛Ｇ
２，Ｇ３，Ｇ４，Ｇ５｝，ＧＴ４＝｛Ｇ２｝，ＧＴ６＝
｛Ｇ２，Ｇ３，Ｇ４｝であるので、推定される故障論理
ゲートは、故障箇所リストＧＴ２，ＧＴ４，ＧＴ６の共
通要素、すなわち、集合ＧＴ２，ＧＴ４，ＧＴ６の積集
合であらわされる。したがって、 ＧＴ２∩ＧＴ４∩ＧＴ６＝｛Ｇ２｝ （４７） となり、故障論理ゲートはＧ２であると推定できる。
き、論理ゲートのスイッチング動作が遅くなり、これに
伴って論理ゲートの過渡電源電流波形が変化するため、
被試験集積回路の過渡電源電流は異常を示す。このた
め、あるテストパターン系列をあたえ過渡電源電流に異
常が生じるか否かを観測することによって、上記入力テ
ストパターン系列によりスイッチング動作を生じる論理
ゲートに対し、これらの論理ゲートが故障しているか否
かを判別することができる。例えば、図１４に示す被試
験ＣＭＯＳ集積回路にテストパターン系列Ｔ2 をあたえ
ると、図中に信号状態を示すように被試験ＣＭＯＳ集積
回路内の論理ゲートＧ２，Ｇ３，Ｇ４，Ｇ５にスイッチ
ング動作を生じ、内部信号ノード（信号線）Ｎ２，Ｎ３
および出力端子Ｏ１，Ｏ２に遷移信号が生じる。した
がって、論理ゲートＧ２，Ｇ３，Ｇ４，Ｇ５のいずれか
に故障が存在するとき、テストパターン系列Ｔ２をもち
いた過渡電源電流試験において過渡電源電流に異常が観
測される。すなわち、テストパターン系列Ｔ２をもちい
た過渡電源電流試験により、論理ゲートＧ２，Ｇ３，Ｇ
４，Ｇ５の故障を検出できる。したがって、テストパタ
ーン系列Ｔ２に対する故障個所リスト（故障検出可能ゲ
ートのリスト）は、以上の故障シミュレーションにより
ＧＴ２＝｛Ｇ２，Ｇ３ ，Ｇ４，Ｇ５｝と求めることが
できる。故障箇所推定方法（論理ゲート） つぎに、この発明の故障解析方法の故障箇所推定方法に
ついて述べる。例えば、図１４に示す被試験ＣＭＯＳ集
積回路にテストパターン系列Ｔ２，Ｔ４，Ｔ６をあたえ
たとき、すべてのテストパターン系列に対して過渡電源
電流が異常を示した場合を考える。図１５に示す故障シ
ミュレーション結果より、テストパターン系列Ｔ２，Ｔ
４，Ｔ６によって検出可能な故障論理ゲートの集合、す
なわち、故障箇所リストは、それぞれ、ＧＴ２＝｛Ｇ
２，Ｇ３，Ｇ４，Ｇ５｝，ＧＴ４＝｛Ｇ２｝，ＧＴ６＝
｛Ｇ２，Ｇ３，Ｇ４｝であるので、推定される故障論理
ゲートは、故障箇所リストＧＴ２，ＧＴ４，ＧＴ６の共
通要素、すなわち、集合ＧＴ２，ＧＴ４，ＧＴ６の積集
合であらわされる。したがって、 ＧＴ２∩ＧＴ４∩ＧＴ６＝｛Ｇ２｝ （４７） となり、故障論理ゲートはＧ２であると推定できる。
【００８６】また、この故障論理ゲートＧ２は、テスト
パターン系列Ｔ２の故障箇所リストＧＴ２＝｛Ｇ２，Ｇ
３，Ｇ４，Ｇ５｝を基準（基準故障箇所リスト）とし、
故障箇所リストＧＴ６およびＧＴ４に含まれない故障箇
所（非故障箇所）を基準故障箇所リストから順次削除す
ることによっても推定することができる。はじめに過渡
電源電流異常が検出されたテストパターン系列に対する
（基準）故障箇所リストＧＴ２を仮定する。
パターン系列Ｔ２の故障箇所リストＧＴ２＝｛Ｇ２，Ｇ
３，Ｇ４，Ｇ５｝を基準（基準故障箇所リスト）とし、
故障箇所リストＧＴ６およびＧＴ４に含まれない故障箇
所（非故障箇所）を基準故障箇所リストから順次削除す
ることによっても推定することができる。はじめに過渡
電源電流異常が検出されたテストパターン系列に対する
（基準）故障箇所リストＧＴ２を仮定する。
【００８７】｛Ｇ２，Ｇ３，Ｇ４，Ｇ５｝ つぎに、基準故障箇所リストＧＴ２からつぎに生成され
た故障箇所リストＧＴ６に含まれない非故障箇所｛Ｇ
１，Ｇ５｝を削除する。ここで、非故障箇所のリストは
故障箇所集合ＧＴ６の補集合（〜ＧＴ６と示す）であら
わされる。したがって、基準故障箇所リストは、Ｇ５を
削除することによって、 ｛Ｇ２，Ｇ３，Ｇ４｝ となる。つまりＧＴ２中のＧＴ６と一致している要素を
残したことになる。同様に、基準故障箇所リストから故
障箇所リストＧＴ４に含まれない非故障箇所〜ＧＴ４＝
｛Ｇ１，Ｇ３，Ｇ４，Ｇ５｝を削除する。基準故障箇所
リストは、 ｛Ｇ２｝ となり、故障箇所をＧ２と推定することができる。
た故障箇所リストＧＴ６に含まれない非故障箇所｛Ｇ
１，Ｇ５｝を削除する。ここで、非故障箇所のリストは
故障箇所集合ＧＴ６の補集合（〜ＧＴ６と示す）であら
わされる。したがって、基準故障箇所リストは、Ｇ５を
削除することによって、 ｛Ｇ２，Ｇ３，Ｇ４｝ となる。つまりＧＴ２中のＧＴ６と一致している要素を
残したことになる。同様に、基準故障箇所リストから故
障箇所リストＧＴ４に含まれない非故障箇所〜ＧＴ４＝
｛Ｇ１，Ｇ３，Ｇ４，Ｇ５｝を削除する。基準故障箇所
リストは、 ｛Ｇ２｝ となり、故障箇所をＧ２と推定することができる。
【００８８】また、図１４に示す被試験ＣＭＯＳ集積回
路にテストパターン系列Ｔ１０をあたえたとき過渡電源
電流が異常を示し、テストパターン系列Ｔ６をあたえた
とき過渡電源電流が異常を示さなかったと仮定する。こ
こでは、Ｔ１０を異常テストパターン系列、Ｔ６を正常
テストパターン系列と呼ぶ。故障シミュレーションの結
果より、テストパターン系列Ｔ１０，Ｔ６によって検出
可能な故障論理ゲートの集合、すなわち、故障箇所リス
トは、それぞれ、ＧＴ１０＝｛Ｇ１，Ｇ３，Ｇ４｝，Ｇ
Ｔ６＝｛Ｇ２，Ｇ３，Ｇ４｝である。ここで、故障箇所
リストＧＴ６に含まれる故障箇所を正常箇所と呼ぶ。す
なわち、故障論理ゲートは、故障箇所リストＧＴ１０内
の論理ゲートのいずれかであり、故障箇所リストＧＴ６
内の論理ゲートのいずれでもない。したがって、推定さ
れる故障論理ゲートは、集合ＧＴ１０と集合ＧＴ６の補
集合の積集合であらわされ、 ＧＴ１０∩〜ＧＴ６＝｛Ｇ１，Ｇ３，Ｇ４｝∩｛Ｇ１，Ｇ５｝＝｛Ｇ１｝（48） より、故障論理ゲートはＧ１であると推定できる。上記
作業は、故障箇所リストＧＴ１０から故障箇所リストＧ
Ｔ６に含まれる正常箇所を削除する作業と等価である。
路にテストパターン系列Ｔ１０をあたえたとき過渡電源
電流が異常を示し、テストパターン系列Ｔ６をあたえた
とき過渡電源電流が異常を示さなかったと仮定する。こ
こでは、Ｔ１０を異常テストパターン系列、Ｔ６を正常
テストパターン系列と呼ぶ。故障シミュレーションの結
果より、テストパターン系列Ｔ１０，Ｔ６によって検出
可能な故障論理ゲートの集合、すなわち、故障箇所リス
トは、それぞれ、ＧＴ１０＝｛Ｇ１，Ｇ３，Ｇ４｝，Ｇ
Ｔ６＝｛Ｇ２，Ｇ３，Ｇ４｝である。ここで、故障箇所
リストＧＴ６に含まれる故障箇所を正常箇所と呼ぶ。す
なわち、故障論理ゲートは、故障箇所リストＧＴ１０内
の論理ゲートのいずれかであり、故障箇所リストＧＴ６
内の論理ゲートのいずれでもない。したがって、推定さ
れる故障論理ゲートは、集合ＧＴ１０と集合ＧＴ６の補
集合の積集合であらわされ、 ＧＴ１０∩〜ＧＴ６＝｛Ｇ１，Ｇ３，Ｇ４｝∩｛Ｇ１，Ｇ５｝＝｛Ｇ１｝（48） より、故障論理ゲートはＧ１であると推定できる。上記
作業は、故障箇所リストＧＴ１０から故障箇所リストＧ
Ｔ６に含まれる正常箇所を削除する作業と等価である。
【００８９】以上により、故障箇所を論理ゲート単位で
推定することができる。さらに、この発明の故障解決方
法は、論理ゲート単位での故障箇所推定に限定されるも
のではなく、集積回路内部の信号線に故障を仮定し故障
シミュレーションを行なうことにより信号線を単位とし
て故障箇所を推定することもできる。故障リスト生成方法（内部信号線） 図１６に被試験ＣＭＯＳ集積回路を示す。被試験集積回
路は、３つの入力端子Ｉ１，Ｉ２，Ｉ３、２つの出力端
子Ｏ１，Ｏ２、５つの論理ゲートＧ１，Ｇ２，Ｇ３，Ｇ
４，Ｇ５をもち、１２の信号線Ｌ１，Ｌ２，…，Ｌ１２
をもつ。ここで、信号線には入出力信号線も含むものと
し、分岐した信号線はそれぞれ別々の信号線とした。ま
た、出力信号線Ｌ１１，Ｌ１２は出力バッファＧ６，Ｇ
７に接続されているものとする。つまり入力端子Ｉ１は
信号線Ｌ１を通じてインバータ論理ゲートＧ１の入力側
に接続され、入力端子Ｉ２，Ｉ３はそれぞれ信号線Ｌ
２，Ｌ３，Ｌ４を通じてＮＡＮＤ論理ゲートＧ２の入力
側に接続され、論理ゲートＧ１，Ｇ２の各出力側は信号
線Ｌ６，Ｌ７を通じてＮＡＮＤ論理ゲートＧ３の入力側
に接続され、論理ゲートＧ３の出力側は信号線Ｌ８，Ｌ
９を通じてインバータ論理ゲートＧ４の入力側と、信号
線Ｌ８，Ｌ１０を通じてＮＯＲ論理ゲートＧ５の一方の
入力側とに接続され、論理ゲートＧ５の他方の入力側に
入力端子Ｉ３が信号線Ｌ３，Ｌ５を通じて入力側に接続
され、論理ゲートＧ４の出力側は信号線Ｌ１１、バッフ
ァＧ６を通じて出力端子Ｏ１に接続され、論理ゲートＧ
５の出力側は信号線Ｌ１２、バッファＧ７を通じて出力
端子Ｏ２に接続される。図に示していないが論理ゲート
Ｇ１〜Ｇ５および出力バッファＧ６，Ｇ７の各電源端子
は共通の電源に接続されている。
推定することができる。さらに、この発明の故障解決方
法は、論理ゲート単位での故障箇所推定に限定されるも
のではなく、集積回路内部の信号線に故障を仮定し故障
シミュレーションを行なうことにより信号線を単位とし
て故障箇所を推定することもできる。故障リスト生成方法（内部信号線） 図１６に被試験ＣＭＯＳ集積回路を示す。被試験集積回
路は、３つの入力端子Ｉ１，Ｉ２，Ｉ３、２つの出力端
子Ｏ１，Ｏ２、５つの論理ゲートＧ１，Ｇ２，Ｇ３，Ｇ
４，Ｇ５をもち、１２の信号線Ｌ１，Ｌ２，…，Ｌ１２
をもつ。ここで、信号線には入出力信号線も含むものと
し、分岐した信号線はそれぞれ別々の信号線とした。ま
た、出力信号線Ｌ１１，Ｌ１２は出力バッファＧ６，Ｇ
７に接続されているものとする。つまり入力端子Ｉ１は
信号線Ｌ１を通じてインバータ論理ゲートＧ１の入力側
に接続され、入力端子Ｉ２，Ｉ３はそれぞれ信号線Ｌ
２，Ｌ３，Ｌ４を通じてＮＡＮＤ論理ゲートＧ２の入力
側に接続され、論理ゲートＧ１，Ｇ２の各出力側は信号
線Ｌ６，Ｌ７を通じてＮＡＮＤ論理ゲートＧ３の入力側
に接続され、論理ゲートＧ３の出力側は信号線Ｌ８，Ｌ
９を通じてインバータ論理ゲートＧ４の入力側と、信号
線Ｌ８，Ｌ１０を通じてＮＯＲ論理ゲートＧ５の一方の
入力側とに接続され、論理ゲートＧ５の他方の入力側に
入力端子Ｉ３が信号線Ｌ３，Ｌ５を通じて入力側に接続
され、論理ゲートＧ４の出力側は信号線Ｌ１１、バッフ
ァＧ６を通じて出力端子Ｏ１に接続され、論理ゲートＧ
５の出力側は信号線Ｌ１２、バッファＧ７を通じて出力
端子Ｏ２に接続される。図に示していないが論理ゲート
Ｇ１〜Ｇ５および出力バッファＧ６，Ｇ７の各電源端子
は共通の電源に接続されている。
【００９０】上記被試験ＣＭＯＳ集積回路に対しておこ
なった故障シミュレーション結果の一例を図１７に示
す。図１７において、第１列はテストパターン系列の識
別子を示す。図１７の第２列は被試験ＣＭＯＳ集積回路
の入力端子Ｉ１，Ｉ２，Ｉ３にあたえる入力信号を示
し、第３列は各テストパターン系列をあたえたとき被試
験ＣＭＯＳ集積回路の信号線Ｌ１，Ｌ２，…，Ｌ１２に
生じる信号を示し、第４列は各テストパターン系列をあ
たえたとき被試験ＣＭＯＳ集積回路の出力端子Ｏ１，Ｏ
２に生じる信号を示す。ここで、図１７の第２、第３、
第４列における信号“０”，“１”，“Ｒ”，“Ｆ”
は、それぞれ、常時ローレベルの信号＜“０”，“０”
＞（＜＞内の第１要素は初期信号値を示し、第２要素は
最終信号値を示す）、常時ハイレベルの信号（＜
“１”，“１”＞）、ローレベルからハイレベルへの立
ち上がり信号（＜“０”，“１”＞）、ハイレベルから
ローレベルへの立ち下がり信号（＜“１”，“０”＞）
を示す。このため、各テストパターン系列は２つのテス
トパターンからなり、例えば、テストパターン系列Ｔ１
＝“００Ｒ”はI１I２I３ ＝＜“０００”，“００１”
＞を意味する。図１７の第５列は、各テストパターン系
列をあたえたとき過渡電源電流をもちいた試験で検出可
能な故障信号線の集合、すなわち、故障個所リストを示
す。集積回路内部の信号線が断線故障をもつとき、その
故障信号線を入力とする論理ゲートのスイッチング動作
が遅くなり、これに伴って論理回路の過渡電源電流波形
が変化するため、被試験集積回路の過渡電源電流は異常
を示す。このため、あるテストパターン系列をあたえ過
渡電源電流に異常が生じるか否かを観測することによっ
て、上記入力テストパターン系列によりスイッチング動
作を生じる信号線に対し、これらの信号線を入力とする
論理ゲートがスイッチング動作を生じるとき、これらの
論理回路が故障しているか否かを判別することができ
る。
なった故障シミュレーション結果の一例を図１７に示
す。図１７において、第１列はテストパターン系列の識
別子を示す。図１７の第２列は被試験ＣＭＯＳ集積回路
の入力端子Ｉ１，Ｉ２，Ｉ３にあたえる入力信号を示
し、第３列は各テストパターン系列をあたえたとき被試
験ＣＭＯＳ集積回路の信号線Ｌ１，Ｌ２，…，Ｌ１２に
生じる信号を示し、第４列は各テストパターン系列をあ
たえたとき被試験ＣＭＯＳ集積回路の出力端子Ｏ１，Ｏ
２に生じる信号を示す。ここで、図１７の第２、第３、
第４列における信号“０”，“１”，“Ｒ”，“Ｆ”
は、それぞれ、常時ローレベルの信号＜“０”，“０”
＞（＜＞内の第１要素は初期信号値を示し、第２要素は
最終信号値を示す）、常時ハイレベルの信号（＜
“１”，“１”＞）、ローレベルからハイレベルへの立
ち上がり信号（＜“０”，“１”＞）、ハイレベルから
ローレベルへの立ち下がり信号（＜“１”，“０”＞）
を示す。このため、各テストパターン系列は２つのテス
トパターンからなり、例えば、テストパターン系列Ｔ１
＝“００Ｒ”はI１I２I３ ＝＜“０００”，“００１”
＞を意味する。図１７の第５列は、各テストパターン系
列をあたえたとき過渡電源電流をもちいた試験で検出可
能な故障信号線の集合、すなわち、故障個所リストを示
す。集積回路内部の信号線が断線故障をもつとき、その
故障信号線を入力とする論理ゲートのスイッチング動作
が遅くなり、これに伴って論理回路の過渡電源電流波形
が変化するため、被試験集積回路の過渡電源電流は異常
を示す。このため、あるテストパターン系列をあたえ過
渡電源電流に異常が生じるか否かを観測することによっ
て、上記入力テストパターン系列によりスイッチング動
作を生じる信号線に対し、これらの信号線を入力とする
論理ゲートがスイッチング動作を生じるとき、これらの
論理回路が故障しているか否かを判別することができ
る。
【００９１】例えば、図１６に示した被試験ＣＭＯＳ集
積回路にテストパターン系列Ｔ６をあたえると図中に各
部における信号の０，１を表示しているように、被試験
ＣＭＯＳ集積回路内の信号線Ｌ２，Ｌ７，Ｌ８，Ｌ９，
Ｌ１０，Ｌ１１にスイッチングが生じ、さらに被試験Ｃ
ＭＯＳ集積回路内の論理ゲートＧ２，Ｇ３，Ｇ４および
出力バッファＧ６にスイッチングが生じる。信号線Ｌ１
０はスイッチングが生じるが信号線Ｌ１０を入力とする
論理ゲートＧ５はスイッチングが生じない。したがっ
て、信号線Ｌ２，Ｌ７，Ｌ８，Ｌ９，Ｌ１１のいずれか
に故障が存在するとき、テストパターン系列Ｔ６をもち
いた過渡電源電流試験において過渡電源電流に異常が観
測される。すなわち、テストパターン系列Ｔ６をもちい
た過渡電源電流試験により、信号線Ｌ２，Ｌ７，Ｌ８，
Ｌ９，Ｌ１１の故障を検出できる。したがって、テスト
パターン系列Ｔ６に対する故障個所リストは、以上の故
障シミュレーションによりＬＴ６＝｛Ｌ２，Ｌ７，Ｌ
８，Ｌ９，Ｌ１１｝と求めることができる。故障箇所推定方法（信号線） つぎに、この発明の故障解析方法の故障箇所推定方法に
ついて述べる。例えば、図１６に示す被試験ＣＭＯＳ集
積回路にテストパターン系列Ｔ１，Ｔ２，Ｔ４をあたえ
たとき、すべてのテストパターン系列に対して過渡電源
電流が異常を示した場合を考える。故障シミュレーショ
ンの結果（図１７）より、テストパターン系列Ｔ２，Ｔ
４，Ｔ６によって検出可能な故障信号線の集合、すなわ
ち、故障箇所リスト（故障検出可能内部信号線）は、そ
れぞれ、ＬＴ１＝｛Ｌ３，Ｌ５，Ｌ１２｝，ＬＴ２＝
｛Ｌ３，Ｌ４，Ｌ５，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１
１，Ｌ１２｝，ＬＴ４＝｛Ｌ３，Ｌ４｝であるので、推
定される故障信号線は、集合ＬＴ１，ＬＴ２，ＬＴ４の
積集合であらわされる。すなわち、 ＬＴ１∩ＬＴ２∩ＬＴ４＝｛Ｌ３｝ （４９） となり、故障信号線はＬ３であると推定できる。
積回路にテストパターン系列Ｔ６をあたえると図中に各
部における信号の０，１を表示しているように、被試験
ＣＭＯＳ集積回路内の信号線Ｌ２，Ｌ７，Ｌ８，Ｌ９，
Ｌ１０，Ｌ１１にスイッチングが生じ、さらに被試験Ｃ
ＭＯＳ集積回路内の論理ゲートＧ２，Ｇ３，Ｇ４および
出力バッファＧ６にスイッチングが生じる。信号線Ｌ１
０はスイッチングが生じるが信号線Ｌ１０を入力とする
論理ゲートＧ５はスイッチングが生じない。したがっ
て、信号線Ｌ２，Ｌ７，Ｌ８，Ｌ９，Ｌ１１のいずれか
に故障が存在するとき、テストパターン系列Ｔ６をもち
いた過渡電源電流試験において過渡電源電流に異常が観
測される。すなわち、テストパターン系列Ｔ６をもちい
た過渡電源電流試験により、信号線Ｌ２，Ｌ７，Ｌ８，
Ｌ９，Ｌ１１の故障を検出できる。したがって、テスト
パターン系列Ｔ６に対する故障個所リストは、以上の故
障シミュレーションによりＬＴ６＝｛Ｌ２，Ｌ７，Ｌ
８，Ｌ９，Ｌ１１｝と求めることができる。故障箇所推定方法（信号線） つぎに、この発明の故障解析方法の故障箇所推定方法に
ついて述べる。例えば、図１６に示す被試験ＣＭＯＳ集
積回路にテストパターン系列Ｔ１，Ｔ２，Ｔ４をあたえ
たとき、すべてのテストパターン系列に対して過渡電源
電流が異常を示した場合を考える。故障シミュレーショ
ンの結果（図１７）より、テストパターン系列Ｔ２，Ｔ
４，Ｔ６によって検出可能な故障信号線の集合、すなわ
ち、故障箇所リスト（故障検出可能内部信号線）は、そ
れぞれ、ＬＴ１＝｛Ｌ３，Ｌ５，Ｌ１２｝，ＬＴ２＝
｛Ｌ３，Ｌ４，Ｌ５，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１
１，Ｌ１２｝，ＬＴ４＝｛Ｌ３，Ｌ４｝であるので、推
定される故障信号線は、集合ＬＴ１，ＬＴ２，ＬＴ４の
積集合であらわされる。すなわち、 ＬＴ１∩ＬＴ２∩ＬＴ４＝｛Ｌ３｝ （４９） となり、故障信号線はＬ３であると推定できる。
【００９２】また、この故障信号線Ｌ３は、テストパタ
ーン系列Ｔ２の故障箇所リストＬＴ２＝｛Ｌ３，Ｌ４，
Ｌ５，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２｝を
基準（基準故障箇所リスト）とし、故障箇所リストＬＴ
１およびＬＴ４に含まれない故障箇所（非故障箇所）を
基準故障箇所リストから順次削除することによって推定
することができる。はじめに、基準故障箇所リストＬＴ
２を仮定する。 ｛Ｌ３，Ｌ４，Ｌ５，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１
１，Ｌ１２｝ つぎに、基準故障箇所リストから故障箇所リストＬＴ１
に含まれない非故障箇所｛Ｌ１，Ｌ２，Ｌ４，Ｌ６，Ｌ
７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１｝を削除する。ここ
で、非故障箇所のリストは故障箇所集合ＬＴ１の補集合
（〜ＬＴ１と示す）であらわされる。したがって、基準
故障箇所リストは、Ｌ４，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，
Ｌ１１を削除することによって、 ｛Ｌ３，Ｌ５，Ｌ１２｝ となる。同様に、基準故障箇所リストから故障箇所リス
トＬＴ４に含まれない非故障箇所〜ＬＴ４＝｛Ｌ１，Ｌ
２，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，
Ｌ１２｝を削除する。基準故障箇所リストは、 ｛Ｌ３｝ となり、故障箇所をＬ３と推定することができる。
ーン系列Ｔ２の故障箇所リストＬＴ２＝｛Ｌ３，Ｌ４，
Ｌ５，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２｝を
基準（基準故障箇所リスト）とし、故障箇所リストＬＴ
１およびＬＴ４に含まれない故障箇所（非故障箇所）を
基準故障箇所リストから順次削除することによって推定
することができる。はじめに、基準故障箇所リストＬＴ
２を仮定する。 ｛Ｌ３，Ｌ４，Ｌ５，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１
１，Ｌ１２｝ つぎに、基準故障箇所リストから故障箇所リストＬＴ１
に含まれない非故障箇所｛Ｌ１，Ｌ２，Ｌ４，Ｌ６，Ｌ
７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１｝を削除する。ここ
で、非故障箇所のリストは故障箇所集合ＬＴ１の補集合
（〜ＬＴ１と示す）であらわされる。したがって、基準
故障箇所リストは、Ｌ４，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，
Ｌ１１を削除することによって、 ｛Ｌ３，Ｌ５，Ｌ１２｝ となる。同様に、基準故障箇所リストから故障箇所リス
トＬＴ４に含まれない非故障箇所〜ＬＴ４＝｛Ｌ１，Ｌ
２，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ１１，
Ｌ１２｝を削除する。基準故障箇所リストは、 ｛Ｌ３｝ となり、故障箇所をＬ３と推定することができる。
【００９３】また、図１６に示す被試験ＣＭＯＳ集積回
路にテストパターン系列Ｔ１０をあたえたとき過渡電源
電流が異常を示し、テストパターン系列Ｔ６およびＴ１
２をあたえたときいずれも過渡電源電流が異常を示さな
かったと仮定する。ここで、Ｔ１０を異常テストパター
ン系列、Ｔ６およびＴ１２を正常テストパターン系列と
呼ぶ。故障シミュレーションの結果より、テストパター
ン系列Ｔ１０，Ｔ６，Ｔ１２によって検出可能な故障信
号線の集合、すなわち、故障箇所リストは、それぞれ、
ＬＴ１０＝｛Ｌ１，Ｌ６，Ｌ８，Ｌ９，Ｌ１１｝，ＬＴ
６＝｛Ｌ２，Ｌ７，Ｌ８，Ｌ９，Ｌ１１｝，ＬＴ１２＝
｛Ｌ１｝である。ここで、故障箇所リストＬＴ６および
ＬＴ１２に含まれる故障箇所を正常箇所と呼ぶ。すなわ
ち、故障信号線は、集合ＬＴ１０内の信号線のいずれか
であり、集合ＬＴ６内の信号線または集合ＬＴ１２内の
信号線のいずれでもない。したがって、推定される故障
信号線は、集合ＬＴ１０とＬＴ６の補集合（〜ＬＴ６＝
｛Ｌ１，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ１０，Ｌ１
２｝），ＬＴ１２の補集合（〜ＬＴ１２＝｛Ｌ２，Ｌ
３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ
１１，Ｌ１２｝）の積集合であらわされ、 ＬＴ１０∩〜ＬＴ６∩〜ＬＴ１２＝｛Ｌ６｝ （５０） より、故障信号線はＬ６であると推定できる。上記作業
は、故障箇所リストＬＴ１０から故障箇所リストＬＴ６
およびＬＴ１２に含まれる正常箇所を削除する作業と等
価である。
路にテストパターン系列Ｔ１０をあたえたとき過渡電源
電流が異常を示し、テストパターン系列Ｔ６およびＴ１
２をあたえたときいずれも過渡電源電流が異常を示さな
かったと仮定する。ここで、Ｔ１０を異常テストパター
ン系列、Ｔ６およびＴ１２を正常テストパターン系列と
呼ぶ。故障シミュレーションの結果より、テストパター
ン系列Ｔ１０，Ｔ６，Ｔ１２によって検出可能な故障信
号線の集合、すなわち、故障箇所リストは、それぞれ、
ＬＴ１０＝｛Ｌ１，Ｌ６，Ｌ８，Ｌ９，Ｌ１１｝，ＬＴ
６＝｛Ｌ２，Ｌ７，Ｌ８，Ｌ９，Ｌ１１｝，ＬＴ１２＝
｛Ｌ１｝である。ここで、故障箇所リストＬＴ６および
ＬＴ１２に含まれる故障箇所を正常箇所と呼ぶ。すなわ
ち、故障信号線は、集合ＬＴ１０内の信号線のいずれか
であり、集合ＬＴ６内の信号線または集合ＬＴ１２内の
信号線のいずれでもない。したがって、推定される故障
信号線は、集合ＬＴ１０とＬＴ６の補集合（〜ＬＴ６＝
｛Ｌ１，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ１０，Ｌ１
２｝），ＬＴ１２の補集合（〜ＬＴ１２＝｛Ｌ２，Ｌ
３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１０，Ｌ
１１，Ｌ１２｝）の積集合であらわされ、 ＬＴ１０∩〜ＬＴ６∩〜ＬＴ１２＝｛Ｌ６｝ （５０） より、故障信号線はＬ６であると推定できる。上記作業
は、故障箇所リストＬＴ１０から故障箇所リストＬＴ６
およびＬＴ１２に含まれる正常箇所を削除する作業と等
価である。
【００９４】以上により、故障箇所を信号線単位で推定
することができる。さらに、この発明の故障解析方法
は、論理ゲートを接続する信号線単位での故障箇所推定
に限定されるものではなく、論理ゲート内部の信号線に
故障を仮定し故障シミュレーションを行なうことにより
論理ゲート内部の信号線に対しても故障箇所を推定する
こともできる。さらに信号伝搬パスを単位として故障箇
所を推定することもできる。その場合の故障リストの生
成を以下に述べる。論理シミュレーションの結果が記憶
されている記憶装置の記憶内容から、各テストパターン
系列ごとに、各信号伝搬パス上の各部がすべてスイッチ
ングしているか否かを調べ、すべてスイッチングしてい
れば、そのテストパターン系列と、その信号伝搬パスと
を故障リストに登録する。つまり例えば論理ゲート単位
の論理シミュレーションでは、図１４に示した半導体集
積回路の場合には、各テストパターン系列に対し、図１
５に示したように各入力端子、各内部ノード、各出力端
子が変化する。よって例えば信号伝搬パスが＜Ｉ１，Ｎ
１，Ｎ３，Ｏ１＞の場合、論理シミュレーションの結果
の記憶装置から、テストパターン系列Ｔ９に対し、Ｉ１
がＲ、Ｎ１がＦ、Ｎ３がＲ、Ｏ１がＦであり、このパス
上のすべての各部がスイッチングする。またテストパタ
ーン系列Ｔ１０，Ｔ１１に対してもＩ１がＲ、Ｎ１が
Ｆ、Ｎ３がＲ、Ｏ１がＦであり、同様にこのパス上の全
ての各部がスイッチングする。よって故障リストに信号
伝搬パス＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞に対し、テストパ
ターン系列Ｔ９，Ｔ１０，Ｔ１１を登録し、又はテスト
パターン系列Ｔ９，Ｔ１０，Ｔ１１のそれぞれに対し、
パス＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞を登録する。同様にし
て例えば内部信号線単位の論理シミュレーションでは、
図１６に示した半導体集積回路の場合には、各テストパ
ターン系列に対し、図１７に示したように、各入力端
子、各内部信号線、各出力端子が変化する。よって例え
ば信号伝搬パスが＜Ｉ３，Ｌ３，Ｌ５，Ｌ１２，Ｏ２＞
の場合、論理シミュレーションの結果の記憶装置から、
テストパターン系列Ｔ１に対し、Ｉ３がＲ、Ｌ３がＲ、
Ｌ５がＲ、Ｌ１２がＦ、Ｏ２がＦであり、このパス上の
全ての各部がスイッチングする。またテストパターン系
列Ｔ２に対してもＩ３がＲ、Ｌ３がＲ、Ｌ５がＲ、Ｌ１
２がＦ、Ｏ２がＦであり、同様にこのパス上の全ての各
部がスイッチングする。よって故障リストに信号伝搬パ
ス＜Ｉ３，Ｌ３，Ｌ５，Ｌ１２，Ｏ２＞に対し、テスト
パターン系列Ｔ１，Ｔ２を登録し、又はテストパターン
系列Ｔ１，Ｔ２に対してパス＜Ｉ３，Ｌ３，Ｌ５，Ｌ１
２，Ｏ２＞をそれぞれ登録する。ここで、故障リストに
登録される信号伝搬パスは、被試験回路の入力端子から
出力端子まで到達するパスに限定されるものではなく、
例えば図１６に示した半導体集積回路の＜Ｉ１，Ｎ１
＞、または図１６に示した半導体集積回路の＜Ｉ１，Ｌ
１，Ｌ６＞のように出力端子まで到達しない信号伝搬パ
スを対象とすることもできる。
することができる。さらに、この発明の故障解析方法
は、論理ゲートを接続する信号線単位での故障箇所推定
に限定されるものではなく、論理ゲート内部の信号線に
故障を仮定し故障シミュレーションを行なうことにより
論理ゲート内部の信号線に対しても故障箇所を推定する
こともできる。さらに信号伝搬パスを単位として故障箇
所を推定することもできる。その場合の故障リストの生
成を以下に述べる。論理シミュレーションの結果が記憶
されている記憶装置の記憶内容から、各テストパターン
系列ごとに、各信号伝搬パス上の各部がすべてスイッチ
ングしているか否かを調べ、すべてスイッチングしてい
れば、そのテストパターン系列と、その信号伝搬パスと
を故障リストに登録する。つまり例えば論理ゲート単位
の論理シミュレーションでは、図１４に示した半導体集
積回路の場合には、各テストパターン系列に対し、図１
５に示したように各入力端子、各内部ノード、各出力端
子が変化する。よって例えば信号伝搬パスが＜Ｉ１，Ｎ
１，Ｎ３，Ｏ１＞の場合、論理シミュレーションの結果
の記憶装置から、テストパターン系列Ｔ９に対し、Ｉ１
がＲ、Ｎ１がＦ、Ｎ３がＲ、Ｏ１がＦであり、このパス
上のすべての各部がスイッチングする。またテストパタ
ーン系列Ｔ１０，Ｔ１１に対してもＩ１がＲ、Ｎ１が
Ｆ、Ｎ３がＲ、Ｏ１がＦであり、同様にこのパス上の全
ての各部がスイッチングする。よって故障リストに信号
伝搬パス＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞に対し、テストパ
ターン系列Ｔ９，Ｔ１０，Ｔ１１を登録し、又はテスト
パターン系列Ｔ９，Ｔ１０，Ｔ１１のそれぞれに対し、
パス＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞を登録する。同様にし
て例えば内部信号線単位の論理シミュレーションでは、
図１６に示した半導体集積回路の場合には、各テストパ
ターン系列に対し、図１７に示したように、各入力端
子、各内部信号線、各出力端子が変化する。よって例え
ば信号伝搬パスが＜Ｉ３，Ｌ３，Ｌ５，Ｌ１２，Ｏ２＞
の場合、論理シミュレーションの結果の記憶装置から、
テストパターン系列Ｔ１に対し、Ｉ３がＲ、Ｌ３がＲ、
Ｌ５がＲ、Ｌ１２がＦ、Ｏ２がＦであり、このパス上の
全ての各部がスイッチングする。またテストパターン系
列Ｔ２に対してもＩ３がＲ、Ｌ３がＲ、Ｌ５がＲ、Ｌ１
２がＦ、Ｏ２がＦであり、同様にこのパス上の全ての各
部がスイッチングする。よって故障リストに信号伝搬パ
ス＜Ｉ３，Ｌ３，Ｌ５，Ｌ１２，Ｏ２＞に対し、テスト
パターン系列Ｔ１，Ｔ２を登録し、又はテストパターン
系列Ｔ１，Ｔ２に対してパス＜Ｉ３，Ｌ３，Ｌ５，Ｌ１
２，Ｏ２＞をそれぞれ登録する。ここで、故障リストに
登録される信号伝搬パスは、被試験回路の入力端子から
出力端子まで到達するパスに限定されるものではなく、
例えば図１６に示した半導体集積回路の＜Ｉ１，Ｎ１
＞、または図１６に示した半導体集積回路の＜Ｉ１，Ｌ
１，Ｌ６＞のように出力端子まで到達しない信号伝搬パ
スを対象とすることもできる。
【００９５】このようにして、故障が起こり得る信号伝
搬パスの全てについて、故障リストを作る。図１４に示
した半導体集積回路について論理ゲートがスイッチング
するかの論理シミュレーションを行なった場合の故障リ
ストは図３９に示すようになり、図１６に示した半導体
集積回路について内部信号線がスイッチングするかの論
理シミュレーションを行なった場合の故障リストは図４
０に示すようになる。この信号伝搬パス単位で故障箇所
を推定する方法としては、先に論理ゲート単位、信号線
単位での故障箇所の推定と同様の手法をもちいることが
できる。図１４に示す被試験ＣＭＯＳ集積回路にテスト
パターン系列Ｔ９、Ｔ１０をあたえたとき、両テストパ
ターン系列に対して過渡電源電流が異常を示した場合は
テストパターン系列Ｔ９の故障箇所リストは＜Ｉ１，Ｎ
１，Ｎ３，Ｏ１＞，＜Ｉ１，Ｎ１，Ｎ３，Ｏ２＞であ
り、テストパターン系列Ｔ１０の故障箇所リストは＜Ｉ
１，Ｎ１，Ｎ３，Ｏ１＞である。これら両故障箇所リス
ト中の共通要素＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞が故障信号
伝搬パスと推定される。
搬パスの全てについて、故障リストを作る。図１４に示
した半導体集積回路について論理ゲートがスイッチング
するかの論理シミュレーションを行なった場合の故障リ
ストは図３９に示すようになり、図１６に示した半導体
集積回路について内部信号線がスイッチングするかの論
理シミュレーションを行なった場合の故障リストは図４
０に示すようになる。この信号伝搬パス単位で故障箇所
を推定する方法としては、先に論理ゲート単位、信号線
単位での故障箇所の推定と同様の手法をもちいることが
できる。図１４に示す被試験ＣＭＯＳ集積回路にテスト
パターン系列Ｔ９、Ｔ１０をあたえたとき、両テストパ
ターン系列に対して過渡電源電流が異常を示した場合は
テストパターン系列Ｔ９の故障箇所リストは＜Ｉ１，Ｎ
１，Ｎ３，Ｏ１＞，＜Ｉ１，Ｎ１，Ｎ３，Ｏ２＞であ
り、テストパターン系列Ｔ１０の故障箇所リストは＜Ｉ
１，Ｎ１，Ｎ３，Ｏ１＞である。これら両故障箇所リス
ト中の共通要素＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞が故障信号
伝搬パスと推定される。
【００９６】あるいは、テストパターン系列Ｔ９の故障
箇所リスト（基準故障箇所リスト）＜Ｉ１，Ｎ１，Ｎ
３，Ｏ１＞，＜Ｉ１，Ｎ１，Ｎ３，Ｏ２＞から、テスト
パターン系列Ｔ１０の故障箇所リスト＜Ｉ１，Ｎ１，Ｎ
３，Ｏ１＞に含まれない故障箇所（非故障箇所）＜Ｉ
３，Ｏ２＞，＜Ｉ３，Ｎ２，Ｎ３，Ｏ１＞，＜Ｉ３，Ｎ
２，Ｎ３，Ｏ２＞，＜Ｉ２，Ｎ２，Ｎ３，Ｏ１＞，＜Ｉ
１，Ｎ１，Ｎ３，Ｏ２＞を除去し、残った＜Ｉ１，Ｎ
１，Ｎ３，Ｏ１＞を故障信号伝搬パスと推定する。
箇所リスト（基準故障箇所リスト）＜Ｉ１，Ｎ１，Ｎ
３，Ｏ１＞，＜Ｉ１，Ｎ１，Ｎ３，Ｏ２＞から、テスト
パターン系列Ｔ１０の故障箇所リスト＜Ｉ１，Ｎ１，Ｎ
３，Ｏ１＞に含まれない故障箇所（非故障箇所）＜Ｉ
３，Ｏ２＞，＜Ｉ３，Ｎ２，Ｎ３，Ｏ１＞，＜Ｉ３，Ｎ
２，Ｎ３，Ｏ２＞，＜Ｉ２，Ｎ２，Ｎ３，Ｏ１＞，＜Ｉ
１，Ｎ１，Ｎ３，Ｏ２＞を除去し、残った＜Ｉ１，Ｎ
１，Ｎ３，Ｏ１＞を故障信号伝搬パスと推定する。
【００９７】またテストパターン系列Ｔ９に対しては過
渡電源電流が異常を示したが、テストパターン系列Ｔ１
０に対しては過渡電源電流が異常を示さなかったと仮定
する。この場合、異常が生じたテストパターン系列Ｔ９
の故障箇所リスト＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞，＜Ｉ
１，Ｎ１，Ｎ３，Ｏ２＞から、正常であったテストパタ
ーン系列Ｔ１０の故障箇所リスト＜Ｉ１，Ｎ１，Ｎ３，
Ｏ１＞を削除して＜Ｉ１，Ｎ１，Ｎ３，Ｏ２＞を故障信
号パスと推定する。
渡電源電流が異常を示したが、テストパターン系列Ｔ１
０に対しては過渡電源電流が異常を示さなかったと仮定
する。この場合、異常が生じたテストパターン系列Ｔ９
の故障箇所リスト＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞，＜Ｉ
１，Ｎ１，Ｎ３，Ｏ２＞から、正常であったテストパタ
ーン系列Ｔ１０の故障箇所リスト＜Ｉ１，Ｎ１，Ｎ３，
Ｏ１＞を削除して＜Ｉ１，Ｎ１，Ｎ３，Ｏ２＞を故障信
号パスと推定する。
【００９８】さらに、この発明の故障解析方法はＣＭＯ
Ｓ集積回路に限定されるものではなく、他のタイプの半
導体集積回路にも適用することができる。
Ｓ集積回路に限定されるものではなく、他のタイプの半
導体集積回路にも適用することができる。
【００９９】
【発明の実施の形態】以下、この発明の実施例について
説明する。図１８はこの発明の実施例で使用される故障
解析装置の構成の一例を示している。この故障解析装置
１００は、被試験半導体集積回路ＤＵＴの入力端子に２
つ以上のテストパターンからなるテストパターン系列を
入力するテストパターン系列入力手段１０１と、上記テ
ストパターン系列を入力したときに発生する上記被試験
半導体集積回路ＤＵＴの過渡電源電流を測定し、上記過
渡電源電流が異常を示すか否かを決定する過渡電源電流
試験手段１０２と、上記被試験半導体集積回路ＤＵＴの
過渡電源電流が異常を示す複数のテストパターン系列を
格納しておく異常パターン系列記憶手段１０３と、上記
被試験半導体集積回路ＤＵＴの過渡電源電流が異常を示
さない複数のテストパターン系列を格納しておく正常パ
ターン系列記憶手段１０４と、上記異常パターン系列記
憶手段１０３および上記正常パターン系列記憶手段１０
４に格納された各テストパターン系列に対し故障シミュ
レーションを行ない、上記テストパターン系列とそのテ
ストパターン系列にて検出される故障推定箇所のリスト
を作成する故障箇所リスト生成手段１０５と、上記故障
箇所リスト生成手段１０５から得られた１以上の故障推
定箇所リストをもとに上記被試験半導体集積回路ＤＵＴ
内部の故障箇所を推定する故障箇所推定手段１０６と、
によって構成されている。テストパターン系列入力手段
１０１は、汎用のデジタル・データ発生器、例えば、ソ
ニー・テクトロニクス株式会社製のデータ・タイム・ジ
ェネレータＨＦＳ９００９（メインフレーム）、ＨＦＳ
９ＤＧ２（データ・タイム・ジェネレータ・モジュー
ル）でもよいし、集積回路自動試験装置（ＡＴＥ）、例
えば、株式会社アドバンテスト製のロジック・テスタＴ
６６７１Ｅのパターンジェネレータ、あるいはランダム
パターン発生器でもよい。過渡電源電流試験（パルス幅） 図１９は、この発明の実施例で使用される過渡電源電流
試験手段１０２の構成の一例を示している。この過渡電
源電流試験手段１０２ａは、被試験半導体集積回路ＤＵ
Ｔに電流を供給する電源２０１と、テストパターン系列
入力手段１０１が出力したテストパターン系列により生
じる過渡電源電流波形ＩDDT を測定する過渡電源電流波
形測定器２０２と、過渡電源電流波形測定器２０２によ
って測定された電源電流波形ＩDDT のパルス幅を測定
し、被試験パスの信号伝搬遅延時間を求める遅延時間評
価器２０３と、遅延時間評価器２０３から得られた遅延
時間を既定の値と比較し、故障の有無を決定する故障検
出器２０４と、によって構成されている。電源２０１
は、汎用の安定化電源、例えば、株式会社アドバンテス
ト製の電圧／電流発生器Ｒ６１４４でもよいし、集積回
路自動試験装置（ＡＴＥ）、例えば、株式会社アドバン
テスト製のロジック・テスタＴ６６７１Ｅのプログラム
可能なデバイス電源（programable power supply,PPS）
でもよいし、容量の大きなコンデンサでもよい。ただ
し、電源２０１には電流応答が高速なものが望まれ、電
源２０１はデバイスの直近に配置するのが好ましい。過
渡電源電流波形測定器２０２は以下に述べるように図２
０に示すように構成することもできるし、図２１に示す
ように構成することもできる。
説明する。図１８はこの発明の実施例で使用される故障
解析装置の構成の一例を示している。この故障解析装置
１００は、被試験半導体集積回路ＤＵＴの入力端子に２
つ以上のテストパターンからなるテストパターン系列を
入力するテストパターン系列入力手段１０１と、上記テ
ストパターン系列を入力したときに発生する上記被試験
半導体集積回路ＤＵＴの過渡電源電流を測定し、上記過
渡電源電流が異常を示すか否かを決定する過渡電源電流
試験手段１０２と、上記被試験半導体集積回路ＤＵＴの
過渡電源電流が異常を示す複数のテストパターン系列を
格納しておく異常パターン系列記憶手段１０３と、上記
被試験半導体集積回路ＤＵＴの過渡電源電流が異常を示
さない複数のテストパターン系列を格納しておく正常パ
ターン系列記憶手段１０４と、上記異常パターン系列記
憶手段１０３および上記正常パターン系列記憶手段１０
４に格納された各テストパターン系列に対し故障シミュ
レーションを行ない、上記テストパターン系列とそのテ
ストパターン系列にて検出される故障推定箇所のリスト
を作成する故障箇所リスト生成手段１０５と、上記故障
箇所リスト生成手段１０５から得られた１以上の故障推
定箇所リストをもとに上記被試験半導体集積回路ＤＵＴ
内部の故障箇所を推定する故障箇所推定手段１０６と、
によって構成されている。テストパターン系列入力手段
１０１は、汎用のデジタル・データ発生器、例えば、ソ
ニー・テクトロニクス株式会社製のデータ・タイム・ジ
ェネレータＨＦＳ９００９（メインフレーム）、ＨＦＳ
９ＤＧ２（データ・タイム・ジェネレータ・モジュー
ル）でもよいし、集積回路自動試験装置（ＡＴＥ）、例
えば、株式会社アドバンテスト製のロジック・テスタＴ
６６７１Ｅのパターンジェネレータ、あるいはランダム
パターン発生器でもよい。過渡電源電流試験（パルス幅） 図１９は、この発明の実施例で使用される過渡電源電流
試験手段１０２の構成の一例を示している。この過渡電
源電流試験手段１０２ａは、被試験半導体集積回路ＤＵ
Ｔに電流を供給する電源２０１と、テストパターン系列
入力手段１０１が出力したテストパターン系列により生
じる過渡電源電流波形ＩDDT を測定する過渡電源電流波
形測定器２０２と、過渡電源電流波形測定器２０２によ
って測定された電源電流波形ＩDDT のパルス幅を測定
し、被試験パスの信号伝搬遅延時間を求める遅延時間評
価器２０３と、遅延時間評価器２０３から得られた遅延
時間を既定の値と比較し、故障の有無を決定する故障検
出器２０４と、によって構成されている。電源２０１
は、汎用の安定化電源、例えば、株式会社アドバンテス
ト製の電圧／電流発生器Ｒ６１４４でもよいし、集積回
路自動試験装置（ＡＴＥ）、例えば、株式会社アドバン
テスト製のロジック・テスタＴ６６７１Ｅのプログラム
可能なデバイス電源（programable power supply,PPS）
でもよいし、容量の大きなコンデンサでもよい。ただ
し、電源２０１には電流応答が高速なものが望まれ、電
源２０１はデバイスの直近に配置するのが好ましい。過
渡電源電流波形測定器２０２は以下に述べるように図２
０に示すように構成することもできるし、図２１に示す
ように構成することもできる。
【０１００】つまり図２０はこの発明の実施例で使用さ
れる過渡電源電流波形測定器２０２の構成の一例を示し
ている。この過渡電源電流波形測定器２０２ａは、被試
験回路ＤＵＴの電源端子の間に流れる電流波形を検出し
て電圧波形に変換する電流センサ３０１と、電流センサ
３０１により変換された電圧波形を測定する波形測定器
３０２と、によって構成されている。電流センサ３０１
は、電源２０１とＤＵＴ間に接続された電源ラインのま
わりの磁界の変化を利用して過渡電源電流波形を電圧波
形に変換する。誘導型電流センサでもよいし、電源ライ
ンに、抵抗値の小さな抵抗素子を直列に挿入し、抵抗素
子に流れる過渡電源電流波形をオームの法則に従って抵
抗素子の両端の電圧変化に変換する、抵抗型電流センサ
でもよい。ただし、過渡電源電流波形に電源ラインのイ
ンダクタンス成分によるリンギングが生じないように、
電流センサ３０１は小型のものが望ましい。波形測定器
３０２は、オシロスコープ、例えば、ソニー・テクトロ
ニクス株式会社製のデジタル・オシロスコープＴＤＳ７
８４Ａでもよいし、集積回路自動試験装置（ＡＴＥ）、
例えば、株式会社アドバンテスト製のロジック・テスタ
Ｔ６６７１Ｅのデジタイザでもよい。
れる過渡電源電流波形測定器２０２の構成の一例を示し
ている。この過渡電源電流波形測定器２０２ａは、被試
験回路ＤＵＴの電源端子の間に流れる電流波形を検出し
て電圧波形に変換する電流センサ３０１と、電流センサ
３０１により変換された電圧波形を測定する波形測定器
３０２と、によって構成されている。電流センサ３０１
は、電源２０１とＤＵＴ間に接続された電源ラインのま
わりの磁界の変化を利用して過渡電源電流波形を電圧波
形に変換する。誘導型電流センサでもよいし、電源ライ
ンに、抵抗値の小さな抵抗素子を直列に挿入し、抵抗素
子に流れる過渡電源電流波形をオームの法則に従って抵
抗素子の両端の電圧変化に変換する、抵抗型電流センサ
でもよい。ただし、過渡電源電流波形に電源ラインのイ
ンダクタンス成分によるリンギングが生じないように、
電流センサ３０１は小型のものが望ましい。波形測定器
３０２は、オシロスコープ、例えば、ソニー・テクトロ
ニクス株式会社製のデジタル・オシロスコープＴＤＳ７
８４Ａでもよいし、集積回路自動試験装置（ＡＴＥ）、
例えば、株式会社アドバンテスト製のロジック・テスタ
Ｔ６６７１Ｅのデジタイザでもよい。
【０１０１】図２１はこの発明の実施例で使用される過
渡電源電流波形測定器２０２の構成の別の一例を示して
いる。この過渡電源電流波形測定器２０２ｂは、電源ラ
インに直列に挿入された切断するスイッチ４０１と、ス
イッチ４０１と被試験回路ＤＵＴの接続点及び接地間に
接続され、被試験回路ＤＵＴに電流を供給するコンデン
サ４０２と、コンデンサ４０２の被試験回路ＤＵＴ側の
端子の電圧変化ｖ（ｔ）を測定する波形測定器４０３
と、波形測定器４０３によって測定された電圧波形ｖ
（ｔ）を時間微分する波形微分器４０４と、によって構
成されている。被試験回路ＤＵＴが過渡状態のときコン
デンサ４０２から被試験回路ＤＵＴに流れ込む電流、す
なわち過渡電源電流ＩDDT は、コンデンサ４０２の容量
をＣとし、コンデンサ４０２の被試験回路ＤＵＴ側の端
子の電圧をｖ（ｔ）とすると、
渡電源電流波形測定器２０２の構成の別の一例を示して
いる。この過渡電源電流波形測定器２０２ｂは、電源ラ
インに直列に挿入された切断するスイッチ４０１と、ス
イッチ４０１と被試験回路ＤＵＴの接続点及び接地間に
接続され、被試験回路ＤＵＴに電流を供給するコンデン
サ４０２と、コンデンサ４０２の被試験回路ＤＵＴ側の
端子の電圧変化ｖ（ｔ）を測定する波形測定器４０３
と、波形測定器４０３によって測定された電圧波形ｖ
（ｔ）を時間微分する波形微分器４０４と、によって構
成されている。被試験回路ＤＵＴが過渡状態のときコン
デンサ４０２から被試験回路ＤＵＴに流れ込む電流、す
なわち過渡電源電流ＩDDT は、コンデンサ４０２の容量
をＣとし、コンデンサ４０２の被試験回路ＤＵＴ側の端
子の電圧をｖ（ｔ）とすると、
【０１０２】
【数２４】
【０１０３】とあらわされる。したがって、コンデンサ
４０２の電圧波形ｖ（ｔ）を時間微分することにより、
被試験回路ＤＵＴを流れる過渡電源電流波形を求めるこ
とができる。ここで、スイッチ４０１は、電源ラインの
容量成分やインダクタンス成分を切り離し、被試験回路
ＤＵＴに流れ込むすべての電流をコンデンサ４０２から
供給するためにもちいられる。波形測定器４０３は、オ
シロスコープ、例えば、ソニー・テクトロニクス株式会
社製のデジタル・オシロスコープＴＤＳ７８４Ａでもよ
いし、集積回路自動試験装置（ＡＴＥ）、例えば、株式
会社アドバンテスト製のロジック・テスタＴ６６７１Ｅ
のデジタイザでもよい。波形微分器４０４は、ハードウ
ェアで構成してもよいし、ソフトウェアで構成すること
もできる。
４０２の電圧波形ｖ（ｔ）を時間微分することにより、
被試験回路ＤＵＴを流れる過渡電源電流波形を求めるこ
とができる。ここで、スイッチ４０１は、電源ラインの
容量成分やインダクタンス成分を切り離し、被試験回路
ＤＵＴに流れ込むすべての電流をコンデンサ４０２から
供給するためにもちいられる。波形測定器４０３は、オ
シロスコープ、例えば、ソニー・テクトロニクス株式会
社製のデジタル・オシロスコープＴＤＳ７８４Ａでもよ
いし、集積回路自動試験装置（ＡＴＥ）、例えば、株式
会社アドバンテスト製のロジック・テスタＴ６６７１Ｅ
のデジタイザでもよい。波形微分器４０４は、ハードウ
ェアで構成してもよいし、ソフトウェアで構成すること
もできる。
【０１０４】遅延時間評価器２０３及び故障検出器２０
４はハードウェアで構成してもよいし、ソフトウェアで
構成してもよい。つぎに、この過渡電源電流試験手段１
０２ａを使用して半導体集積回路の試験を行なう場合の
動作を説明する。図２２はこの発明の過渡電源電流試験
方法の処理手順を示している。テストパターン系列入力
手段１０１は、ステップ５０１において、被試験回路Ｄ
ＵＴを活性化するテストパターン系列を入力する。ステ
ップ５０２において、過渡電源電流波形測定器２０２
が、電源から被試験回路ＤＵＴの電源ピンに流れ込む電
源電流の過渡応答波形ＩDDT を測定する。つぎに、ステ
ップ５０３において、遅延時間評価器２０３が、被試験
パスの遅延時間を求めるために、過渡電源電流波形測定
器２０２によって測定された過渡電源電流波形ＩDDTの
パルス幅を測定する。最後に、ステップ５０４におい
て、故障検出器２０４が、遅延時間評価器２０３によっ
て求められた過渡電源電流波形ＩDDT のパルス幅を既定
の値と比較し、比較の結果が故障の検出条件を満たした
場合、ステップ５０５において“故障あり”と判断し、
比較の結果が故障の検出条件を満たさない場合、ステッ
プ５０６において“故障なし”と判断して、処理を終了
する。ここで、電源２０１は、半導体集積回路試験の処
理中、すなわち、ステップ５０１，５０２，５０３，５
０４，５０５，５０６のすべてにわたり、被試験回路Ｄ
ＵＴに指定された電圧、例えば、３．３Ｖを常に供給し
ている。また、テストパターン系列を入力するステップ
５０１と、過渡電源電流波形を測定するステップ５０２
は、ほぼ同時に行なわれる。さらに、過渡電源電流波形
を測定するステップ５０２において、単一測定によって
測定することもできるし、測定を複数回繰り返すことも
できる。単一測定の場合は、テストパターン系列は一度
だけ入力され、繰り返し測定の場合は、テストパターン
系列は複数回繰り返して入力される。その際、テストパ
ターン系列を入力するごとに初期状態とし、つまり、コ
ンデンサ４０２をもちいる場合は、その都度コンデンサ
４０２に充電を行う。過渡電源電流試験（瞬時値） 図２３は、この発明の実施例で使用される過渡電源電流
試験手段１０２の構成の別の一例を示している。この過
渡電源電流試験手段１０２ｂは、被試験半導体集積回路
ＤＵＴに電流を供給する電源２０１と、テストパターン
系列入力手段１０１が出力したテストパターン系列によ
り生じる過渡電源電流のある既定の時刻τにおける瞬時
値ｉDDT （τ）を測定する過渡電源電流瞬時値測定器６
０２と、過渡電源電流瞬時値測定器６０２によって測定
された過渡電源電流値ｉDDT （τ）を既定の電流値Ｉ′
と比較し、遅延故障の有無を決定する故障検出器６０３
と、によって構成されている。電源２０１は、図１９で
もちいた場合と同様のものをもちいる。過渡電源電流瞬
時値測定器６０２は、図２４に示すように構成すること
もできるし、図２５に示すように、構成することもでき
る。故障検出器６０３は、ハードウェアで構成してもよ
いし、ソフトウェアで構成することもできる。
４はハードウェアで構成してもよいし、ソフトウェアで
構成してもよい。つぎに、この過渡電源電流試験手段１
０２ａを使用して半導体集積回路の試験を行なう場合の
動作を説明する。図２２はこの発明の過渡電源電流試験
方法の処理手順を示している。テストパターン系列入力
手段１０１は、ステップ５０１において、被試験回路Ｄ
ＵＴを活性化するテストパターン系列を入力する。ステ
ップ５０２において、過渡電源電流波形測定器２０２
が、電源から被試験回路ＤＵＴの電源ピンに流れ込む電
源電流の過渡応答波形ＩDDT を測定する。つぎに、ステ
ップ５０３において、遅延時間評価器２０３が、被試験
パスの遅延時間を求めるために、過渡電源電流波形測定
器２０２によって測定された過渡電源電流波形ＩDDTの
パルス幅を測定する。最後に、ステップ５０４におい
て、故障検出器２０４が、遅延時間評価器２０３によっ
て求められた過渡電源電流波形ＩDDT のパルス幅を既定
の値と比較し、比較の結果が故障の検出条件を満たした
場合、ステップ５０５において“故障あり”と判断し、
比較の結果が故障の検出条件を満たさない場合、ステッ
プ５０６において“故障なし”と判断して、処理を終了
する。ここで、電源２０１は、半導体集積回路試験の処
理中、すなわち、ステップ５０１，５０２，５０３，５
０４，５０５，５０６のすべてにわたり、被試験回路Ｄ
ＵＴに指定された電圧、例えば、３．３Ｖを常に供給し
ている。また、テストパターン系列を入力するステップ
５０１と、過渡電源電流波形を測定するステップ５０２
は、ほぼ同時に行なわれる。さらに、過渡電源電流波形
を測定するステップ５０２において、単一測定によって
測定することもできるし、測定を複数回繰り返すことも
できる。単一測定の場合は、テストパターン系列は一度
だけ入力され、繰り返し測定の場合は、テストパターン
系列は複数回繰り返して入力される。その際、テストパ
ターン系列を入力するごとに初期状態とし、つまり、コ
ンデンサ４０２をもちいる場合は、その都度コンデンサ
４０２に充電を行う。過渡電源電流試験（瞬時値） 図２３は、この発明の実施例で使用される過渡電源電流
試験手段１０２の構成の別の一例を示している。この過
渡電源電流試験手段１０２ｂは、被試験半導体集積回路
ＤＵＴに電流を供給する電源２０１と、テストパターン
系列入力手段１０１が出力したテストパターン系列によ
り生じる過渡電源電流のある既定の時刻τにおける瞬時
値ｉDDT （τ）を測定する過渡電源電流瞬時値測定器６
０２と、過渡電源電流瞬時値測定器６０２によって測定
された過渡電源電流値ｉDDT （τ）を既定の電流値Ｉ′
と比較し、遅延故障の有無を決定する故障検出器６０３
と、によって構成されている。電源２０１は、図１９で
もちいた場合と同様のものをもちいる。過渡電源電流瞬
時値測定器６０２は、図２４に示すように構成すること
もできるし、図２５に示すように、構成することもでき
る。故障検出器６０３は、ハードウェアで構成してもよ
いし、ソフトウェアで構成することもできる。
【０１０５】図２４はこの発明の実施例で使用される過
渡電源電流瞬時値測定器６０２の構成の一例を示してい
る。この過渡電源電流瞬時値測定器６０２ａは、図２０
に示した過渡電源電流波形測定器２０２中の波形測定器
３０２の代りに電流センサ３０１により変換された電圧
値を測定する測定器７０２がもちいられて構成されてい
る。測定器７０２は、デジタル・マルチメータ、例え
ば、株式会社アドバンテスト製のデジタル・マルチメー
タＲ６５８１でもよいし、オシロスコープ、例えば、ソ
ニー・テクトロニクス株式会社製のデジタル・オシロス
コープＴＤＳ７８４Ａでもよいし、集積回路自動試験装
置（ＡＴＥ）、例えば、株式会社アドバンテスト製のロ
ジック・テスタＴ６６７１Ｅのデジタイザでもよい。
渡電源電流瞬時値測定器６０２の構成の一例を示してい
る。この過渡電源電流瞬時値測定器６０２ａは、図２０
に示した過渡電源電流波形測定器２０２中の波形測定器
３０２の代りに電流センサ３０１により変換された電圧
値を測定する測定器７０２がもちいられて構成されてい
る。測定器７０２は、デジタル・マルチメータ、例え
ば、株式会社アドバンテスト製のデジタル・マルチメー
タＲ６５８１でもよいし、オシロスコープ、例えば、ソ
ニー・テクトロニクス株式会社製のデジタル・オシロス
コープＴＤＳ７８４Ａでもよいし、集積回路自動試験装
置（ＡＴＥ）、例えば、株式会社アドバンテスト製のロ
ジック・テスタＴ６６７１Ｅのデジタイザでもよい。
【０１０６】図２５はこの発明の実施例で使用される過
渡電源電流瞬時値測定器６０２の構成の別の一例を示し
ている。この過渡電源電流瞬時値測定器６０２ｂは、図
２１に示した過渡電源電流波形測定器２０２ｂ中の波形
測定器４０３と波形微分器４０４の代りに、コンデンサ
４０２の被試験回路ＤＵＴ側の端子の電圧波形ｖ（ｔ）
の瞬時微分値を測定する微分測定器８０３をもちいて構
成されている。被試験回路ＤＵＴが過渡状態のときコン
デンサ４０２から被試験回路ＤＵＴに流れ込む電流、即
ち過渡電源電流ＩDDT は、式（５１）と同様に
渡電源電流瞬時値測定器６０２の構成の別の一例を示し
ている。この過渡電源電流瞬時値測定器６０２ｂは、図
２１に示した過渡電源電流波形測定器２０２ｂ中の波形
測定器４０３と波形微分器４０４の代りに、コンデンサ
４０２の被試験回路ＤＵＴ側の端子の電圧波形ｖ（ｔ）
の瞬時微分値を測定する微分測定器８０３をもちいて構
成されている。被試験回路ＤＵＴが過渡状態のときコン
デンサ４０２から被試験回路ＤＵＴに流れ込む電流、即
ち過渡電源電流ＩDDT は、式（５１）と同様に
【０１０７】
【数２５】
【０１０８】とあらわされる。したがって、コンデンサ
４０２の電圧波形ｖ（ｔ）のある時刻τにおける時間微
分値を測定することにより、被試験回路ＤＵＴを流れる
過渡電源電流の瞬時値ｉDDT （τ）を求めることができ
る。ここで、電圧波形ｖ（ｔ）の時刻τにおける瞬時微
分値を求めるには、次式に示すように、時刻τの近傍で
極短い時間間隔Δｔでｖ（ｔ）の瞬時値を測定し、測定
値の差を時間間隔Δｔで割ることにより求めることがで
きる。より正確な瞬時微分値を得るためには、Δｔは可
能な限り小さい方が望ましい。
４０２の電圧波形ｖ（ｔ）のある時刻τにおける時間微
分値を測定することにより、被試験回路ＤＵＴを流れる
過渡電源電流の瞬時値ｉDDT （τ）を求めることができ
る。ここで、電圧波形ｖ（ｔ）の時刻τにおける瞬時微
分値を求めるには、次式に示すように、時刻τの近傍で
極短い時間間隔Δｔでｖ（ｔ）の瞬時値を測定し、測定
値の差を時間間隔Δｔで割ることにより求めることがで
きる。より正確な瞬時微分値を得るためには、Δｔは可
能な限り小さい方が望ましい。
【０１０９】
【数２６】
【０１１０】また、スイッチ４０１は、電源ラインの容
量成分やインダクタンス成分を切り離し、被試験回路Ｄ
ＵＴに流れ込むすべての電流をコンデンサ４０２から供
給するためにもちいられる。微分測定器８０３は、デジ
タル・マルチメータ、例えば、株式会社アドバンテスト
製のデジタル・マルチメータＲ６５８１でも実現できる
し、オシロスコープ、例えば、ソニー・テクトロニクス
株式会社製のデジタル・オシロスコープＴＤＳ７８４Ａ
でも実現できるし、集積回路自動試験装置（ＡＴＥ）、
例えば、株式会社アドバンテスト製のロジック・テスタ
Ｔ６６７１Ｅのデジタイザでも実現できる。
量成分やインダクタンス成分を切り離し、被試験回路Ｄ
ＵＴに流れ込むすべての電流をコンデンサ４０２から供
給するためにもちいられる。微分測定器８０３は、デジ
タル・マルチメータ、例えば、株式会社アドバンテスト
製のデジタル・マルチメータＲ６５８１でも実現できる
し、オシロスコープ、例えば、ソニー・テクトロニクス
株式会社製のデジタル・オシロスコープＴＤＳ７８４Ａ
でも実現できるし、集積回路自動試験装置（ＡＴＥ）、
例えば、株式会社アドバンテスト製のロジック・テスタ
Ｔ６６７１Ｅのデジタイザでも実現できる。
【０１１１】つぎに、この過渡電源電流試験手段１０２
ｂを使用して半導体集積回路の試験を行なう場合の動作
を説明する。図２６はこの発明の過渡電源電流試験方法
の処理手順を示している。テストパターン系列入力手段
１０１は、ステップ９０１において、被試験パスを活性
化するテストパターン系列を入力する。つぎに、ステッ
プ９０２において、過渡電源電流瞬時値測定器６０２
が、電源から被試験回路の電源ピンに流れ込む過渡電源
電流のある既定の時刻τにおける瞬時値ｉDDT（τ）を
測定する。ここでτは、先に述べたように例えば、入力
遷移の時刻τ0と許容される遅延時間の最大値Ｔ′から
τ＝Ｔ′＋τ0と求めることができる。最後に、ステッ
プ９０３において、故障検出器６０３が、過渡電源電流
瞬時値測定器６０２によって求められた過渡電源電流の
瞬時値ｉDDT （τ）を既定の値、例えば、故障のない回
路において最後にスイッチングする論理ゲートＧfinal
の出力遷移時刻τmaxにおける電源電流の典型値Ｉ′
（＝ｉDDT（τmax））と比較し、比較の結果が故障の検
出条件を満たした場合、ステップ９０４において“故障
あり”と判断し、比較の結果が故障の検出条件を満たさ
ない場合、ステップ９０５において“故障なし”と判断
して、処理を終了する。ここで、電源２０１は、遅延故
障試験の処理中、即ち、ステップ９０１，９０２，９０
３，９０４，９０５のすべてにわたり、被試験回路ＤＵ
Ｔに指定された電圧、例えば、３．３Ｖを常に供給して
いる。また、テストパターン系列を入力するステップ９
０１と、過渡電源電流の瞬時値を測定するステップ９０
２は、ほぼ同時に行なわれる。さらに、過渡電源電流の
瞬時値を測定するステップ９０２において、単一測定に
よって測定することもできるし、測定精度を向上させる
ために、測定を複数回繰り返し、平均値を測定すること
もできる。単一測定の場合は、テストパターン系列は一
度だけ入力され、繰り返し測定の場合は、テストパター
ン系列は複数回繰り返して入力される。過渡電源電流試験（積分値） 図２７はこの発明の実施例で使用される過渡電源電流試
験手段１０２の構成の別の一例を示している。この過渡
電源電流試験手段１０２ｃは、被試験回路ＤＵＴに電流
を供給する電源２０１と、テストパターン系列入力手段
１０１が出力したテストパターン系列により生じる過渡
電源電流のある既定の時間間隔における積分値ＱDDT を
測定する過渡電源電流積分値測定器１００２と、過渡電
源電流積分値測定器１００２によって測定された過渡電
源電流値ＱDDT を既定値と比較し、故障の有無を決定す
る故障検出器１００３と、によって構成されている。電
源２０１は、図１の例で使用したものと同様のものであ
る。過渡電源電流積分値測定器１００２は、図２８に示
すように、電流センサ３０１と、波形測定器３０２と、
電流積分器１１０３と、で構成することもできるし、図
２９に示すように、スイッチ４０１と、コンデンサ４０
２と、測定器１２０３と、で構成することもできる。故
障検出器１００３は、ハードウェアで構成してもよい
し、ソフトウェアで構成することもできる。
ｂを使用して半導体集積回路の試験を行なう場合の動作
を説明する。図２６はこの発明の過渡電源電流試験方法
の処理手順を示している。テストパターン系列入力手段
１０１は、ステップ９０１において、被試験パスを活性
化するテストパターン系列を入力する。つぎに、ステッ
プ９０２において、過渡電源電流瞬時値測定器６０２
が、電源から被試験回路の電源ピンに流れ込む過渡電源
電流のある既定の時刻τにおける瞬時値ｉDDT（τ）を
測定する。ここでτは、先に述べたように例えば、入力
遷移の時刻τ0と許容される遅延時間の最大値Ｔ′から
τ＝Ｔ′＋τ0と求めることができる。最後に、ステッ
プ９０３において、故障検出器６０３が、過渡電源電流
瞬時値測定器６０２によって求められた過渡電源電流の
瞬時値ｉDDT （τ）を既定の値、例えば、故障のない回
路において最後にスイッチングする論理ゲートＧfinal
の出力遷移時刻τmaxにおける電源電流の典型値Ｉ′
（＝ｉDDT（τmax））と比較し、比較の結果が故障の検
出条件を満たした場合、ステップ９０４において“故障
あり”と判断し、比較の結果が故障の検出条件を満たさ
ない場合、ステップ９０５において“故障なし”と判断
して、処理を終了する。ここで、電源２０１は、遅延故
障試験の処理中、即ち、ステップ９０１，９０２，９０
３，９０４，９０５のすべてにわたり、被試験回路ＤＵ
Ｔに指定された電圧、例えば、３．３Ｖを常に供給して
いる。また、テストパターン系列を入力するステップ９
０１と、過渡電源電流の瞬時値を測定するステップ９０
２は、ほぼ同時に行なわれる。さらに、過渡電源電流の
瞬時値を測定するステップ９０２において、単一測定に
よって測定することもできるし、測定精度を向上させる
ために、測定を複数回繰り返し、平均値を測定すること
もできる。単一測定の場合は、テストパターン系列は一
度だけ入力され、繰り返し測定の場合は、テストパター
ン系列は複数回繰り返して入力される。過渡電源電流試験（積分値） 図２７はこの発明の実施例で使用される過渡電源電流試
験手段１０２の構成の別の一例を示している。この過渡
電源電流試験手段１０２ｃは、被試験回路ＤＵＴに電流
を供給する電源２０１と、テストパターン系列入力手段
１０１が出力したテストパターン系列により生じる過渡
電源電流のある既定の時間間隔における積分値ＱDDT を
測定する過渡電源電流積分値測定器１００２と、過渡電
源電流積分値測定器１００２によって測定された過渡電
源電流値ＱDDT を既定値と比較し、故障の有無を決定す
る故障検出器１００３と、によって構成されている。電
源２０１は、図１の例で使用したものと同様のものであ
る。過渡電源電流積分値測定器１００２は、図２８に示
すように、電流センサ３０１と、波形測定器３０２と、
電流積分器１１０３と、で構成することもできるし、図
２９に示すように、スイッチ４０１と、コンデンサ４０
２と、測定器１２０３と、で構成することもできる。故
障検出器１００３は、ハードウェアで構成してもよい
し、ソフトウェアで構成することもできる。
【０１１２】図２８はこの発明の実施例で使用される過
渡電源電流積分値測定器１００２の構成の一例を示して
いる。この過渡電源電流積分値測定器１００２ａは、図
２０に示した場合と同様に電流センサ３０１により変換
された電圧波形が波形測定器３０２により測定され、こ
の例では波形測定器１１０２によって測定された電流波
形のある規定の時間における積分値が電流積分器１１０
３によって算出される。電流積分器１１０３は、ハード
ウェアで構成してもよいし、ソフトウェアで構成しても
よい。
渡電源電流積分値測定器１００２の構成の一例を示して
いる。この過渡電源電流積分値測定器１００２ａは、図
２０に示した場合と同様に電流センサ３０１により変換
された電圧波形が波形測定器３０２により測定され、こ
の例では波形測定器１１０２によって測定された電流波
形のある規定の時間における積分値が電流積分器１１０
３によって算出される。電流積分器１１０３は、ハード
ウェアで構成してもよいし、ソフトウェアで構成しても
よい。
【０１１３】図２９はこの発明の実施例で使用される過
渡電源電流積分値測定器１００２の構成の別の一例を示
している。この過渡電源電流積分値測定器１００２ｂ
は、図２１に示した場合と同様に被試験回路ＤＵＴが過
渡状態のときコンデンサ４０２から被試験回路ＤＵＴに
流れ込む電流、即ち過渡電源電流ＩDDT は、
渡電源電流積分値測定器１００２の構成の別の一例を示
している。この過渡電源電流積分値測定器１００２ｂ
は、図２１に示した場合と同様に被試験回路ＤＵＴが過
渡状態のときコンデンサ４０２から被試験回路ＤＵＴに
流れ込む電流、即ち過渡電源電流ＩDDT は、
【０１１４】
【数２７】
【０１１５】とあらわされる。従って、過渡電源電流の
積分値ＱDDT は、
積分値ＱDDT は、
【０１１６】
【数２８】
【０１１７】となる。ここで、ｖ（−∞）およびｖ
（∞）は、それぞれコンデンサ４０２の電圧の初期値と
最終値を示す。即ち、ある規定の時間におけるコンデン
サ４０２の電圧の初期値と最終値を測定し、その差を算
出することにより、被試験回路ＤＵＴを流れる過渡電源
電流の積分値ＱDDT を求めることができる。ここで、コ
ンデンサ４０２の電圧の初期値ｖ（−∞）は被試験パス
の入力信号線に信号遷移が生じる直前に測定し、コンデ
ンサ４０２の電圧の最終値ｖ（∞）は被試験パス上のす
べての論理ゲートがスイッチングし、電源電流が静止電
源電流（ＩDDQ ）値となった直後に測定することが望ま
しい。ただし、電源電流がＩDDQ 値となる時刻を特定す
ることは困難であるため、コンデンサ４０２の電圧の最
終値ｖ（∞）はテストパターン系列を入力してから十分
な時間が経過した時刻に測定してもよい。これら電圧ｖ
（−∞），ｖ（∞）を測定する測定器１２０３は、デジ
タル・マルチメータ、例えば、株式会社アドバンテスト
製のデジタル・マルチメータＲ６５８１でも実現できる
し、オシロスコープ、例えば、ソニー・テクトロニクス
株式会社製のデジタル・オシロスコープＴＤＳ７８４Ａ
でも実現できるし、集積回路自動試験装置（ＡＴＥ）、
例えば、株式会社アドバンテスト製のロジック・テスタ
Ｔ６６７１Ｅのデジタイザでも実現できる。
（∞）は、それぞれコンデンサ４０２の電圧の初期値と
最終値を示す。即ち、ある規定の時間におけるコンデン
サ４０２の電圧の初期値と最終値を測定し、その差を算
出することにより、被試験回路ＤＵＴを流れる過渡電源
電流の積分値ＱDDT を求めることができる。ここで、コ
ンデンサ４０２の電圧の初期値ｖ（−∞）は被試験パス
の入力信号線に信号遷移が生じる直前に測定し、コンデ
ンサ４０２の電圧の最終値ｖ（∞）は被試験パス上のす
べての論理ゲートがスイッチングし、電源電流が静止電
源電流（ＩDDQ ）値となった直後に測定することが望ま
しい。ただし、電源電流がＩDDQ 値となる時刻を特定す
ることは困難であるため、コンデンサ４０２の電圧の最
終値ｖ（∞）はテストパターン系列を入力してから十分
な時間が経過した時刻に測定してもよい。これら電圧ｖ
（−∞），ｖ（∞）を測定する測定器１２０３は、デジ
タル・マルチメータ、例えば、株式会社アドバンテスト
製のデジタル・マルチメータＲ６５８１でも実現できる
し、オシロスコープ、例えば、ソニー・テクトロニクス
株式会社製のデジタル・オシロスコープＴＤＳ７８４Ａ
でも実現できるし、集積回路自動試験装置（ＡＴＥ）、
例えば、株式会社アドバンテスト製のロジック・テスタ
Ｔ６６７１Ｅのデジタイザでも実現できる。
【０１１８】つぎに、この過渡電源電流試験手段１０２
ｃを使用して半導体集積回路の試験を行なう場合の動作
を説明する。図３０はこの発明の過渡電源電流試験方法
の処理手順を示している。テストパターン系列入力手段
１０１は、ステップ１３０１において、被試験パスを活
性化するテストパターン系列を入力する。つぎに、ステ
ップ１３０２において、過渡電源電流積分値測定器１０
０２が、電源から被試験回路ＤＵＴの電源ピンに流れ込
む過渡電源電流のある既定の時間Ｔにおける積分値Ｑ
DDT を測定する。ここでＴは、例えば、入力遷移の直前
の時刻τ（−∞）から被試験回路が十分安定する時刻τ
（∞）までとする。最後に、ステップ１３０３におい
て、故障検出器１００３が、過渡電源電流積分値測定器
１００２によって求められた過渡電源電流の積分値Ｑ
DDT を既定の値と比較し、比較の結果が故障の検出条件
を満たした場合、ステップ１３０４において“故障あ
り”と判断し、比較の結果が故障の検出条件を満たさな
い場合、ステップ１３０５において“故障なし”と判断
して、処理を終了する。ここで、電源２０１は、半導体
集積回路試験の処理中、即ち、ステップ１３０１，１３
０２，１３０３，１３０４，１３０５のすべてにわた
り、被試験回路に指定された電圧、例えば、３．３Ｖを
常に供給している。また、テストパターン系列を入力す
るステップ１３０１と、過渡電源電流の積分値を測定す
るステップ１３０２は、ほぼ同時に行なわれる。さら
に、過渡電源電流の積分値を測定するステップ１３０２
において、単一測定によって測定することもできるし、
測定精度を向上させるために、測定を複数回繰り返し、
平均値を測定することもできる。単一測定の場合は、テ
ストパターン系列は一度だけ入力され、繰り返し測定の
場合は、テストパターン系列は複数回繰り返して入力さ
れる。故障解析 つぎに、上記故障解析装置１００を使用して半導体集積
回路の故障解析を行なう場合の動作を説明する。図３１
はこの発明の故障解析方法を処理手順を示している。テ
ストパターン系列入力手段１０１は、ステップ１４０１
において、あらかじめ用意されたテストパターン系列群
からテストパターン系列を１つ取得し、被試験回路ＤＵ
Ｔに入力する。被試験回路ＤＵＴに入力されたテストパ
ターン系列は、同時に過渡電源電流試験手段１０２にも
転送される。つぎに、ステップ１４０２において、過渡
電源電流試験手段１０２が、電源から被試験回路の電源
ピンに流れ込む過渡電源電流を測定し、被試験回路ＤＵ
Ｔを試験する。つぎに、過渡電源電流試験手段１０２
は、ステップ１４０３において、過渡電源電流試験の結
果を解析し、過渡電源電流に異常が観測されたならば、
ステップ１４０４において、試験にもちいたテストパタ
ーン系列を異常パターン系列記憶手段１０３に格納し、
過渡電源電流に異常が観測されなかったならば、ステッ
プ１４０５において、試験にもちいたテストパターン系
列を正常パターン系列記憶手段１０４に格納する。つぎ
に、故障解析装置１００は、ステップ１４０６におい
て、上記テストパターン系列群に処理されていないテス
トパターン系列が存在するか否かを確認し、処理されて
いないテストパターン系列が存在するならば、上記ステ
ップ１４０１，１４０２，１４０３，１４０４，１４０
５を繰り返し、処理されていないテストパターン系列が
存在しないならば、ステップ１４０７に移行する。つぎ
に、ステップ１４０７において、故障箇所リスト生成手
段１０５が、異常パターン系列記憶手段１０３および正
常パターン系列記憶手段１０４に格納されたテストパタ
ーン系列に対し故障シミュレーションを行って故障検出
可能箇所のリスト（故障箇所リスト）を生成する。その
テストパターン系列を異常のない被試験回路に入力した
時に、その被試験回路の内部で信号の論理値が変化する
箇所がどこかを論理シミュレーションを行い、その論理
値が変化する箇所から故障検出可能箇所を求める。つぎ
に、故障箇所推定手段１０６が、ステップ１４０８にお
いて、故障箇所リスト生成手段１０５により生成された
故障箇所リストをもとに、先に図１４乃至図１７を参照
して述べた手法により故障箇所の推定を行なう。つぎ
に、ステップ１４０９において、故障箇所の推定結果が
十分であるか否かを確認する。被試験回路ＤＵＴが複雑
な場合は故障箇所を単一の箇所まで絞り込むことが困難
である場合がある。その場合、推定故障箇所の数が例え
ば１０箇であれば、これらを例えば電子ビームテスタで
比較的簡単（短時間）に検査できるため、故障箇所の推
定結果が十分であるといえる。つまり、ステップ１４０
９においては、推定故障箇所の数をある所定の数まで絞
り込んだか否かを確認し、故障箇所推定結果が十分でな
ければ、ステップ１４１０に移行し、故障箇所推定結果
が十分であれば、処理を終了する。故障箇所推定結果が
十分でないとき、故障解析装置１００は、ステップ１４
１０において、上記異常パターン系列記憶手段１０３お
よび上記正常パターン系列記憶手段１０４に処理されて
いないテストパターン系列が存在するか否かを確認し、
処理されていないテストパターン系列が存在するなら
ば、ステップ１４０７，１４０８を繰り返し、処理され
ていないテストパターン系列が存在しないならば、処理
を終了する。ここで、ステップ１４０２の過渡電源電流
試験に、図２２、図２６、図３０のいずれか１つの方法
をもちいることができる。
ｃを使用して半導体集積回路の試験を行なう場合の動作
を説明する。図３０はこの発明の過渡電源電流試験方法
の処理手順を示している。テストパターン系列入力手段
１０１は、ステップ１３０１において、被試験パスを活
性化するテストパターン系列を入力する。つぎに、ステ
ップ１３０２において、過渡電源電流積分値測定器１０
０２が、電源から被試験回路ＤＵＴの電源ピンに流れ込
む過渡電源電流のある既定の時間Ｔにおける積分値Ｑ
DDT を測定する。ここでＴは、例えば、入力遷移の直前
の時刻τ（−∞）から被試験回路が十分安定する時刻τ
（∞）までとする。最後に、ステップ１３０３におい
て、故障検出器１００３が、過渡電源電流積分値測定器
１００２によって求められた過渡電源電流の積分値Ｑ
DDT を既定の値と比較し、比較の結果が故障の検出条件
を満たした場合、ステップ１３０４において“故障あ
り”と判断し、比較の結果が故障の検出条件を満たさな
い場合、ステップ１３０５において“故障なし”と判断
して、処理を終了する。ここで、電源２０１は、半導体
集積回路試験の処理中、即ち、ステップ１３０１，１３
０２，１３０３，１３０４，１３０５のすべてにわた
り、被試験回路に指定された電圧、例えば、３．３Ｖを
常に供給している。また、テストパターン系列を入力す
るステップ１３０１と、過渡電源電流の積分値を測定す
るステップ１３０２は、ほぼ同時に行なわれる。さら
に、過渡電源電流の積分値を測定するステップ１３０２
において、単一測定によって測定することもできるし、
測定精度を向上させるために、測定を複数回繰り返し、
平均値を測定することもできる。単一測定の場合は、テ
ストパターン系列は一度だけ入力され、繰り返し測定の
場合は、テストパターン系列は複数回繰り返して入力さ
れる。故障解析 つぎに、上記故障解析装置１００を使用して半導体集積
回路の故障解析を行なう場合の動作を説明する。図３１
はこの発明の故障解析方法を処理手順を示している。テ
ストパターン系列入力手段１０１は、ステップ１４０１
において、あらかじめ用意されたテストパターン系列群
からテストパターン系列を１つ取得し、被試験回路ＤＵ
Ｔに入力する。被試験回路ＤＵＴに入力されたテストパ
ターン系列は、同時に過渡電源電流試験手段１０２にも
転送される。つぎに、ステップ１４０２において、過渡
電源電流試験手段１０２が、電源から被試験回路の電源
ピンに流れ込む過渡電源電流を測定し、被試験回路ＤＵ
Ｔを試験する。つぎに、過渡電源電流試験手段１０２
は、ステップ１４０３において、過渡電源電流試験の結
果を解析し、過渡電源電流に異常が観測されたならば、
ステップ１４０４において、試験にもちいたテストパタ
ーン系列を異常パターン系列記憶手段１０３に格納し、
過渡電源電流に異常が観測されなかったならば、ステッ
プ１４０５において、試験にもちいたテストパターン系
列を正常パターン系列記憶手段１０４に格納する。つぎ
に、故障解析装置１００は、ステップ１４０６におい
て、上記テストパターン系列群に処理されていないテス
トパターン系列が存在するか否かを確認し、処理されて
いないテストパターン系列が存在するならば、上記ステ
ップ１４０１，１４０２，１４０３，１４０４，１４０
５を繰り返し、処理されていないテストパターン系列が
存在しないならば、ステップ１４０７に移行する。つぎ
に、ステップ１４０７において、故障箇所リスト生成手
段１０５が、異常パターン系列記憶手段１０３および正
常パターン系列記憶手段１０４に格納されたテストパタ
ーン系列に対し故障シミュレーションを行って故障検出
可能箇所のリスト（故障箇所リスト）を生成する。その
テストパターン系列を異常のない被試験回路に入力した
時に、その被試験回路の内部で信号の論理値が変化する
箇所がどこかを論理シミュレーションを行い、その論理
値が変化する箇所から故障検出可能箇所を求める。つぎ
に、故障箇所推定手段１０６が、ステップ１４０８にお
いて、故障箇所リスト生成手段１０５により生成された
故障箇所リストをもとに、先に図１４乃至図１７を参照
して述べた手法により故障箇所の推定を行なう。つぎ
に、ステップ１４０９において、故障箇所の推定結果が
十分であるか否かを確認する。被試験回路ＤＵＴが複雑
な場合は故障箇所を単一の箇所まで絞り込むことが困難
である場合がある。その場合、推定故障箇所の数が例え
ば１０箇であれば、これらを例えば電子ビームテスタで
比較的簡単（短時間）に検査できるため、故障箇所の推
定結果が十分であるといえる。つまり、ステップ１４０
９においては、推定故障箇所の数をある所定の数まで絞
り込んだか否かを確認し、故障箇所推定結果が十分でな
ければ、ステップ１４１０に移行し、故障箇所推定結果
が十分であれば、処理を終了する。故障箇所推定結果が
十分でないとき、故障解析装置１００は、ステップ１４
１０において、上記異常パターン系列記憶手段１０３お
よび上記正常パターン系列記憶手段１０４に処理されて
いないテストパターン系列が存在するか否かを確認し、
処理されていないテストパターン系列が存在するなら
ば、ステップ１４０７，１４０８を繰り返し、処理され
ていないテストパターン系列が存在しないならば、処理
を終了する。ここで、ステップ１４０２の過渡電源電流
試験に、図２２、図２６、図３０のいずれか１つの方法
をもちいることができる。
【０１１９】図３２はこの発明の故障解析方法の別の処
理手順を示している。テストパターン系列入力手段１０
１は、ステップ１５０１において、あらかじめ用意され
たテストパターン系列群からテストパターン系列を１つ
取得し、被試験回路ＤＵＴに入力する。被試験回路ＤＵ
Ｔに入力されたテストパターン系列は、同時に過渡電源
電流試験手段１０２にも転送される。つぎに、ステップ
１５０２において、過渡電源電流試験手段１０２が、電
源から被試験回路ＤＵＴの電源ピンに流れ込む過渡電源
電流を測定し、被試験回路ＤＵＴを試験する。つぎに、
過渡電源電流試験手段１０２は、ステップ１５０３にお
いて、過渡電源電流試験の結果を解析し、過渡電源電流
に異常が観測されたならば、ステップ１５０４におい
て、試験にもちいたテストパターン系列を異常パターン
系列記憶手段１０３に格納し、過渡電源電流に異常が観
測されなかったならば、ステップ１５０５において、試
験にもちいたテストパターン系列を正常パターン系列記
憶手段１０４に格納する。つぎに、ステップ１５０６に
おいて、故障箇所リスト生成手段１０５が、上記過渡電
源電流試験でもちいられた異常パターン系列記憶手段１
０３または正常パターン系列記憶手段１０４に格納され
たテストパターン系列に対し故障箇所リストを生成す
る。つぎに、故障箇所推定手段１０６が、ステップ１５
０７において、故障箇所リスト生成手段により生成され
た故障箇所リストをもとに故障箇所の推定を行なう。つ
ぎに、ステップ１５０８において、故障箇所の推定結果
が十分であるか否かを確認し、故障箇所推定結果が十分
でなければ、ステップ１５０９に移行し、故障箇所推定
結果が十分であれば、処理を終了する。故障箇所推定結
果が十分でないとき、故障解析装置１００は、ステップ
１５０９において、上記テストパターン系列群に処理さ
れていないテストパターン系列が存在するか否かを確認
し、処理されていないテストパターン系列が存在するな
らば、上記ステップ１５０１，１５０２，１５０３，１
５０４，１５０５，１５０６，１５０７，１５０８を繰
り返し、処理されていないテストパターン系列が存在し
ないならば、処理を終了する。ここで、ステップ１５０
２の過渡電源電流試験に、図２２、図２６、図３０のい
ずれか１つの方法をもちいることができる。この図３２
示した故障解析方法におけるステップ１５０７での故障
箇所の推定は、先に述べた最初の異常に基づく基準故障
箇所リストから、その後に生じた異常に基づく故障リス
トにない要素を除去してゆく方法が適する。故障箇所推定 図３３はこの発明の実施例で使用される故障箇所推定手
段１０６の構成の一例を示している。この故障箇所推定
手段１０６ａは、異常パターン系列記憶手段１０３に格
納された過渡電源電流が異常を示す複数の異常テストパ
ターン系列に対して、故障箇所リスト生成手段１０５で
生成された複数の故障箇所リストを格納する故障箇所リ
スト記憶手段１６０１と、故障箇所リスト記憶手段１６
０１に格納された複数の故障箇所リストに共通に含まれ
る故障箇所を推定する共通故障箇所推定手段１６０２
と、によって構成されている。故障箇所リスト記憶手段
１６０１は、ハードディスクやメモリのような物理的記
憶媒体でもよいし、メモリ上に構築された仮想的記憶手
段でもよい。共通故障箇所推定手段１６０２は、ハード
ウェアで構成してもよいし、ソフトウェアで構成するこ
ともできる。この図３３の例では正常パターン系列記憶
手段１０４を省略できる。
理手順を示している。テストパターン系列入力手段１０
１は、ステップ１５０１において、あらかじめ用意され
たテストパターン系列群からテストパターン系列を１つ
取得し、被試験回路ＤＵＴに入力する。被試験回路ＤＵ
Ｔに入力されたテストパターン系列は、同時に過渡電源
電流試験手段１０２にも転送される。つぎに、ステップ
１５０２において、過渡電源電流試験手段１０２が、電
源から被試験回路ＤＵＴの電源ピンに流れ込む過渡電源
電流を測定し、被試験回路ＤＵＴを試験する。つぎに、
過渡電源電流試験手段１０２は、ステップ１５０３にお
いて、過渡電源電流試験の結果を解析し、過渡電源電流
に異常が観測されたならば、ステップ１５０４におい
て、試験にもちいたテストパターン系列を異常パターン
系列記憶手段１０３に格納し、過渡電源電流に異常が観
測されなかったならば、ステップ１５０５において、試
験にもちいたテストパターン系列を正常パターン系列記
憶手段１０４に格納する。つぎに、ステップ１５０６に
おいて、故障箇所リスト生成手段１０５が、上記過渡電
源電流試験でもちいられた異常パターン系列記憶手段１
０３または正常パターン系列記憶手段１０４に格納され
たテストパターン系列に対し故障箇所リストを生成す
る。つぎに、故障箇所推定手段１０６が、ステップ１５
０７において、故障箇所リスト生成手段により生成され
た故障箇所リストをもとに故障箇所の推定を行なう。つ
ぎに、ステップ１５０８において、故障箇所の推定結果
が十分であるか否かを確認し、故障箇所推定結果が十分
でなければ、ステップ１５０９に移行し、故障箇所推定
結果が十分であれば、処理を終了する。故障箇所推定結
果が十分でないとき、故障解析装置１００は、ステップ
１５０９において、上記テストパターン系列群に処理さ
れていないテストパターン系列が存在するか否かを確認
し、処理されていないテストパターン系列が存在するな
らば、上記ステップ１５０１，１５０２，１５０３，１
５０４，１５０５，１５０６，１５０７，１５０８を繰
り返し、処理されていないテストパターン系列が存在し
ないならば、処理を終了する。ここで、ステップ１５０
２の過渡電源電流試験に、図２２、図２６、図３０のい
ずれか１つの方法をもちいることができる。この図３２
示した故障解析方法におけるステップ１５０７での故障
箇所の推定は、先に述べた最初の異常に基づく基準故障
箇所リストから、その後に生じた異常に基づく故障リス
トにない要素を除去してゆく方法が適する。故障箇所推定 図３３はこの発明の実施例で使用される故障箇所推定手
段１０６の構成の一例を示している。この故障箇所推定
手段１０６ａは、異常パターン系列記憶手段１０３に格
納された過渡電源電流が異常を示す複数の異常テストパ
ターン系列に対して、故障箇所リスト生成手段１０５で
生成された複数の故障箇所リストを格納する故障箇所リ
スト記憶手段１６０１と、故障箇所リスト記憶手段１６
０１に格納された複数の故障箇所リストに共通に含まれ
る故障箇所を推定する共通故障箇所推定手段１６０２
と、によって構成されている。故障箇所リスト記憶手段
１６０１は、ハードディスクやメモリのような物理的記
憶媒体でもよいし、メモリ上に構築された仮想的記憶手
段でもよい。共通故障箇所推定手段１６０２は、ハード
ウェアで構成してもよいし、ソフトウェアで構成するこ
ともできる。この図３３の例では正常パターン系列記憶
手段１０４を省略できる。
【０１２０】つぎに、上記故障箇所推定手段１０６ａを
使用して故障箇所の推定を行なう場合の動作を説明す
る。図３４はこの発明の故障箇所推定方法の処理手順を
示している。はじめに、ステップ１７０１において、故
障箇所リスト生成手段１０５が、異常パターン系列記憶
手段１０３に格納された異常テストパターン系列を１つ
取得する。つぎに、ステップ１７０２において、故障箇
所リスト生成手段１０５が、ステップ１７０１で取得し
た異常テストパターン系列に対し故障シミュレーション
を行ない、故障箇所リストを生成する。つぎに、ステッ
プ１７０３において、故障箇所リスト生成手段１０５に
よって生成された故障箇所リストを故障箇所リスト記憶
手段１６０１に転送し、格納する。つぎに、ステップ１
７０４において、上記異常パターン系列記憶手段１０３
に処理されていない異常テストパターン系列が存在する
か否かを確認し、処理されていない異常テストパターン
系列が存在するならば、ステップ１７０１，１７０２，
１７０３を繰り返し、処理されていない異常テストパタ
ーン系列が存在しないならば、ステップ１７０５に移行
する。最後に、ステップ１７０５において、共通故障箇
所推定手段１６０２が、上記故障箇所リスト記憶手段１
６０１に格納されたすべての故障リストに共通の故障箇
所を推定し、処理を終了する。ここで、この故障箇所推
定方法によって、図３１のステップ１４０７，１４０８
および図３２のステップ１５０６，１５０７を置き換え
てもよい。
使用して故障箇所の推定を行なう場合の動作を説明す
る。図３４はこの発明の故障箇所推定方法の処理手順を
示している。はじめに、ステップ１７０１において、故
障箇所リスト生成手段１０５が、異常パターン系列記憶
手段１０３に格納された異常テストパターン系列を１つ
取得する。つぎに、ステップ１７０２において、故障箇
所リスト生成手段１０５が、ステップ１７０１で取得し
た異常テストパターン系列に対し故障シミュレーション
を行ない、故障箇所リストを生成する。つぎに、ステッ
プ１７０３において、故障箇所リスト生成手段１０５に
よって生成された故障箇所リストを故障箇所リスト記憶
手段１６０１に転送し、格納する。つぎに、ステップ１
７０４において、上記異常パターン系列記憶手段１０３
に処理されていない異常テストパターン系列が存在する
か否かを確認し、処理されていない異常テストパターン
系列が存在するならば、ステップ１７０１，１７０２，
１７０３を繰り返し、処理されていない異常テストパタ
ーン系列が存在しないならば、ステップ１７０５に移行
する。最後に、ステップ１７０５において、共通故障箇
所推定手段１６０２が、上記故障箇所リスト記憶手段１
６０１に格納されたすべての故障リストに共通の故障箇
所を推定し、処理を終了する。ここで、この故障箇所推
定方法によって、図３１のステップ１４０７，１４０８
および図３２のステップ１５０６，１５０７を置き換え
てもよい。
【０１２１】図３５はこの発明の実施例で使用される故
障箇所推定手段１０６の構成の別の一例を示している。
この故障箇所推定手段１０６ｂは、異常パターン系列記
憶手段１０３に格納された最初に過渡電源電流が異常を
示した異常テストパターン系列に対して、故障箇所リス
ト生成手段１０５で生成された基準故障箇所リストを格
納する基準故障箇所リスト記憶手段１８０１と、上記異
常パターン系列記憶手段１０３に格納された基準故障箇
所リスト生成にもちいられたテストパターン系列以外の
複数の異常テストパターン系列に対して、故障箇所リス
ト生成手段１０５で生成された故障箇所リストをもちい
て、基準故障箇所リスト記憶手段１８０１に格納された
基準故障箇所リストから上記故障箇所リストに含まれる
故障箇所以外の故障箇所（非故障箇所）を削除する非故
障箇所削除手段１８０２と、によって構成されている。
基準故障箇所リスト記憶手段１８０１は、ハードディス
クやメモリのような物理的記憶媒体でもよいし、メモリ
上に構築された仮想的記憶手段でもよい。非故障箇所削
除手段１８０２は、ハードウェアで構成してもよいし、
ソフトウェアで構成することもできる。この図３５の例
では正常パターン系列記憶手段１０４を省略できる。
障箇所推定手段１０６の構成の別の一例を示している。
この故障箇所推定手段１０６ｂは、異常パターン系列記
憶手段１０３に格納された最初に過渡電源電流が異常を
示した異常テストパターン系列に対して、故障箇所リス
ト生成手段１０５で生成された基準故障箇所リストを格
納する基準故障箇所リスト記憶手段１８０１と、上記異
常パターン系列記憶手段１０３に格納された基準故障箇
所リスト生成にもちいられたテストパターン系列以外の
複数の異常テストパターン系列に対して、故障箇所リス
ト生成手段１０５で生成された故障箇所リストをもちい
て、基準故障箇所リスト記憶手段１８０１に格納された
基準故障箇所リストから上記故障箇所リストに含まれる
故障箇所以外の故障箇所（非故障箇所）を削除する非故
障箇所削除手段１８０２と、によって構成されている。
基準故障箇所リスト記憶手段１８０１は、ハードディス
クやメモリのような物理的記憶媒体でもよいし、メモリ
上に構築された仮想的記憶手段でもよい。非故障箇所削
除手段１８０２は、ハードウェアで構成してもよいし、
ソフトウェアで構成することもできる。この図３５の例
では正常パターン系列記憶手段１０４を省略できる。
【０１２２】つぎに、上記故障箇所推定手段１０６ｂを
使用して故障箇所の推定を行なう場合の動作を説明す
る。図３６はこの発明の故障箇所推定方法の処理手順を
示している。はじめに、ステップ１９０１において、故
障箇所リスト生成手段１０５が、異常パターン系列記憶
手段１０３に格納された最初に過渡電源電流が異常を示
した異常テストパターン系列を取得する。つぎに、ステ
ップ１９０２において、故障箇所リスト生成手段１０５
が、ステップ１９０１で取得した異常テストパターン系
列に対し故障シミュレーションを行ない、基準故障箇所
リストを生成する。つぎに、ステップ１９０３におい
て、故障箇所リスト生成手段１０５によって生成された
故障箇所リストを基準故障箇所リスト記憶手段１８０１
に転送し、格納する。つぎに、ステップ１９０４におい
て、異常パターン系列記憶手段１０３から上記基準故障
箇所リストの生成にもちいられた異常テストパターン系
列以外の異常テストパターン系列を１つ取得する。つぎ
に、ステップ１９０５において、故障箇所リスト生成手
段１０５が、ステップ１９０４で取得した異常テストパ
ターン系列に対して故障シミュレーションを行ない、故
障箇所リストを生成する。つぎに、ステップ１９０６に
おいて、非故障箇所削除手段１８０２が、故障箇所リス
ト生成手段１０５によって生成された故障箇所リストを
もとに、基準故障箇所リストから上記故障箇所リストに
含まれる故障箇所以外の故障箇所（非故障箇所）を削除
する。最後に、ステップ１９０７において、上記異常パ
ターン系列記憶手段１０３に処理されていない異常テス
トパターン系列が存在するか否かを確認し、処理されて
いない異常テストパターン系列が存在するならば、ステ
ップ１９０４，１９０５，１９０６を繰り返し、処理さ
れていない異常テストパターン系列が存在しないなら
ば、処理を終了する。ここで、この故障箇所推定方法に
よって、図３１のステップ１４０７，１４０８および図
３２のステップ１５０６，１５０７を置き換えてもよ
い。ただし、ステップ１９０４において取得すべき異常
テストパターン系列が存在しないとき、この故障箇所推
定方法は直ちに処理を終了する。
使用して故障箇所の推定を行なう場合の動作を説明す
る。図３６はこの発明の故障箇所推定方法の処理手順を
示している。はじめに、ステップ１９０１において、故
障箇所リスト生成手段１０５が、異常パターン系列記憶
手段１０３に格納された最初に過渡電源電流が異常を示
した異常テストパターン系列を取得する。つぎに、ステ
ップ１９０２において、故障箇所リスト生成手段１０５
が、ステップ１９０１で取得した異常テストパターン系
列に対し故障シミュレーションを行ない、基準故障箇所
リストを生成する。つぎに、ステップ１９０３におい
て、故障箇所リスト生成手段１０５によって生成された
故障箇所リストを基準故障箇所リスト記憶手段１８０１
に転送し、格納する。つぎに、ステップ１９０４におい
て、異常パターン系列記憶手段１０３から上記基準故障
箇所リストの生成にもちいられた異常テストパターン系
列以外の異常テストパターン系列を１つ取得する。つぎ
に、ステップ１９０５において、故障箇所リスト生成手
段１０５が、ステップ１９０４で取得した異常テストパ
ターン系列に対して故障シミュレーションを行ない、故
障箇所リストを生成する。つぎに、ステップ１９０６に
おいて、非故障箇所削除手段１８０２が、故障箇所リス
ト生成手段１０５によって生成された故障箇所リストを
もとに、基準故障箇所リストから上記故障箇所リストに
含まれる故障箇所以外の故障箇所（非故障箇所）を削除
する。最後に、ステップ１９０７において、上記異常パ
ターン系列記憶手段１０３に処理されていない異常テス
トパターン系列が存在するか否かを確認し、処理されて
いない異常テストパターン系列が存在するならば、ステ
ップ１９０４，１９０５，１９０６を繰り返し、処理さ
れていない異常テストパターン系列が存在しないなら
ば、処理を終了する。ここで、この故障箇所推定方法に
よって、図３１のステップ１４０７，１４０８および図
３２のステップ１５０６，１５０７を置き換えてもよ
い。ただし、ステップ１９０４において取得すべき異常
テストパターン系列が存在しないとき、この故障箇所推
定方法は直ちに処理を終了する。
【０１２３】図３７はこの発明の実施例で使用される故
障箇所推定手段１０６の構成の別の一例を示している。
この故障箇所推定手段１０６ｃは、異常パターン系列記
憶手段１０３に格納された過渡電源電流が異常を示す複
数のテストパターン系列に対して、故障箇所リスト生成
手段１０５で生成された複数の故障箇所リストを格納す
る異常故障箇所リスト記憶手段２００１と、正常パター
ン系列記憶手段１０４に格納された過渡電源電流が異常
を示さない複数のテストパターン系列に対して、故障箇
所リスト生成手段１０５で生成された複数の故障箇所リ
ストを格納する正常故障箇所リスト記憶手段２００２
と、上記異常故障箇所リスト記憶手段２００１に格納さ
れたすべての故障箇所リストに共通に含まれる故障箇所
を求めることにより故障箇所候補を推定する共通故障箇
所推定手段２００３と、共通故障箇所推定手段２００３
によって生成された故障箇所候補リストを格納する故障
箇所候補リスト記憶手段２００４と、正常故障箇所リス
ト記憶手段２００２に格納された複数の故障箇所リスト
に対し、故障箇所リストに含まれる故障箇所（正常箇
所）を上記故障箇所候補リストから順次削除していく正
常箇所削除手段２００５と、によって構成されている。
異常故障箇所リスト記憶手段２００１および正常故障箇
所リスト記憶手段２００２および故障箇所候補リスト記
憶手段２００４は、ハードディスクやメモリのような物
理的記憶媒体でもよいし、メモリ上に構築された仮想的
記憶手段でもよい。共通故障箇所推定手段２００３およ
び正常箇所削除手段２００５は、ハードウェアで構成し
てもよいし、ソフトウェアで構成することもできる。
障箇所推定手段１０６の構成の別の一例を示している。
この故障箇所推定手段１０６ｃは、異常パターン系列記
憶手段１０３に格納された過渡電源電流が異常を示す複
数のテストパターン系列に対して、故障箇所リスト生成
手段１０５で生成された複数の故障箇所リストを格納す
る異常故障箇所リスト記憶手段２００１と、正常パター
ン系列記憶手段１０４に格納された過渡電源電流が異常
を示さない複数のテストパターン系列に対して、故障箇
所リスト生成手段１０５で生成された複数の故障箇所リ
ストを格納する正常故障箇所リスト記憶手段２００２
と、上記異常故障箇所リスト記憶手段２００１に格納さ
れたすべての故障箇所リストに共通に含まれる故障箇所
を求めることにより故障箇所候補を推定する共通故障箇
所推定手段２００３と、共通故障箇所推定手段２００３
によって生成された故障箇所候補リストを格納する故障
箇所候補リスト記憶手段２００４と、正常故障箇所リス
ト記憶手段２００２に格納された複数の故障箇所リスト
に対し、故障箇所リストに含まれる故障箇所（正常箇
所）を上記故障箇所候補リストから順次削除していく正
常箇所削除手段２００５と、によって構成されている。
異常故障箇所リスト記憶手段２００１および正常故障箇
所リスト記憶手段２００２および故障箇所候補リスト記
憶手段２００４は、ハードディスクやメモリのような物
理的記憶媒体でもよいし、メモリ上に構築された仮想的
記憶手段でもよい。共通故障箇所推定手段２００３およ
び正常箇所削除手段２００５は、ハードウェアで構成し
てもよいし、ソフトウェアで構成することもできる。
【０１２４】つぎに、上記故障箇所推定手段１０６ｃを
使用して故障箇所の推定を行なう場合の動作を説明す
る。図３８はこの発明の故障箇所推定方法の処理手順を
示している。はじめに、ステップ２１０１において、故
障箇所リスト生成手段１０５が、異常パターン系列記憶
手段１０３に格納された異常テストパターン系列を１つ
取得する。つぎに、ステップ２１０２において、故障箇
所リスト生成手段１０５が、ステップ２１０１で取得し
た異常テストパターン系列に対し故障シミュレーション
を行ない、故障箇所リストを生成する。つぎに、ステッ
プ２１０３において、故障箇所リスト生成手段１０５に
よって生成された故障箇所リストを異常故障箇所リスト
記憶手段２００１に転送し、格納する。つぎに、ステッ
プ２１０４において、上記異常パターン系列記憶手段１
０３に処理されていない異常テストパターン系列が存在
するか否かを確認し、処理されていない異常テストパタ
ーン系列が存在するならば、ステップ２１０１，２１０
２，２１０３を繰り返し、処理されていない異常テスト
パターン系列が存在しないならば、ステップ２１０５に
移行する。つぎに、ステップ２１０５において、共通故
障箇所推定手段２００３が、上記異常故障箇所リスト記
憶手段２００１に格納されたすべての故障リストに共通
の故障箇所を推定し、故障箇所候補リストを作成する。
つぎに、共通故障箇所推定手段２００３は、ステップ２
１０６において、故障箇所候補リストを故障箇所候補リ
スト記憶手段に転送し、格納する。つぎに、ステップ２
１０７において、故障箇所リスト生成手段１０５が、正
常パターン系列記憶手段１０４から正常テストパターン
系列を１つ取得する。つぎに、ステップ２１０８におい
て、故障箇所リスト生成手段１０５が、ステップ２１０
７で取得した正常テストパターン系列に対して故障シミ
ュレーションを行ない、故障箇所リストを生成する。つ
ぎに、ステップ２１０９において、正常箇所削除手段２
００５が、ステップ２１０８において故障箇所リスト生
成手段１０５によって生成された故障箇所リストに含ま
れる故障箇所（正常箇所）を故障箇所候補リストから削
除する。最後に、ステップ２１１０において、上記正常
パターン系列記憶手段１０４に処理されていない正常テ
ストパターン系列が存在するか否かを確認し、処理され
ていない正常テストパターン系列が存在するならば、ス
テップ２１０７，２１０８．２１０９を繰り返し、処理
されていない正常テストパターン系列が存在しないなら
ば、処理を終了する。ここで、この故障箇所推定方法に
よって、図３１のステップ１４０７，１４０８および図
３２のステップ１５０６，１５０７を置き換えてもよ
い。ただし、ステップ２１０７において取得すべき正常
テストパターン系列が存在しないとき、この故障箇所推
定方法は直ちに処理を終了する。
使用して故障箇所の推定を行なう場合の動作を説明す
る。図３８はこの発明の故障箇所推定方法の処理手順を
示している。はじめに、ステップ２１０１において、故
障箇所リスト生成手段１０５が、異常パターン系列記憶
手段１０３に格納された異常テストパターン系列を１つ
取得する。つぎに、ステップ２１０２において、故障箇
所リスト生成手段１０５が、ステップ２１０１で取得し
た異常テストパターン系列に対し故障シミュレーション
を行ない、故障箇所リストを生成する。つぎに、ステッ
プ２１０３において、故障箇所リスト生成手段１０５に
よって生成された故障箇所リストを異常故障箇所リスト
記憶手段２００１に転送し、格納する。つぎに、ステッ
プ２１０４において、上記異常パターン系列記憶手段１
０３に処理されていない異常テストパターン系列が存在
するか否かを確認し、処理されていない異常テストパタ
ーン系列が存在するならば、ステップ２１０１，２１０
２，２１０３を繰り返し、処理されていない異常テスト
パターン系列が存在しないならば、ステップ２１０５に
移行する。つぎに、ステップ２１０５において、共通故
障箇所推定手段２００３が、上記異常故障箇所リスト記
憶手段２００１に格納されたすべての故障リストに共通
の故障箇所を推定し、故障箇所候補リストを作成する。
つぎに、共通故障箇所推定手段２００３は、ステップ２
１０６において、故障箇所候補リストを故障箇所候補リ
スト記憶手段に転送し、格納する。つぎに、ステップ２
１０７において、故障箇所リスト生成手段１０５が、正
常パターン系列記憶手段１０４から正常テストパターン
系列を１つ取得する。つぎに、ステップ２１０８におい
て、故障箇所リスト生成手段１０５が、ステップ２１０
７で取得した正常テストパターン系列に対して故障シミ
ュレーションを行ない、故障箇所リストを生成する。つ
ぎに、ステップ２１０９において、正常箇所削除手段２
００５が、ステップ２１０８において故障箇所リスト生
成手段１０５によって生成された故障箇所リストに含ま
れる故障箇所（正常箇所）を故障箇所候補リストから削
除する。最後に、ステップ２１１０において、上記正常
パターン系列記憶手段１０４に処理されていない正常テ
ストパターン系列が存在するか否かを確認し、処理され
ていない正常テストパターン系列が存在するならば、ス
テップ２１０７，２１０８．２１０９を繰り返し、処理
されていない正常テストパターン系列が存在しないなら
ば、処理を終了する。ここで、この故障箇所推定方法に
よって、図３１のステップ１４０７，１４０８および図
３２のステップ１５０６，１５０７を置き換えてもよ
い。ただし、ステップ２１０７において取得すべき正常
テストパターン系列が存在しないとき、この故障箇所推
定方法は直ちに処理を終了する。
【０１２５】上述では故障箇所リストを故障シミュレー
ションによりその都度求めたが、予め各種のテストパタ
ーン系列に対して故障シミュレーションを行い、そのテ
ストパターン系列と故障箇所リストの対応テーブルを作
っておき、そのテーブルを参照して故障箇所リストを求
めてもよい。この発明の故障解析方法および故障解析装
置は、故障ミシュレーションにおいて故障箇所を論理ゲ
ート単位で指定することにより、論理ゲート単位で故障
箇所を推定することができる。また、故障シミュレーシ
ョンにおいて故障箇所を信号線単位で指定することによ
り、信号線単位で故障箇所を推定することもできる。さ
らに、この発明の故障解析方法および故障解析装置は、
遅延故障や断線故障に限定されるものではなく、過渡電
源電流の故障検出条件や故障シミュレーションの故障モ
デルを適宜変更することにより、論理故障（縮退故障）
や短絡故障、および、ＭＯＳトランジスタのパラメータ
不良などの故障箇所も推定することができる。
ションによりその都度求めたが、予め各種のテストパタ
ーン系列に対して故障シミュレーションを行い、そのテ
ストパターン系列と故障箇所リストの対応テーブルを作
っておき、そのテーブルを参照して故障箇所リストを求
めてもよい。この発明の故障解析方法および故障解析装
置は、故障ミシュレーションにおいて故障箇所を論理ゲ
ート単位で指定することにより、論理ゲート単位で故障
箇所を推定することができる。また、故障シミュレーシ
ョンにおいて故障箇所を信号線単位で指定することによ
り、信号線単位で故障箇所を推定することもできる。さ
らに、この発明の故障解析方法および故障解析装置は、
遅延故障や断線故障に限定されるものではなく、過渡電
源電流の故障検出条件や故障シミュレーションの故障モ
デルを適宜変更することにより、論理故障（縮退故障）
や短絡故障、および、ＭＯＳトランジスタのパラメータ
不良などの故障箇所も推定することができる。
【０１２６】
【発明の効果】この発明によれば、可観測性が高く論理
ゲートのスイッチング情報をもつ過渡電源電流試験法を
もちいることにより、従来不可能であった遅延故障ある
いは遅延故障を生じる断線故障の故障箇所の推定ができ
るため、故障解析の信頼性を大幅に改善できる。
ゲートのスイッチング情報をもつ過渡電源電流試験法を
もちいることにより、従来不可能であった遅延故障ある
いは遅延故障を生じる断線故障の故障箇所の推定ができ
るため、故障解析の信頼性を大幅に改善できる。
【図１】ａはＣＭＯＳインバターの入力電圧ＶIN、出力
電圧ＶOUT の経時変化とその電源電流ＩDDの過渡応答の
一例を示す図、ｂはそのＣＭＯＳインバータ回路と出力
の立ち上がり遷移時に流れる電源電流を示す図、ｃはそ
のＣＭＯＳインバータ回路と出力立ち下り遷移時に流れ
る電源電流を示す図である。
電圧ＶOUT の経時変化とその電源電流ＩDDの過渡応答の
一例を示す図、ｂはそのＣＭＯＳインバータ回路と出力
の立ち上がり遷移時に流れる電源電流を示す図、ｃはそ
のＣＭＯＳインバータ回路と出力立ち下り遷移時に流れ
る電源電流を示す図である。
【図２】ＣＭＯＳ論理ゲートの過渡応答の典型例を示
し、ａは入力電圧ＶIN、出力電圧ＶOUT、電源電流ＩSの
伝達特性図、ｂは過渡電流の近似波形を示す図である。
し、ａは入力電圧ＶIN、出力電圧ＶOUT、電源電流ＩSの
伝達特性図、ｂは過渡電流の近似波形を示す図である。
【図３】ａはＣＭＯＳ集積回路の例を示す回路図、ｂは
その集積回路に対する入力電圧、出力電圧の変化と判定
する過渡電源電流応答ＩDDT の様子を示す図である。
その集積回路に対する入力電圧、出力電圧の変化と判定
する過渡電源電流応答ＩDDT の様子を示す図である。
【図４】ａは入、出力ラッチを備えた半導体集積回路に
対する遅延故障試験方法の基本原理を模式的に示す図、
ｂはその入力電圧ＶINに対する出力電圧ＶOUT の遅延と
動作クロックとの関係を示す図である。
対する遅延故障試験方法の基本原理を模式的に示す図、
ｂはその入力電圧ＶINに対する出力電圧ＶOUT の遅延と
動作クロックとの関係を示す図である。
【図５】ａは論理故障を生じる信号線の断線状態と、入
力電圧及び出力電圧を示す図、ｂは遅延故障を生じる信
号線の断線状態と入力電圧及び出力電圧を示す図であ
る。
力電圧及び出力電圧を示す図、ｂは遅延故障を生じる信
号線の断線状態と入力電圧及び出力電圧を示す図であ
る。
【図６】ａは遅延故障がない場合とある場合の入力電圧
と出力電圧の時間経過を示す図、ｂはこれと過渡電源電
流試験方法の原理図を示すための図で対応する過渡電源
電流を示す図である。
と出力電圧の時間経過を示す図、ｂはこれと過渡電源電
流試験方法の原理図を示すための図で対応する過渡電源
電流を示す図である。
【図７】別の過渡電源電流試験方法の原理図を示すため
の図で、ａは遅延故障がない場合とある場合の入力電圧
と出力電圧の時間経過を示す図、ｂはこれと対応する過
渡電源電流と測定時点を示す図である。
の図で、ａは遅延故障がない場合とある場合の入力電圧
と出力電圧の時間経過を示す図、ｂはこれと対応する過
渡電源電流と測定時点を示す図である。
【図８】ＣＭＯＳインバータの入力遷移時間に対する過
渡電源電流の積分値の変化を示す図。
渡電源電流の積分値の変化を示す図。
【図９】ａはＣＭＯＳインバータの入力信号線に存在す
る微小オープン欠陥のモデルを示す図、ｂは微小オープ
ン欠陥がない場合の信号遷移時間を模式的に示す図、ｃ
は微小オープン欠陥がある後の信号遷移時間を模式的に
示す図である。
る微小オープン欠陥のモデルを示す図、ｂは微小オープ
ン欠陥がない場合の信号遷移時間を模式的に示す図、ｃ
は微小オープン欠陥がある後の信号遷移時間を模式的に
示す図である。
【図１０】ＣＭＯＳ集積回路内に存在する微小オープン
欠陥の抵抗値Ｒopenに対するＣＭＯＳ集積回路の過渡電
源電流の積分値ＱDDT の変化を示す図。
欠陥の抵抗値Ｒopenに対するＣＭＯＳ集積回路の過渡電
源電流の積分値ＱDDT の変化を示す図。
【図１１】ＣＭＯＳ製造プロセスのばらつきに対するＣ
ＭＯＳ集積回路の過渡電源電流の積分値の分布を示すヒ
ストグラム図。
ＭＯＳ集積回路の過渡電源電流の積分値の分布を示すヒ
ストグラム図。
【図１２】ＣＭＯＳ集積回路の被試験パス上に存在する
微小オープン欠陥の抵抗値Ｒopen に対する被試験パスの
パス遅延時間ｔpdの変化を示す図。
微小オープン欠陥の抵抗値Ｒopen に対する被試験パスの
パス遅延時間ｔpdの変化を示す図。
【図１３】ＣＭＯＳ集積回路の被試験パス上に微小オー
プン欠陥が存在すると仮定したときの、ＣＭＯＳ集積回
路の過渡電源電流の積分値ＱDDT と被試験パスのパス遅
延時間ｔpdの間の線形性を示す図。
プン欠陥が存在すると仮定したときの、ＣＭＯＳ集積回
路の過渡電源電流の積分値ＱDDT と被試験パスのパス遅
延時間ｔpdの間の線形性を示す図。
【図１４】この被試験ＣＭＯＳ集積回路の一例を示す回
路図。
路図。
【図１５】図１４に示した被試験ＣＭＯＳ集積回路に対
する故障シミュレーション結果の一例を示す図。
する故障シミュレーション結果の一例を示す図。
【図１６】被試験ＣＭＯＳ集積回路の別の一例を示す回
路図。
路図。
【図１７】図１６に示した被試験ＣＭＯＳ集積回路に対
する別の故障シミュレーション結果の一例を示す図。
する別の故障シミュレーション結果の一例を示す図。
【図１８】この発明の故障解析装置の構成を示すブロッ
ク図。
ク図。
【図１９】図１８中の過渡電源電流試験手段１０２の構
成の一例を示すブロック図。
成の一例を示すブロック図。
【図２０】図１９中の過渡電源電流波形測定器２０２の
構成の一例を示すブロック図。
構成の一例を示すブロック図。
【図２１】図１９中の過渡電源電流波形測定器２０２の
構成の別の一例を示すブロック図。
構成の別の一例を示すブロック図。
【図２２】この発明の故障解析方法でもちいられる過渡
電源電流試験方法の処理手順の一例を示すフローチャー
ト。
電源電流試験方法の処理手順の一例を示すフローチャー
ト。
【図２３】図１８中の過渡電源電流試験手段１０２の構
成の別の一例を示すブロック図。
成の別の一例を示すブロック図。
【図２４】図２３中の過渡電源電流瞬時値測定器６０２
の構成の一例を示すブロック図。
の構成の一例を示すブロック図。
【図２５】図２３中の過渡電源電流瞬時値測定器６０２
の構成の別の一例を示すブロック図。
の構成の別の一例を示すブロック図。
【図２６】この発明の故障解析方法でもちいられる過渡
電源電流試験方法の処理手順の別の一例を示すフローチ
ャート。
電源電流試験方法の処理手順の別の一例を示すフローチ
ャート。
【図２７】図１８中の過渡電源電流試験手段１０２の構
成のさらに別の一例を示すブロック図。
成のさらに別の一例を示すブロック図。
【図２８】図２７中の過渡電源電流積分値測定器１００
２の構成の一例を示すブロック図。
２の構成の一例を示すブロック図。
【図２９】図２７中の過渡電源電流積分値測定器１００
２の構成の別の一例を示すブロック図。
２の構成の別の一例を示すブロック図。
【図３０】この発明の故障解析方法でもちいられる過渡
電源電流試験方法の処理手順のさらに別の一例を示すフ
ローチャート。
電源電流試験方法の処理手順のさらに別の一例を示すフ
ローチャート。
【図３１】この発明の故障解析方法の処理手順を示すフ
ローチャート。
ローチャート。
【図３２】この発明の故障解析方法の別の処理手順を示
すフローチャート。
すフローチャート。
【図３３】図１８中の故障箇所推定手段１０６の構成の
一例を示すブロック図。
一例を示すブロック図。
【図３４】この発明の故障解析方法でもちいられる故障
箇所推定方法の処理手順の一例を示すフローチャート。
箇所推定方法の処理手順の一例を示すフローチャート。
【図３５】図１８中の故障箇所推定手段１０６の構成の
別の一例を示すブロック図。
別の一例を示すブロック図。
【図３６】この発明の故障解析方法でもちいられる故障
箇所推定方法の処理手順の別の一例を示すフローチャー
ト。
箇所推定方法の処理手順の別の一例を示すフローチャー
ト。
【図３７】図１８中の故障箇所推定手段１０６の構成の
さらに別の一例を示すブロック図。
さらに別の一例を示すブロック図。
【図３８】この発明の故障解析方法でもちいられる故障
箇所推定方法の処理手順のさらに別の一例を示すフロー
チャート。
箇所推定方法の処理手順のさらに別の一例を示すフロー
チャート。
【図３９】図１４に示した回路に対する信号伝搬パス単
位の故障リストの例を示す図。
位の故障リストの例を示す図。
【図４０】図１６に示した回路に対する信号伝搬パス単
位の故障リストの例を示す図。
位の故障リストの例を示す図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 好弘 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内 Ｆターム(参考） 2G003 AA07 AB01 AH02 AH10 2G014 AA02 AA03 AB51 AC19 2G032 AA01 AB20 AC03 AD01 AD07 AD08 AG02 9A001 BB05 GG01 KK31 LL05
Claims (21)
- 【請求項１】 半導体集積回路における故障箇所を推定
する方法において、被試験半導体集積回路の入力端子に
２つ以上のテストパターンからなるテストパターン系列
を入力するステップと、 上記テストパターン系列を入力したときに発生する上記
被試験半導体集積回路の過渡電源電流を測定し、上記過
渡電源電流が異常を示すか否かを決定するステップと、 上記過渡電源電流が異常を示したテストパターン系列に
対して故障検出可能な箇所のリスト（故障箇所リストと
記す）を求めるステップと、 上記故障箇所リストから上記被試験半導体集積回路内部
の故障箇所を推定するステップと、を有することを特徴
とする故障解析方法。 - 【請求項２】 上記過渡電源電流が異常を示すか否かを
決定するステップは、上記過渡電源電流のパルス幅が所
定の値を越えたとき上記過渡電源電流に異常が生じたと
判断することを特徴とする請求項１記載の故障解析方
法。 - 【請求項３】 上記過渡電源電流が異常を示すか否かを
決定するステップは、上記過渡電源電流の瞬時値が所定
の時間において所定の値を越えたとき上記過渡電源電流
に異常が生じたと判断することを特徴とする請求項１記
載の故障解析方法。 - 【請求項４】 上記過渡電源電流が異常を示すか否かを
決定するステップは、上記過渡電源電流の時間積分値が
所定の値を越えたとき上記過渡電源電流に異常が生じた
と判断することを特徴とする請求項１記載の故障解析方
法。 - 【請求項５】 上記故障箇所を推定するステップは、上
記被試験半導体集積回路の過渡電源電流が異常を示すテ
ストパターン系列が複数組発生しているとき、これら過
渡電源電流が異常を示す各テストパターン系列に対する
各故障箇所リストのすべてに共通に含まれる被試験半導
体集積回路の故障箇所を推定することを特徴とする請求
項１乃至４の何れかに記載の故障解析方法。 - 【請求項６】 上記故障箇所を推定するステップは、上
記被試験半導体集積回路の過渡電源電流が異常を示すテ
ストパターン系列が複数組発生しているとき、これらの
うち過渡電源電流が最初に異常を示したテストパターン
系列に対する故障箇所リスト（基準故障リストと記す）
をもとに、以後に過渡電源電流が異常を示した１以上の
テストパターン系列に対する故障箇所リスト以外の故障
箇所（非故障箇所）を上記基準故障箇所リストから順次
削除していくことにより、上記被試験半導体集積回路の
故障箇所を推定することを特徴とする請求項１乃至４の
何れかに記載の故障解析方法。 - 【請求項７】 上記故障解析方法は、上記過渡電源電流
が異常を示さなかったテストパターン系列に対する故障
箇所リストを求めるステップを有し、 上記故障箇所を推定するステップは、上記被試験半導体
集積回路の過渡電源電流が異常を示すテストパターン系
列に対する故障箇所リスト（故障箇所候補リストと記
す）をもとに、上記被試験半導体集積回路の過渡電源電
流が正常であるテストパターン系列に対する故障箇所リ
スト（正常箇所リストと記す）を上記故障箇所候補リス
トから順次削除していくことにより、上記被試験半導体
集積回路の故障箇所を推定することを特徴とする請求項
１乃至４の何れかに記載の故障解析方法。 - 【請求項８】 上記故障箇所リストを求めるステップ
は、テストパターン系列に対して故障シミュレーション
を行なって故障箇所リストを求めることを特徴とする請
求項１乃至７の何れかに記載の故障解析方法。 - 【請求項９】 上記故障箇所リストは、基本論理回路単
位での故障箇所のリストであることを特徴とする請求項
１乃至８の何れかに記載の故障解析方法。 - 【請求項１０】 上記故障箇所リストは信号線単位での
故障箇所のリストであることを特徴とする請求項１乃至
８の何れかに記載の故障解析方法。 - 【請求項１１】 上記故障箇所リストは信号伝搬パス単
位での故障箇所のリストであることを特徴とする請求項
１乃至８の何れかに記載の故障解析方法。 - 【請求項１２】 半導体集積回路における故障箇所を推
定する装置であって、被試験半導体集積回路の入力端子
に２つ以上のテストパターンからなるテストパターン系
列を入力するテストパターン系列入力手段と、 上記テストパターン系列を入力したときに発生する上記
被試験半導体集積回路の過渡電源電流を測定し、上記過
渡電源電流が異常を示すか否かを決定する過渡電源電流
試験手段と、 上記被試験半導体集積回路の過渡電源電流が異常を示す
テストパターン系列を格納しておく異常パターン系列記
憶手段と、 上記異常パターン系列記憶手段に格納された各テストパ
ターン系列に対し故障検出箇所の故障箇所のリストを求
める故障箇所リスト生成手段と、 上記故障箇所リスト生成手段から得られた１以上の故障
箇所リストをもとに上記被試験半導体集積回路内部の故
障箇所を推定する故障箇所推定手段と、を具備すること
を特徴とする故障解析装置。 - 【請求項１３】 上記過渡電源電流が異常を示すか否か
を決定する過渡電源電流試験手段は、上記過渡電源電流
のパルス幅を測定する電流パルス幅測定手段と、上記電
流パルス幅測定手段によって測定された過渡電源電流の
パルス幅が所定の値を越えたとき上記過渡電源電流に異
常が生じたと判断する故障検出手段と、によって構成さ
れることを特徴とする請求項１２記載の故障解析装置。 - 【請求項１４】 上記過渡電源電流が異常を示すか否か
を決定する過渡電源電流試験手段は、上記過渡電源電流
の瞬時値を測定する電流瞬時値測定手段と、上記電流瞬
時値測定手段によって所定の時間に測定された過渡電源
電流の瞬時値が所定の値を越えたとき上記過渡電源電流
に異常が生じたと判断する故障検出手段と、によって構
成されることを特徴とする請求項１２記載の故障解析装
置。 - 【請求項１５】 上記過渡電源電流が異常を示すか否か
を決定する過渡電源電流試験手段は、上記過渡電源電流
の時間積分値を測定する電流積分値測定手段と、上記電
流積分値測定手段によって測定された過渡電源電流の積
分値が所定の値を越えたとき上記過渡電源電流に異常が
生じたと判断する故障検出手段と、によって構成される
ことを特徴とする請求項１２記載の故障解析装置。 - 【請求項１６】 上記故障箇所を推定する故障箇所推定
手段は、上記異常パターン系列記憶手段に格納された複
数のテストパターン系列に対して求めた複数の故障箇所
リストを格納する故障箇所リスト記憶手段と、上記故障
箇所リスト記憶手段に格納されたすべての故障箇所リス
トに共通に含まれる故障箇所を推定することにより被試
験半導体集積回路の故障箇所を推定する共通故障箇所推
定手段と、によって構成されることを特徴とする請求項
１２乃至１５の何れかに記載の故障解析装置。 - 【請求項１７】 上記故障箇所を推定する故障箇所推定
手段は、上記異常パターン系列記憶手段に格納された、
最初に異常を示したテストパターン系列に対して求めた
基準故障箇所リストを格納する基準故障箇所リスト記憶
手段と、以後の過渡電源電流が異常を示す１以上のテス
トパターン系列に対する故障箇所リスト以外の故障箇所
（非故障箇所）を上記基準故障箇所リストから順次削除
していく非故障箇所削除手段と、によって構成されるこ
とを特徴とする請求項１２乃至１５の何れかに記載の故
障解析装置。 - 【請求項１８】 上記故障解析装置は、上記被試験半導
体集積回路の過渡電源電流が異常を示さないテストパタ
ーン系列を格納しておく正常パターン系列記憶手段を有
し、上記故障箇所を推定する故障箇所推定手段は上記被
試験半導体集積回路の過渡電源電流が異常を示す複数の
テストパターン系列に対して求めた複数の故障箇所リス
トを格納する異常故障箇所リスト記憶手段と、上記正常
パターン系列記憶手段に格納されたテストパターン系列
に対して上記故障箇所リスト生成手段により求めた故障
箇所リストを格納する正常故障箇所リスト記憶手段と、
上記異常故障箇所リスト記憶手段に格納されたすべての
故障箇所リストに共通に含まれる故障箇所を推定するこ
とにより故障箇所候補を推定する共通故障箇所推定手段
と、上記共通故障箇所推定手段によって生成された故障
箇所候補リストを格納する故障箇所候補リスト記憶手段
と、上記正常故障箇所リスト記憶手段に格納された複数
の故障箇所リストそれぞれに含まれる故障箇所（正常箇
所）を上記故障箇所候補リストから順次削除していく正
常箇所削除手段と、によって構成されることを特徴とす
る請求項１２乃至１５の何れかに記載の故障解析装置。 - 【請求項１９】 上記故障箇所リスト生成手段は入力さ
れたテストパターン系列に対して故障シミュレーション
を行なって故障箇所リストを生成する手段であることを
特徴とする請求項１２乃至１９の何れかに記載の故障解
析装置。 - 【請求項２０】 上記故障箇所推定手段は、基本論理回
路単位で故障箇所を推定する手段であることを特徴とす
る請求項１２乃至１９の何れかに記載の故障解析装置。 - 【請求項２１】 上記故障箇所推定手段は、信号線単位
で故障箇所を推定する手段であることを特徴とする請求
項１２乃至１９の何れかに記載の故障解析装置。
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| DE10191490T DE10191490B4 (de) | 2000-04-04 | 2001-04-04 | Verfahren und Vorrichtung zur Defektanalyse von integrierten Halbleiterschaltungen |
| PCT/JP2001/002910 WO2001075463A1 (fr) | 2000-04-04 | 2001-04-04 | Procede d'analyse de defaillance d'un circuit integre a semi-conducteur, et defaillance associee |
| TW090108168A TW500926B (en) | 2000-04-04 | 2001-04-04 | Failure analysis method and apparatus for semiconductor integrated circuit |
| US09/980,891 US6801049B2 (en) | 2000-04-04 | 2001-04-04 | Method and apparatus for defect analysis of semiconductor integrated circuit |
| KR1020017015589A KR20020038588A (ko) | 2000-04-04 | 2001-04-04 | 반도체 집적회로의 결함 분석 방법 및 결함 분석 장치 |
| US10/779,904 US20040163023A1 (en) | 2000-04-04 | 2004-02-17 | Method and apparatus for defect analysis of semiconductor integrated circuit |
| US10/779,905 US6828815B2 (en) | 2000-04-04 | 2004-02-17 | Method and apparatus for defect analysis of semiconductor integrated circuit |
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| JP2006156697A Division JP2006337377A (ja) | 2006-06-05 | 2006-06-05 | 故障解析方法、及び故障解析装置 |
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