KR20010095301A - 반도체 테스트 시스템용 전원 전류 측정 유닛 - Google Patents

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Abstract

고속의 높은 정확도로 테스트 중인 디바이스의 전원 전류를 측정하기 위한 반도체 테스트 시스템에 제공되는 전원 전류 측정 유닛에 관한 것이다. 수신된 디지털 신호에 근거한 테스트 중인 디바이스에 공급될 소스 전압을 발생시키기 위한 DA(디지털 대 아날로그) 변환기; 부의 피드백 루프를 형성하고 DA 변환기로부터 테스트 중인 디바이스의 전원 핀에 소스 전압을 공급함으로써, 저항이 알려져 있는 전류 측정 저항기를 통하여 전원 핀에 전원 전류를 공급하기 위한 연산 증폭기; 테스트 중인 디바이스에 공급된 전원 전류의 양을 나타내는 전압을 증폭하기 위한 전압 증폭기; 소정의 적분 시간 동안 전압 증폭기의 출력 신호를 적분하기 위한 적분 회로; 및 적분 시간 후 적분 회로의 출력 신호를 변환하기 위한 AD(아날로그 대 디지털) 변환기를 포함한다.

Description

반도체 테스트 시스템용 전원 전류 측정 유닛{POWER SOURCE CURRENT MEASUREMENT UNIT FOR SEMICONDUCTOR TEST SYSTEM}
본 발명은 고밀도 집적(LSI) 회로와 같은 반도체 집적 회로를 테스트하기 위한 반도체 테스트 시스템에 관한 것으로, 특히, 테스트 중인 디바이스의 전원 전류를 고속이면서도 높은 정확도로 측정할 수 있는 반도체 테스트 시스템에 제공되는 전원 전류 측정 유닛(power source current measurement unit)에 관한 것이다.
본 발명의 전원 (공급) 전류 측정 유닛은 LSI 등의 반도체 집적 회로를 테스트하기 위한 반도체 테스트 시스템(이하, 테스트 중인 디바이스; device under test)에 사용된다. 이러한 반도체 테스트 시스템은 테스트 중인 디바이스의 기능적 테스트를 주로 행하며, 디바이스의 전압 및 전류를 평가하는 DC 파라메트릭 테스트를 행하는 기능도 갖는다. 본 발명은 DC 파라메트릭 테스트의 일부로서 테스트 중인 디바이스의 전원 전류를 측정하기 위한 전원 전류 측정 유닛(DC 테스트 유닛)에 관한 것이다.
본 발명의 발명자는 오늘날 널리 사용되는 사이클화 반도체 테스트 시스템(사이클 기준 테스트 시스템; cycle based test system)과 구조가 다른 이벤트 개념에 따른 반도체 테스트 시스템(이벤트 기준 테스트 시스템; event based test system)을 제안하고 있다. 본 발명의 전원 전류 측정 유닛은 이벤트 기준 테스트 시스템에 유리하게 적용될 수 있지만, 사이클 기준 테스트 시스템에 사용될 경우에 상당한 효과를 제공할 수도 있다. 따라서, 사이클 기준 테스트 시스템 및 이벤트 기준 테스트 시스템에 관해서는 다음과 같이 간략하게 설명하고자 한다.
도 1a는 사이클 기준 테스트 시스템의 기본 구성예를 도시한 블록도이다. 이 예에서, 테스트 처리기(11)는 테스터 버스를 통하여 테스트 시스템의 동작을 제어하기 위한 반도체 테스트 시스템 내에 제공되어 있는 전용 처리기이다. 테스트 처리기(11)에서 나온 패턴 데이터에 기준하여, 패턴 발생기(pattern generator, 12)는 타이밍 발생기(13) 및 파동 포맷기(14)에 타이밍 데이터 및 파형 데이터를 각각 제공한다. 테스트 패턴은 패턴 발생기(12)로부터의 파형 데이터 및 타이밍 발생기(13)로부터의 타이밍 데이터를 사용하여 파동 포맷기(14)에 의해 발생되어, 구동기(15)를 통하여 테스트 중인 디바이스(device under test: DUT, 19)에 공급된다.
DUT(19)는 핀 전기부(pin electronics, 20) 내의 아날로그 비교기(16)에 제공되는 테스트 패턴에 응답하여 출력 신호를 발생시킨다. 출력 신호는 아날로그 비교기(16)에 의해 소정의 임계 전압값에 기준하여 논리 신호로 변환된다. 논리 신호는 논리 비교기(17)에 의해 패턴 발생기(12)에서 나온 기대값 데이터와 비교된다. 논리 비교 결과는 DUT(19)의 어드레스에 대응하는 고장 메모리(failure memory, 18)에 저장된다.
이러한 사이클 기준 테스트 시스템에서, 테스트 패턴을 발생하는 패턴 데이터는 각 테스트 사이클에 대한 파형 데이터, 벡터 데이터 및 타이밍 데이터마다 각각 설명되어져야 한다. 따라서, 사이클 기준 테스트 시스템에 관계된 하드웨어 및 소프트웨어가 복잡해지며, 이로써 각 테스트 핀이 다른 것과 무관한 방식으로 테스트 시스템을 구성하는 것을 어렵게 한다.
도 1b는 이벤트 기준 테스트 시스템의 기본 구성예를 도시한 개략적인 블록도이다. 이벤트 기준 테스트 시스템의 더 상세한 설명은 본 발명의 동일 발명자에 의해 출원된 미국 특허 출원 제09/406,300 호 및 제09/259,401 호에서 찾아 볼 수 있다.
이 예에서, 이벤트 기준 테스트 시스템은 호스트 컴퓨터(42), 버스 인터페이스(43), 내부 버스(45), 어드레스 제어 논리부(48), 고장 메모리(47), 이벤트 카운트 메모리(50)와 이벤트 버니어 메모리(event vernier memory, 51)로 구성된 이벤트 메모리, 이벤트 합산 및 스케일링 논리부(52), 이벤트 발생기(24), 및 핀 전기부(26)를 포함한다. 테스트 중인 반도체 디바이스(DUT, 28)는 핀 전기부(26)에 접속된다.
호스트 컴퓨터(42)의 예로서, 내부에 UNIX 운영 시스템을 가진 워크스테이션을 든다. 호스트 컴퓨터(42)는 사용자가 테스트의 시작과 중단 동작을 지시하고, 테스트 프로그램과 다른 테스트 조건을 로드하거나 호스트 컴퓨터에 테스트 결과를 분석할 수 있도록 하기 위해 사용자 인터페이스로서 작용한다. 호스트 컴퓨터(42)는 시스템 버스(44) 및 버스 인터페이스(43)를 통하여 하드웨어 테스트 시스템과 인터페이스 접속된다.
내부 버스(45)는 하드웨어 테스트 시스템 내의 버스이다. 어드레스 제어 논리부(48)의 예로는 하드웨어 테스트 시스템에 배제적이면서 사용자가 액세스할 수 없는 테스터 처리기가 있다. 어드레스 제어 논리부(48)는 호스트 컴퓨터(42)에서 나온 테스트 프로그램과 조건들에 기준한 테스트 시스템에서 다른 기능적 블록에 명령들을 제공한다. 고장 메모리(47)는 어드레스 제어 논리부(48)에 의해 한정된 어드레스에 DUT(28)의 고장 정보 등의 테스트 결과를 저장한다. 고장 메모리(47)에 저장된 정보는 테스트 중인 디바이스의 고장 분석 단계에서 사용된다.
어드레스 제어 논리부(48)는 이벤트 카운트 메모리(50) 및 이벤트 버니어 메모리(51)에 의해 구성된 이벤트 메모리에 어드레스 데이터를 제공한다. 이벤트 메모리는 각 이벤트("1"에서 "0"로 또는 "0"에서 "1"로의 변경점)와 그 타이밍을 나타내는 이벤트 타이밍 데이터를 저장한다. 예를 들면, 이벤트 메모리는 데이터의 두 다른 유형에 의해 타이밍 데이터를 저장하는데, 하나는 기준 클록의 정수배(integer multiple)를 나타내는 정수부 데이터(intgral part data)이고, 다른 것은 기준 클록의 분수를 나타내는 분수부 데이터(fractional part data)이다.
이벤트 합산 및 스케일링 논리부(52)는 스케일링 계수에 의해 이벤트 타이밍 데이터를 합산하거나 각 이벤트의 타이밍 데이터를 변경함으로써 소정의 기준점에 대해 각 이벤트의 전체 타이밍(지연 시간)을 나타내는 데이터를 발생시키기 위한 것이다. 이벤트 발생기(24)는 핀 전기부(26)를 통하여 DUT(28)에 제공된 전체 타이밍 데이터에 근거한 테스트 패턴(구동 이벤트)을 실제로 발생시키기 위한 것이다. DUT(28)의 응답 출력 신호를 예상 데이터 패턴(샘플 이벤트)과 비교함으로써, DUT(28)의 특정 출력 핀은 테스트 시스템에 의해 평가된다.
이벤트 기준 테스트 시스템에서, 테스트 패턴을 발생시키기 위한 이벤트 데이터는 이벤트들의 타이밍 데이터에 의해서만 설명되므로, 이벤트 데이터의 데이터 구조는 상당히 단순화된다. 따라서, 이벤트 기준 테스트 시스템은 다른 것과는 각각 무관한 복수의 테스트 핀에 의해 구성될 수 있다.
상술한 테스트 시스템에서, 테스트 중인 디바이스에 테스트 패턴을 적용하고 테스트 중인 디바이스의 출력 신호를 수신하기 위한 핀 전기부의 구조는 기본적으로 사이클 기준 테스트 시스템이나 이벤트 기준 테스트 시스템에서와 동일하다. 일반적으로, 핀 전기부는 DC 파라메트릭 테스트를 행하기 위한 측정 유닛에 제공되기도 한다. 도 2에서, 테스트 유닛을 위한 구동 이벤트(테스트 패턴), 샘플링 이벤트(스트로브) 및 매개변수들을 다루는 핀 전기부(26)는 이벤트 발생기(26), 패턴 비교기(38) 및 테스트 중인 디바이스(DUT, 28)와 관련하여 설명된다.
이벤트 발생기(24)는 핀 전기부(26) 내의 구동기(35)를 통하여 DUT(28)의 입력핀에 소정의 진폭 및 회전율(slew rate)이 제공되는 구동 이벤트(테스트 패턴)를발생시킨다. 이벤트 발생기(24)는 DUT(28)의 출력 신호를 샘플링하기 위한 스트로브 신호로서 아날로그 비교기(36)에 제공되는 샘플링 이벤트를 발생시킨다. DUT(28)의 출력 신호는 스트로브 신호의 타이밍에서 소정의 기준 전압과 비교될 때 아날로그 비교기(36)에 의해 논리 신호로 변환된다. 아날로그 비교기(36)의 출력에서의 논리 신호는 패턴 비교기(38)에 의해 예상 논리 패턴과 비교된다.
DC 테스트 유닛(37)은 호스트 컴퓨터와 같은 제어기의 제어하에서 테스트 중인 디바이스에 대해 DC 파라메트릭 테스트를 행한다. DC 파라메트릭 테스트에서, 통상, 구동기(35)에 의해 테스트 중인 디바이스에 공급된 구동 이벤트는 클록 신호를 포함한다. DC 테스트 유닛(37)은 테스트 중인 디바이스의 소정의 전원 핀에 전원을 공급하며, 전원 전류, 예로써, 테스트 중인 디바이스의 전원 핀에 흐르는 IDD를 측정한다. 측정값은 호스트 컴퓨터에 전송된다.
도 3은 종래의 DC 테스트 유닛의 구성예를 도시한다. 이 예는 단지 테스트 중인 디바이스의 전원(소스) 전류, 예로써, CMOS 디바이스의 IDD를 측정하기 위한 전원 전류 측정 유닛을 도시한다. 전원 전류 측정 유닛은 DA(디지털 대 아날로그) 변환기(71), 연산 증폭기(72), 전류 버퍼(73), 전류 측정 저항기(RM)(74), 차동 증폭기(75), 평균 회로(76), AD(아날로그 대 디지털) 변환기(77) 및 버퍼 메모리(78)로 구성되어 있다.
전원으로서, 테스트 중인 디바이스에 공급되는 전압량이 호스트 컴퓨터 등의 제어기에 의해 지정될 경우, DA 변환기(71)는 연산 증폭기(72)를 통하여 테스트 중인 디바이스(28)에 공급되는 지정 전압을 발생시킨다. 연산 증폭기(72)는 전류 버퍼(73) 및 전류 측정 저항기(74)를 통하여 테스트 중인 디바이스(28)에 전원을 제공한다.
도 3에 도시된 바와 같이, 테스트 중인 디바이스(28)의 전원 핀은 측정 유닛에 형성된 부의 피드백 루프의 피드백 점이다. 결과적으로, 연산 증폭기(72)의 입력 전압은 테스트 중인 디바이스(28)에 공급된 전원의 전압을 나타낸다. 전원 전류는 전류 측정 저항기(74)를 통하여 연산 증폭기(72)에 의해 테스트 중인 디바이스(28)에 공급된다. 이러한 장치에 있어서, 테스트 중인 디바이스(28)에 흐르는 전원 전류는 차동 증폭기(75)에 의해 검출되는 전류 측정 저항기(74) 양단의 전압에 의해 측정된다.
차동 증폭기(75)의 출력은 평균 회로(76)에 의해 평균되어 AD 변환기(77)에 공급된다. AD 변환기(77)는 소정의 반복율의 샘플링 신호에 의해 인입 신호(incoming signal)를 샘플링하고 이 샘플된 전압을 디지털 신호로 변환한다. 디지털 신호는 버퍼 메모리(78)에 저장된다.
도 4a-도 4d는 도 3의 종래의 전원 전류 측정 유닛의 동작을 도시한 타이밍도이다. 테스트 시스템은 도 4a의 클록 신호를 구동기(35)(도 2)를 통하여 테스트 중인 디바이스(28)에 공급함으로써 테스트 중인 디바이스(28)의 동작을 시작하게 된다. 도시 생략되어 있으나, 테스트 시스템은 또한 테스트 중인 디바이스(28)의 신호 핀에 테스트 패턴을 제공한다. CMOS 디바이스 등의 테스트 중인 디바이스로의 전원 전류는 도 4b에 도시된 바와 같이 클록 신호에서와 같은 반복율로 임펄스방식에 의해 변화한다.
전원 전류는 AD 변환기(77)에 제공되는 도 4c의 파형으로서 도 3의 회로 구성에 의해 검출된다. AD 변환기(77)는 도 4c의 측정 전류 파형을 소정의 샘플링 간격(t)으로 샘플하며, 샘플된 아날로그 전압을 디지털 신호로 변환한다. 샘플링 간격(t)은 예컨대, 수십 마이크로초이다.
CMOS 디바이스의 전원 전류는 내부 회로 조건에 따라 크게 변화하므로, AD 변환기(77)에 제공된 측정 전류 파형은 복잡한 패턴을 나타낸다. 따라서, 종래 기술에서, 전류값을 정확하게 측정하기 위해, 도 4d에 도시된 샘플링 동작이 반복되어 샘플수를 증가시켜 샘플들을 평균함으로써 측정 정확도를 향상시키게 된다.
앞서 설명된 바와 같이, 종래의 회로에 의해 행해진 전원 전류(IDD) 측정에 있어서, 측정 정확도를 높이기 위해 동일 테스트 패턴이 샘플 수를 증가시키도록 여러 번 반복되어져야 하며, 그 결과, 측정 시간이 증가하게 된다. 측정 시간이 단축될 경우, 전류 파형이 급속하게 변할 때에 특히, 측정 정확도는 상당히 낮아지게 된다. 종래의 측정 회로는 또한 클록 신호가 측정 소스 전류(IDD)의 결핍을 초래한다는 것에 대하여 명시하는 것이 불가능하다는 문제점을 갖는다.
따라서, 본 발명의 목적은 고속이면서 정확도가 높은 테스트 중인 디바이스의 전원 전류를 측정할 수 있는 반도체 테스트 시스템용 전원 전류 측정 유닛을 제공하는 것이다.
본 발명의 다른 목적은 테스트 중인 디바이스가 CMOS 디바이스일 경우 테스트 중인 디바이스의 전원 전류(IDD)를 측정하기 위한 전원 전류 측정 유닛을 제공하는 것이다.
본 발명의 또 다른 목적은 적분 회로에 의해 전원 전류의 측정값을 적분하고 이 적분값을 측정 시간에 의해 평균함으로써 짧은 기간 내에서 테스트 중인 디바이스의 전원 전류를 높은 정확도로 측정할 수 있는 전원 전류 측정 유닛을 제공하는 것이다.
본 발명의 또 다른 목적은 임의의 스케일링 계수에 의해 반도체 테스트 시스템으로부터 테스트 중인 디바이스에 공급되는 클록 신호의 반복율을 조절하고 전원 전류를 이 조절된 클록 신호에 동기하여 검출함으로써 테스트 중인 디바이스의 전원 전류의 평균값을 직접 측정할 수 있는 전원 전류 측정 유닛을 제공하는 것이다.
본 발명의 또 다른 목적은 임의의 스케일링 계수에 의해 반도체 테스트 시스템으로부터 테스트 중인 디바이스에 공급되는 클록 신호의 반복율을 조절하고 전원 전류를 이 조절된 클록 신호에 동기하여 검출함으로써 테스트 중인 디바이스에 인가되는 특정 클록 신호 및 결함 전원 전류값 간의 관계를 찾아낼 수 있는 전원 전류 측정 유닛을 제공하는 것이다.
본 발명의 전원 전류 측정 유닛은 반도체 테스트 시스템에 제공되는 것으로, 수신된 디지털 신호에 근거한 테스트 중인 디바이스에 공급되는 소스 전압을 발생시키기 위한 DA(디지털 대 아날로그) 변환기; 부의 피드백 루프를 형성하고, DA 변환기로부터 테스트 중인 디바이스의 전원 핀에 소스 전압을 공급함으로써 저항이 알려져 있는 전류 측정 저항기를 통하여 전원 핀에 전원 전류를 공급하기 위한 연산 증폭기; 테스트 중인 디바이스에 공급되는 전원 전류의 양을 나타내는 전압을 증폭하기 위한 전압 증폭기; 소정의 적분 시간 동안 전압 증폭기의 출력 신호를 적분하기 위한 적분 회로; 및 그 적분 시간후 적분 회로의 출력 신호를 변환하기 위한 AD(아날로그 대 디지털) 변환기로 구성된다.
테스트 중인 디바이스의 클록 신호는 테스트 중인 디바이스의 동작을 활성화하는 반도체 테스트 시스템에 의해 공급되며, 클록 신호에 대한 전원 전류 결과의 평균값은 전원 전류 측정에 의해 측정된다. 본 발명의 전원 전류 측정 유닛의 적분 회로는 소정의 기간 동안 스위치를 개방함으로써 적분이 이루어지는 스위치를 포함한다.
본 발명의 다른 양상으로는 테스트 중인 반도체 디바이스를 평가하기 위한 반도체 테스트 시스템을 들 수 있다. 본 발명의 반도체 테스트 시스템은 사전 준비된 이벤트 데이터에 기준한 테스트 중인 디바이스에 테스트 신호를 발생시키기 위한 테스트 신호 발생 수단; 테스트 신호 발생 수단 및 테스트 중인 디바이스 간에 제공되며, 테스트 중인 디바이스에 소정의 진폭을 가진 테스트 신호를 제공하는 구동기와 테스트 중인 디바이스의 응답 출력을 소정의 기준 전압과 비교하는 비교기를 갖는 핀 전기부; 및 테스트 중인 디바이스의 전원 전류를 측정하기 위한 핀 전기부의 내부나 외부에 제공되는 전원 전류 측정 유닛으로 구성된다.
전원 전류 측정 유닛은 수신된 디지털 신호에 근거한 테스트 중인 디바이스에 공급될 소스 전압을 발생시키기 위한 DA 변환기; 부의 피드백 루프를 형성하고 DA 변환기로부터 테스트 중인 디바이스의 전원 핀에 소스 전압을 공급함으로써 저항이 알려져 있는 전류 측정 저항기를 통해 전원 핀에 전원 전류를 공급하는 연산 증폭기; 테스트 중인 디바이스에 공급된 전원 전류를 나타내는 전압을 증폭하기 위한 전압 증폭기; 소정의 적분 기간 동안 전압 증폭기의 출력 신호를 적분하기 위한 적분 회로; 및 이 적분 시간 후 적분 회로의 출력 신호를 변환하기 위한 AD 변환기를 포함한다.
반도체 테스트 시스템은 테스트 중인 디바이스의 동작을 활성화하기 위한 테스트 중인 디바이스에 클록 신호를 공급한다. 본 발명의 반도체 테스트 시스템은 임의의 계수에 의해 이벤트 데이터 내의 타이밍 데이터를 변경할 수 있는 스케일링 기능을 더 갖는다. 반도체 테스트 시스템으로부터 테스트 중인 디바이스로의 클록 신호의 반복율을 스케일링 작용에 의해 조절함으로써, 클록 신호는 전원 전류 측정 유닛의 동작 속도와 같은 반복율로 설정될 수 있다. 따라서, 클록 신호 주기를 전원 전류 측정 유닛의 적분 회로의 개방/폐쇄 스위치 동작에 동기화하는 것이 가능함에 따라, 클록 신호의 특정 주기에 대응하는 전원 전류를 측정하는 것이 가능해진다.
결과적으로, 본 발명의 전원 전류 측정 유닛은 테스트 중인 디바이스의 전원 전류를 고속이면서도 높은 정확도로 측정할 수 있다. 따라서, 전원 전류 측정 유닛은 CMOS 디바이스의 전원 전류(IDD)를 측정하는 것에 적용하는 것이 바람직하다.본 발명의 전원 전류 측정은 적분 회로에 의해 전원 전류의 측정된 파형을 적분하고 측정된 시간에 의해 적분값을 평균함으로써 테스트 중인 디바이스의 전원 전류를 짧은 주기 내에서 높은 정확도로 측정할 수 있다.
본 발명의 전원 전류 측정 유닛은 이벤트 기준 테스트 시스템에 사용되는 것이 유리하다. 전원 전류 측정 유닛은 이벤트 기준 테스트 시스템으로부터 테스트 중인 디바이스에 공급되는 클록 신호의 반복율을 임의의 계수에 의해 조절하고 이 조절된 클록 신호에 동기하여 전원 전류를 검출함으로써 테스트 중인 디바이스의 전원 전류의 평균값을 직접 측정할 수 있다. 또한, 테스트 중인 디바이스의 전원 전류가 클록 신호와 동기하여 측정될 수 있기 때문에, 결함 전원 전류값 및 결함을 초래한 특정 클록 신호 간의 관계를 찾아내는 것도 가능해진다.
도 1a는 종래 기술의 사이클 기준 반도체 테스트 시스템의 기본적인 구성을 도시한 블록도.
도 1b는 반도체 테스트 시스템의 새로운 형태인 이벤트 기준 테스트 시스템의 기본적인 구성을 도시한 블록도.
도 2는 이벤트 기준 테스트 시스템 또는 사이클 기준 테스트 시스템의 하나에 사용될 수 있는 핀 전기부에서의 구성예를 도시한 블록도.
도 3은 종래의 기술에 따른 테스트 중인 디바이스의 전원 전류를 측정하기 위한 전원 전류 측정 유닛의 구성예를 도시한 회로도.
도 4a-도 4d는 도 3의 종래의 기술에 따른 전원 전류 측정 유닛의 동작을 도시한 타이밍도.
도 5는 본 발명에 따른 테스트 중인 디바이스의 전원 전류를 측정하기 위한 전원 전류 측정 유닛의 구성예를 도시한 회로도.
도 6a-도 6c는 도 5의 본 발명에 따른 전원 전류 측정시의 동작을 도시한 타이밍도.
도 7은 본 발명의 전원 전류 측정 유닛으로 전원 전류를 측정하기 위한 임의의 계수에 의해 이벤트 기준 테스트 시스템으로부터 디바이스로의 클록 신호의 반복율을 조절하기 위한 스케일링 회로의 구성예를 도시한 블록도.
<도면의 주요 부분에 대한 부호의 설명>
24: 이벤트 발생기
28: 테스트 중인 디바이스
50: 이벤트 카운트 메모리
51: 이벤트 버니어 메모리
71: DA 변환기
85: AD 변환기
본 발명의 실시예는 도 5 및 6을 참조하여 설명된다. 도 5는 본 발명의 전원 (공급) 전류 측정 유닛의 기본 구성을 도시한 블록도이다. 도 6a-도 6c는 도 5의 전원 전류 측정 유닛의 동작에 포함된 파형을 도시한다. 본 발명의 전원 전류 측정 유닛은 테스트 중인 디바이스의 전원 전류를 적분 회로에 의해 적분하고 통합된 전류의 평균값을 얻게 됨에 따라, 고속이면서 높은 정확도로 전원 전류를 측정하게 된다.
도 5에서, 전원 전류 측정 유닛은 DA(디지털 대 아날로그) 변환기(71), 연산 증폭기(72), 전류 버퍼(73), 전류 측정 저항기(74), 차동 증폭기(75), 적분 회로(83), 스위치(SW1 및 SW2), 및 AD(아날로그 대 디지털) 변환기(85)를 포함한다. 적분 회로(83)는 적분 저항기(82) 및 적분 캐패시터(C)에 의해 정의된 적분 상수를 갖는다.
테스트 중인 디바이스에 전원으로서 공급될 전압의 양이 호스트 컴퓨터와 같은 제어기에 의해 지정될 경우, DA 변환기(71)는 연산 증폭기(72)를 통하여 테스트 중인 디바이스(28)에 공급되는 지정 전압을 발생시킨다. 연산 증폭기(72)는 전류 버퍼(73) 및 전류 측정 저항기(74)를 통하여 테스트 중인 디바이스(28)에 전원을 제공한다.
도 5에 도시된 바와 같이, 테스트 중인 디바이스(28)의 전원 핀은 측정 유닛에 형성되는 부의 피드백 루프의 피드백 점이다. 결과적으로, 연산 증폭기(72)의 입력 전압은 전원 내지 테스트 중인 디바이스(28)의 전압을 나타낸다. 전원 전류는 연산 증폭기(72)에 의해 전류 측정 저항기(74)를 통하여 테스트 중인 디바이스(28)에 공급된다. 따라서, 테스트 중인 디바이스(28)에 흐르는 전원 전류는 차동 증폭기(75)에 의해 검출되는 전류 측정 저항기(74)의 양단 전압에 의해 표현된다.
차동 증폭기(75)의 출력은 스위치(SW1)를 통해 적분 회로(83)에 제공된다. 적분 회로(83)는 스위치(SW2)가 오프(개방)될 때 입력 신호를 적분한다. 따라서, 테스트 중인 디바이스의 전원 전류를 나타내는 차동 증폭기(75)의 출력 전압은 적분 회로(83)에 의해 적분된다. 측정 시간(적분)의 마지막에서 스위치(SW1)를 개방함으로써 적분 연산이 중단될 때, 적분 회로(83)의 출력 전압은 AD 변환기(85)에 의해 디지털 신호로 변환된다. 따라서, 테스트 중인 디바이스의 전원 전류의 평균값은 디지털 값을 측정 시간으로 분할함으로써 얻게 된다.
도 6a-도 6c는 도 5에 도시한 본 발명의 전원 전류 측정 유닛의 동작을 도시한 타이밍도이다. 테스트 시스템은 도 6a의 클록 신호를 구동기(35)(도 2)를 거쳐 테스트 중인 디바이스(28)에 공급하여, 테스트 중인 디바이스(28)의 동작을 시작하게 된다. 비록 도시 생략하였으나, 테스트 시스템은 테스트 중인 디바이스(28)의 신호 핀에 테스트 패턴도 제공한다.
도 5의 회로 구성에 있어서, 전원 전류는 도 6b에 도시한 파형인 전류 측정 저항기(74) 양단의 전압 강하로서 검출된다. 도 6b의 측정된 전류 파형은 스위치(SW1)를 통해 적분 회로(83)에 제공된다. 적분 회로(83)의 스위치(SW2)는 클록 신호의 시작 타이밍에서 개방되어, 적분 연산을 초기화하게 된다. 도 6c에 도시한 바와 같이, 임펄스 형상(도 6b)의 측정 전류 파형은 적분 회로에 의해 적분된다.
그리고, 스위치(SW1)는 소정 회수의 클록 펄스 후에 개방(오프)되고, 적분 회로의 출력 전압은 AD 변환기(85)에 의해 디지털 신호로 변환된다. 따라서, 테스트 중인 디바이스에 대한 평균 전원 전류는 클록 신호가 테스트 중인 디바이스에 인가되는 동안의 기간 즉, 적분 시간에 의해 디지털 신호의 측정값을 분할함으로써 얻게 된다. 이 방법에서, 측정 전류 파형은 소정의 시간 동안 연속해서 적분되며, 소정 시간 후의 적분 전압값은 AD 변환기에 의해 디지털 신호로 변환된다. 이에 따라, AD 변환기에서의 샘플링 타이밍은 전류 파형의 측정에 영향을 주지 않는다. 따라서, 본 발명에 있어서, 종래 기술에서 요구되는 바와 같이 AD 변환기의 대수의샘플링 연산을 반복하는 것이 불필요해지므로, 고속의 정확도가 높은 전류 측정을 할 수 있게 된다.
일반적으로, 도 5에 도시된 바와 같은 전원 전류 측정 유닛의 전반적인 동작 속도는 비교적 느리며, 예를 들어, 수십 마이크로초 등의 클록 주기를 필요로 한다. 이는 전류 측정 유닛의 회로 장치는 동작이 비교적 느린 부의 피드백 루프를 이루는 연산 증폭기와 적분 회로를 포함하기 때문이다. CMOS 디바이스와 같은 테스트 중인 디바이스의 클록 속도는 동작에 있어서 전원 전류 측정 유닛의 동작 속도보다 비교적 빠르다. 따라서, 전술한 바와 같이, 전원 전류는 소정의 기간 동안 전류의 평균값을 얻음으로써 대수의 클록 신호의 시간 길이에 비례하여 측정된다.
본 발명의 다른 양상에서, 테스트 중인 디바이스에 공급된 클록 신호의 반복율은 전원 전류 측정 유닛의 동작 속도와 같아지기 위해 감소된다. 종래의 반도체 테스트 시스템에 있어서, 임의의 계수(정수 및 분수 모두)에 의해 자유롭게 테스트 중인 디바이스에 대한 클록 신호의 반복율을 조절하는 것이 불가능하다. 본 발명의 양수인은 미국 특허 출원 제 09/286,226호에서 임의의 스케일링 계수에 의해 이벤트 기준 테스트 시스템의 출력 이벤트의 각 타이밍을 조절하는 고안 및 실시예를 개시하였다.
도 7은 상기 미국 특허 출원에 개시된 스케일링 유닛의 필수 부분을 도시한다. 이벤트 기준 테스트 시스템의 도 2의 (b)의 이벤트 합산 스케일링 논리부(52)는 도 7의 이벤트 합산 논리부(62) 및 이벤트 지연 스케일링부(66)로 구성된다. 이벤트 카운트 메모리(50) 및 이벤트 버니어 메모리(51)로부터의 타이밍 데이터가이벤트 합산 논리부(62)에 제공되어 각 이벤트의 지연 시간을 더하게 된다.
이벤트 합산 논리부(62)에서 타이밍 데이터를 가산하여 얻어진 데이터는 이벤트 지연 스케일링부(66)에 의해 스케일링 계수에 곱해진다. 이 연산은 정수부 데이터 및 분수부 데이터 간의 이월 처리(carry over process)를 포함하며, 이에 관해서는 상기 미국 특허 출원에 상세하게 설명되어 있다. 따라서, 이벤트 발생기(24)(도 2)에 의해 발생된 이벤트가 테스트 중인 디바이스에 대한 클록 신호로서 사용되는 경우에 있어서, 도 7의 장치는 클록 신호의 반복율을 자유롭게 조절할 수 있다.
스케일링 능력을 이용하여, 도 6a의 클록 신호의 주기는 전원 전류 측정 유닛의 연산 속도와 같은 수십 마이크로초까지 충분히 증가할 수 있다. 따라서, 스위치(SW2)는 클록 신호와 동기하여 구동될 경우, 전류 측정 유닛의 클록 신호 주기 및 연산은 1 대 1 타이밍 관계식을 성립한다. 이러한 상황하에서, 전원 전류의 1 파형은 1 클록 신호 주기에 대해 얻어질 수 있으며, 이는 적분 회로(83) 및 AD 변환기(85)에 의해 측정된다. 따라서, 전원 전류의 결함이 검출되는 경우, 이러한 결함과 테스트 중인 디바이스에 인가된 클록 신호(테스트 패턴)와의 관계를 명시하는 것이 가능하다.
전술한 바와 같이, 본 발명의 전원 전류 측정 유닛은 테스트 중인 디바이스의 전원 전류를 고속의 높은 정확도로 측정할 수 있다. 따라서, 전원 전류 측정유닛은 CMOS 디바이스의 전원 전류(IDD)의 측정에 유리하게 적용된다. 본 발명의 전원 전류 측정 유닛은 적분 회로에 의해 측정 전류 파형을 적분하고 이 적분값을 측정 시간에 의해 평균함으로써 짧은 주기 내에서 테스트 중인 디바이스의 전원 전류를 고속으로 측정할 수 있다.
본 발명의 전원 전류 측정 유닛은 이벤트 기준 테스트 시스템에 유리하게 사용될 수 있다. 전원 전류 측정 유닛은 이벤트 기준 테스트 시스템으로부터 테스트 중인 디바이스에 공급되는 클록 신호의 반복율을 임의의 계수에 의해 조절하고 이 조절된 클록 신호에 동기하여 전원 전류를 검출함으로써 테스트 중인 디바이스의 전원 전류의 평균값을 직접 측정할 수 있다. 테스트 중인 디바이스의 전원 전류는 클록 신호와 동기하여 측정될 수 있기 때문에, 결함 전원 전류와 이 결함을 초래하는 특정 클록 신호와의 관계를 찾아내는 것이 가능해진다.

Claims (8)

  1. 테스트 중인 디바이스를 통해 흐르는 전원 전류를 측정하기 위한 반도체 테스트 시스템에 제공되는 전원 전류 측정 유닛에 있어서,
    수신된 디지털 신호에 근거하여 테스트 중인 디바이스에 공급될 소스 전압을 발생시키기 위한 DA(디지털 대 아날로그) 변환기;
    부의 피드백 루프를 형성하고 상기 DA 변환기로부터 상기 테스트 중인 디바이스의 전원 핀에 상기 소스 전압을 공급함으로써, 저항이 알려져 있는 전류 측정 저항기를 통하여 상기 전원 핀에 전원 전류를 공급하기 위한 연산 증폭기;
    상기 테스트 중인 디바이스에 공급된 전원 전류의 양을 나타내는 전압을 증폭하기 위한 전압 증폭기;
    소정의 적분 시간 동안 상기 전압 증폭기의 출력 신호를 적분하기 위한 적분 회로; 및
    상기 적분 시간 후 상기 적분 회로의 출력 신호를 변환하기 위한 AD(아날로그 대 디지털) 변환기
    를 포함하는 것을 특징으로 하는 전원 전류 측정 유닛.
  2. 제1항에 있어서, 상기 테스트 중인 디바이스에 대한 상기 클록 신호는 상기 테스트 중인 디바이스의 동작을 활성화하기 위한 상기 반도체 테스트 시스템에 의해 공급되며, 상기 클록 신호에 대한 결과로서의 상기 전원 전류의 평균값은 상기전원 전류 측정에 의해 측정되는 것을 특징으로 하는 전원 전류 측정 유닛.
  3. 제1항에 있어서, 상기 적분 회로는 소정의 기간 동안 스위치를 개방함으로써 적분이 행해지는 스위치를 포함하는 것을 특징으로 하는 전원 전류 측정 유닛.
  4. 테스트 중인 반도체 디바이스에 테스트 신호를 공급하며 상기 테스트 중인 디바이스의 결과로서 생기는 응답 출력을 평가함으로써 상기 반도체 디바이스를 테스트하고,
    미리 준비된 이벤트 데이터에 근거하여 상기 테스트 중인 디바이스에 상기 테스트 신호를 발생시키기 위한 테스트 신호 발생 수단;
    상기 테스트 신호 발생 수단 및 상기 테스트 중인 디바이스 사이에 제공되며, 상기 테스트 중인 디바이스에 사전 설정된 진폭으로 상기 테스트 신호를 제공하는 구동기와 상기 테스트 중인 디바이스의 응답 출력을 사전 설정된 기준 전압과 비교하는 비교기를 갖는 핀 전기부(pin electronics); 및
    상기 테스트 중인 디바이스의 전원 전류를 측정하기 위한 상기 핀 전기부의 내부 또는 외부에 제공되는 전원 전류 측정 유닛
    을 포함하는 반도체 테스트 시스템에 있어서,
    상기 전원 전류 측정 유닛은 수신된 디지털 신호에 근거하여 테스트 중인 디바이스에 공급될 소스 전압을 발생시키기 위한 DA 변환기; 부의 피드백 루프를 형성하고 상기 테스트 중인 디바이스의 전원 핀에 상기 DA 변환기로부터의 상기 소스전압을 공급함으로써, 저항이 알려져 있는 전류 측정 저항기를 통하여 상기 전원 핀에 전원 전류를 공급하기 위한 연산 증폭기; 상기 테스트 중인 디바이스에 공급된 상기 전원 전류를 나타내는 전압을 증폭하기 위한 전압 증폭기; 사전 설정된 적분 시간 동안 상기 전압 증폭기의 출력 신호를 적분하기 위한 적분 회로; 및 상기 적분 시간 후 상기 적분 회로의 출력 신호를 변환하기 위한 AD 변환기로 구성되는 것을 특징으로 하는 반도체 테스트 시스템.
  5. 제4항에 있어서, 상기 테스트 중인 디바이스의 클록 신호는 상기 테스트 중인 디바이스의 동작을 활성화하기 위한 상기 반도체 테스트 시스템에 의해 공급되며, 상기 클록 신호의 결과로서 생기는 상기 전원 전류의 평균값은 상기 전원 전류 측정에 의해 측정되는 것을 특징으로 하는 반도체 테스트 시스템.
  6. 제4항에 있어서, 상기 이벤트 데이터의 타이밍 데이터를 임의의 계수에 의해 변경하는 스케일링 함수를 더 포함하며, 상기 클록 신호는 상기 반도체 테스트 시스템으로부터 상기 테스트 중인 디바이스로의 상기 클록 신호의 반복율을 상기 스케일링 함수에 의해 조절함으로써 상기 전원 전류 측정 유닛의 연산 속도와 같은 반복율로 조정되는 것을 특징으로 하는 반도체 테스트 시스템.
  7. 제4항에 있어서, 임의의 계수에 의해 상기 이벤트 데이터의 타이밍 데이터를 변경하는 스케일링 함수를 더 포함하고, 상기 클록 신호는 상기 반도체 테스트 시스템으로부터 상기 테스트 중인 디바이스로의 클록 신호의 반복율을 상기 스케일링 함수에 의해 조절함으로써 상기 전원 전류 측정 유닛의 연산 속도와 같은 상기 반복율로 조정되며, 상기 스케일링 함수는 상기 클록 신호 주기를 상기 전원 전류 측정 유닛의 적분 회로에서의 스위치의 개방/폐쇄 동작에 동기화함으로써 상기 클록 신호의 특정 주기에 대응하는 상기 전원 전류를 측정할 수 있게 하는 것을 특징으로 하는 반도체 테스트 시스템.
  8. 제4항에 있어서, 각 이벤트의 타이밍을 묘사하는 상기 이벤트 데이터를 저장하기 위한 이벤트 메모리; 상기 이벤트 메모리에 어드레스 데이터를 제공하기 위한 어드레스 시퀀서; 및 상기 이벤트 메모리에서 나온 상기 이벤트 데이터에 근거하여 테스트 신호를 발생시키기 위한 수단을 더 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
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