JP2003084048A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JP2003084048A JP2003084048A JP2001280894A JP2001280894A JP2003084048A JP 2003084048 A JP2003084048 A JP 2003084048A JP 2001280894 A JP2001280894 A JP 2001280894A JP 2001280894 A JP2001280894 A JP 2001280894A JP 2003084048 A JP2003084048 A JP 2003084048A
- Authority
- JP
- Japan
- Prior art keywords
- current value
- output
- semiconductor
- value
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＯＦＦリークの多い半導体集積回路の出荷試
験において、半導体試験装置に簡易な回路を付加するの
みで、Ｉｄｄｑ試験に要する時間を従来より大幅に短縮
でき、高価な半導体試験装置の使用時間を低減できて、
試験を経済的に実施することができ、コストを低減する
ことができる半導体試験装置を提供する。 【解決手段】 半導体集積回路２を試験する半導体試験
装置１において、半導体集積回路２の電源端子と半導体
試験装置１のデバイス電源１１との間に流れる電流値を
出力可能な電流値出力手段２１と、電流値出力手段２１
から出力される電流値を保持する電流値保持手段２２
と、電流値出力手段２１と電流値保持手段２２の双方か
ら出力される電流値の差を出力する電流値差出力手段２
３と、電流値差出力手段２３から出力される電流値と、
基準値出力回路１３より出力される基準値とを比較判定
する電流値比較判定手段２４とを有することを特徴とす
る半導体試験装置である。
験において、半導体試験装置に簡易な回路を付加するの
みで、Ｉｄｄｑ試験に要する時間を従来より大幅に短縮
でき、高価な半導体試験装置の使用時間を低減できて、
試験を経済的に実施することができ、コストを低減する
ことができる半導体試験装置を提供する。 【解決手段】 半導体集積回路２を試験する半導体試験
装置１において、半導体集積回路２の電源端子と半導体
試験装置１のデバイス電源１１との間に流れる電流値を
出力可能な電流値出力手段２１と、電流値出力手段２１
から出力される電流値を保持する電流値保持手段２２
と、電流値出力手段２１と電流値保持手段２２の双方か
ら出力される電流値の差を出力する電流値差出力手段２
３と、電流値差出力手段２３から出力される電流値と、
基準値出力回路１３より出力される基準値とを比較判定
する電流値比較判定手段２４とを有することを特徴とす
る半導体試験装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路を
試験する半導体試験装置に関するものである。
試験する半導体試験装置に関するものである。
【０００２】
【従来の技術】従来より、ＣＭＯＳ構成半導体集積回路
を出荷するにあたり、出荷試験を実施している。この出
荷試験の内容は多様であり、その中の一つとして、Ｉｄ
ｄｑ（Ｉｄｄ ｑｕｉｅｓｃｅｎｔ）試験が実施されて
いる。この試験は、半導体集積回路の静止状態における
電源電流（以降、「静止時電源電流」と呼ぶ。）を測定
し、基準値により良否を判定するものである。
を出荷するにあたり、出荷試験を実施している。この出
荷試験の内容は多様であり、その中の一つとして、Ｉｄ
ｄｑ（Ｉｄｄ ｑｕｉｅｓｃｅｎｔ）試験が実施されて
いる。この試験は、半導体集積回路の静止状態における
電源電流（以降、「静止時電源電流」と呼ぶ。）を測定
し、基準値により良否を判定するものである。
【０００３】一般に、正常に製造された半導体集積回路
において、静止時電源電流は、半導体集積回路上に作ら
れたＣＭＯＳトランジスタのＯＦＦリーク電流の総和で
あり、この値は数μＡ程度である。しかしながら、製造
工程の不具合により半導体集積回路に欠陥が発生する
と、半導体集積回路の内部に異常な電流経路が形成され
る。この場合、静止時電源電流は正常に製造された場合
と比較し１０倍か、またはそれ以上の大きな値となるこ
とが多い。この電流値差で半導体集積回路の良否を判定
する試験がＩｄｄｑ試験である。
において、静止時電源電流は、半導体集積回路上に作ら
れたＣＭＯＳトランジスタのＯＦＦリーク電流の総和で
あり、この値は数μＡ程度である。しかしながら、製造
工程の不具合により半導体集積回路に欠陥が発生する
と、半導体集積回路の内部に異常な電流経路が形成され
る。この場合、静止時電源電流は正常に製造された場合
と比較し１０倍か、またはそれ以上の大きな値となるこ
とが多い。この電流値差で半導体集積回路の良否を判定
する試験がＩｄｄｑ試験である。
【０００４】Ｉｄｄｑ試験の良否判定方法としては、半
導体集積回路の内部を一定の論理状態に設定し、その時
の静止時電源電流を一定の基準値と比較し判定する。必
要に応じて、この操作を繰り返すことで、複数の論理状
態で良否判定することが多い。
導体集積回路の内部を一定の論理状態に設定し、その時
の静止時電源電流を一定の基準値と比較し判定する。必
要に応じて、この操作を繰り返すことで、複数の論理状
態で良否判定することが多い。
【０００５】しかしながら、近年の半導体集積回路は、
ＣＭＯＳプロセスの微細化に伴うトランジスタの低スレ
ッショルド電圧化により、ＣＭＯＳトランジスタのＯＦ
Ｆリーク電流が増大する傾向にある。また、同時に高集
積化も進み、ＣＭＯＳトランジスタのＯＦＦリーク電流
の総和である静止時電源電流は指数関数的に増加してい
る。その結果、Ｉｄｄｑ試験においては、半導体集積回
路のＯＦＦリークによる電流が、半導体集積回路の欠陥
による異常電流と同等か又はそれ以上となっている。更
に、製造バラツキによる半導体集積回路のＯＦＦリーク
電流値の変動幅は、半導体集積回路の欠陥による異常電
流の大きさを上回ることが多く、静止時電源電流を一定
の基準値と比較するのみでは良否判定が困難となってい
る。
ＣＭＯＳプロセスの微細化に伴うトランジスタの低スレ
ッショルド電圧化により、ＣＭＯＳトランジスタのＯＦ
Ｆリーク電流が増大する傾向にある。また、同時に高集
積化も進み、ＣＭＯＳトランジスタのＯＦＦリーク電流
の総和である静止時電源電流は指数関数的に増加してい
る。その結果、Ｉｄｄｑ試験においては、半導体集積回
路のＯＦＦリークによる電流が、半導体集積回路の欠陥
による異常電流と同等か又はそれ以上となっている。更
に、製造バラツキによる半導体集積回路のＯＦＦリーク
電流値の変動幅は、半導体集積回路の欠陥による異常電
流の大きさを上回ることが多く、静止時電源電流を一定
の基準値と比較するのみでは良否判定が困難となってい
る。
【０００６】そこで、半導体集積回路のＯＦＦリークが
大きい場合でもＩｄｄｑ試験を精度良く実施するため、
さまざまな方法が考案されている。
大きい場合でもＩｄｄｑ試験を精度良く実施するため、
さまざまな方法が考案されている。
【０００７】例えば、特開２００１−２１６０９号公報
では、半導体集積回路の内部状態を、順次、変えなが
ら、静止時電源電流を連続して測定し、それら測定値間
の電流値差が一定の基準値以下か否かで良否判定する方
法が考案されている。
では、半導体集積回路の内部状態を、順次、変えなが
ら、静止時電源電流を連続して測定し、それら測定値間
の電流値差が一定の基準値以下か否かで良否判定する方
法が考案されている。
【０００８】この方法によると、静止時電源電流値の差
をとることで、半導体集積回路のＯＦＦリーク電流が打
ち消しあい、半導体集積回路の欠陥による異常電流を精
度良く検出可能となる。
をとることで、半導体集積回路のＯＦＦリーク電流が打
ち消しあい、半導体集積回路の欠陥による異常電流を精
度良く検出可能となる。
【０００９】
【発明が解決しようとする課題】しかしながら、特開２
００１−２１６０９号公報の方法によると、各々の内部
状態での半導体集積回路の静止時電源電流をすべて測定
し、演算・判定する必要がある。通常の半導体集積回路
を試験する半導体試験装置で一連の処理を実現する場合
を考える。まず、内部状態を設定するために、半導体集
積回路には半導体試験装置よりテストパターンが実行さ
れ与えられる。その後、静止時電源電流を測定するため
にテストパターンを停止して測定処理に移る。そして、
電流値が安定する時間をおいてから電流計により測定す
る。この時、半導体試験装置では演算を行なえるよう電
流値をアナログ値からディジタル値へ変換し、その値を
記憶する。この一連の動作を繰り返すことで複数の内部
状態での測定値を取得している。しかしながら、テスト
パターンの実行や停止、電流値の測定処理や測定値のデ
ィジタル値変換の際には、半導体試験装置においてソフ
トウエア処理する時間が無視できず、実際の装置で上記
Ｉｄｄｑ試験をおこなうと、１ポイントの測定に１ミリ
秒程度必要とし、１０００ポイント程度の測定において
は約１秒もの時間がかかる。半導体試験装置は高価であ
り、そのため、経済的に試験することができていないと
いった課題がある。
００１−２１６０９号公報の方法によると、各々の内部
状態での半導体集積回路の静止時電源電流をすべて測定
し、演算・判定する必要がある。通常の半導体集積回路
を試験する半導体試験装置で一連の処理を実現する場合
を考える。まず、内部状態を設定するために、半導体集
積回路には半導体試験装置よりテストパターンが実行さ
れ与えられる。その後、静止時電源電流を測定するため
にテストパターンを停止して測定処理に移る。そして、
電流値が安定する時間をおいてから電流計により測定す
る。この時、半導体試験装置では演算を行なえるよう電
流値をアナログ値からディジタル値へ変換し、その値を
記憶する。この一連の動作を繰り返すことで複数の内部
状態での測定値を取得している。しかしながら、テスト
パターンの実行や停止、電流値の測定処理や測定値のデ
ィジタル値変換の際には、半導体試験装置においてソフ
トウエア処理する時間が無視できず、実際の装置で上記
Ｉｄｄｑ試験をおこなうと、１ポイントの測定に１ミリ
秒程度必要とし、１０００ポイント程度の測定において
は約１秒もの時間がかかる。半導体試験装置は高価であ
り、そのため、経済的に試験することができていないと
いった課題がある。
【００１０】半導体試験装置において、1ポイントの測
定毎にテストパターンの実行や停止を行なわず、更に電
流値を直接測定せずに試験可能であると、大幅な試験時
間短縮が実現できる。そのため、以上の課題を解決する
手段が望まれている。
定毎にテストパターンの実行や停止を行なわず、更に電
流値を直接測定せずに試験可能であると、大幅な試験時
間短縮が実現できる。そのため、以上の課題を解決する
手段が望まれている。
【００１１】
【課題を解決するための手段】本発明は、このような課
題を解決するためになされたものである。
題を解決するためになされたものである。
【００１２】本発明（第１発明）では、半導体集積回路
の電源端子と半導体試験装置のデバイス用電源との間に
流れる電流値を出力可能な電流値出力手段と、電流値出
力手段から出力される電流値を保持する電流値保持手段
と、電流値出力手段と電流値保持手段の双方から出力さ
れる電流値の差を出力する電流値差出力手段と、電流値
差出力手段から出力される電流値と判定基準電流値とを
比較判定する電流値比較判定手段とを有することを特徴
とする半導体試験装置を提供する。
の電源端子と半導体試験装置のデバイス用電源との間に
流れる電流値を出力可能な電流値出力手段と、電流値出
力手段から出力される電流値を保持する電流値保持手段
と、電流値出力手段と電流値保持手段の双方から出力さ
れる電流値の差を出力する電流値差出力手段と、電流値
差出力手段から出力される電流値と判定基準電流値とを
比較判定する電流値比較判定手段とを有することを特徴
とする半導体試験装置を提供する。
【００１３】また、本発明（第２発明）では、上記第１
発明の半導体試験装置において、前記電流値出力手段、
前記電流値保持手段、および前記電流値差出力手段の一
部または全てにおいて、出力される値が電流値に対応し
た電圧値であることを特徴とする半導体試験装置を提供
する。
発明の半導体試験装置において、前記電流値出力手段、
前記電流値保持手段、および前記電流値差出力手段の一
部または全てにおいて、出力される値が電流値に対応し
た電圧値であることを特徴とする半導体試験装置を提供
する。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態を図面
を用いて詳細に説明する。
を用いて詳細に説明する。
【００１５】図１は、本発明の半導体試験装置の一実施
形態のブロック構成図である。この例では、本発明によ
る半導体試験装置のシステム構成を示している。ここ
で、デバイス電源１１、タイミング回路１２、基準値出
力回路１３、及び判定結果入力回路１４については、一
般的な半導体試験装置が当然に有しているものであるの
で。詳細な説明は省略する。
形態のブロック構成図である。この例では、本発明によ
る半導体試験装置のシステム構成を示している。ここ
で、デバイス電源１１、タイミング回路１２、基準値出
力回路１３、及び判定結果入力回路１４については、一
般的な半導体試験装置が当然に有しているものであるの
で。詳細な説明は省略する。
【００１６】まず、半導体集積回路２に与えられる電源
電流値を出力する電流値出力手段２１を、半導体試験装
置１のデバイス電源１１と半導体集積回路２の電源端子
との間に接続する。次に、電流値出力手段２１より出力
される電流値を、電流値保持手段２２に入力する。電流
値保持手段２２では、タイミング回路１２より出力され
るタイミング信号によって、任意の時点での電流値を保
持し、次のタイミング信号が入力されるまで保持した電
流値を継続して出力する。さらに、電流値差出力手段２
３は、電流値出力手段２１、電流値保持手段２２、電流
値比較判定手段２４のそれぞれに接続される。電流値差
出力手段２３では、電流値出力手段２１より現在の電流
値が、また、電流値保持手段２２よりタイミング回路１
２により決められた過去の一時点での電流値が入力さ
れ、双方の電流値差が電流値比較判定手段２４に出力さ
れる。最後に、電流値比較判定手段２４では、基準値出
力回路１３より出力される判定基準値と、電流値差出力
手段２３より出力される電流値とが比較され、判定結果
を０、１の論理値で判定結果入力回路１４へ出力する。
電流値を出力する電流値出力手段２１を、半導体試験装
置１のデバイス電源１１と半導体集積回路２の電源端子
との間に接続する。次に、電流値出力手段２１より出力
される電流値を、電流値保持手段２２に入力する。電流
値保持手段２２では、タイミング回路１２より出力され
るタイミング信号によって、任意の時点での電流値を保
持し、次のタイミング信号が入力されるまで保持した電
流値を継続して出力する。さらに、電流値差出力手段２
３は、電流値出力手段２１、電流値保持手段２２、電流
値比較判定手段２４のそれぞれに接続される。電流値差
出力手段２３では、電流値出力手段２１より現在の電流
値が、また、電流値保持手段２２よりタイミング回路１
２により決められた過去の一時点での電流値が入力さ
れ、双方の電流値差が電流値比較判定手段２４に出力さ
れる。最後に、電流値比較判定手段２４では、基準値出
力回路１３より出力される判定基準値と、電流値差出力
手段２３より出力される電流値とが比較され、判定結果
を０、１の論理値で判定結果入力回路１４へ出力する。
【００１７】以上より、本発明による半導体試験装置の
システム構成によると、任意の二時点での電源電流値の
差をもって良否判定することにより、半導体集積回路２
のＯＦＦリークが大きい場合でも、その影響をなくして
半導体集積回路２の欠陥による異常電流を検知可能なＩ
ｄｄｑ試験が提供されるといった試験目的を満たした上
で、更に、直接、電源電流値を測定し統計処理する工程
を含まず、判定結果が論理値で得られるため、Ｉｄｄｑ
試験を通常の機能試験と同様に実施できる。これによ
り、１ポイントの測定には長くとも１０マイクロ秒程度
しか必要とせず、１０００ポイントの測定時間は１０ミ
リ秒と、従来の１００分の１となり、Ｉｄｄｑ試験に要
する試験時間を大幅に短縮できるため、高価な半導体試
験装置を使用する時間が削減され、経済的に試験するこ
とができるものとなる。また、本発明による半導体試験
装置のシステム構成で用いた回路は、いずれも一般に市
販される簡易な部品で構成できるため、本発明を実施す
ることで半導体試験装置の価格が高騰することはない。
なお、本発明は半導体試験装置に内蔵するだけでなく、
一般的な半導体試験装置を補完する外付け回路として付
加することもできるものである。
システム構成によると、任意の二時点での電源電流値の
差をもって良否判定することにより、半導体集積回路２
のＯＦＦリークが大きい場合でも、その影響をなくして
半導体集積回路２の欠陥による異常電流を検知可能なＩ
ｄｄｑ試験が提供されるといった試験目的を満たした上
で、更に、直接、電源電流値を測定し統計処理する工程
を含まず、判定結果が論理値で得られるため、Ｉｄｄｑ
試験を通常の機能試験と同様に実施できる。これによ
り、１ポイントの測定には長くとも１０マイクロ秒程度
しか必要とせず、１０００ポイントの測定時間は１０ミ
リ秒と、従来の１００分の１となり、Ｉｄｄｑ試験に要
する試験時間を大幅に短縮できるため、高価な半導体試
験装置を使用する時間が削減され、経済的に試験するこ
とができるものとなる。また、本発明による半導体試験
装置のシステム構成で用いた回路は、いずれも一般に市
販される簡易な部品で構成できるため、本発明を実施す
ることで半導体試験装置の価格が高騰することはない。
なお、本発明は半導体試験装置に内蔵するだけでなく、
一般的な半導体試験装置を補完する外付け回路として付
加することもできるものである。
【００１８】図２は、図１で示す一実施形態における各
部分の信号を示すタイミングチャートである。各サイク
ルでは、サイクル開始直後に半導体集積回路２を動作さ
せ所望の内部状態とし、その後、サイクル終了まで動作
を停止させることで電流値の安定化を図る。サイクル１
では、電流値３１が安定した後、タイミング信号３２の
立ち上がりにより電流値３１が保持され、保持電流値３
３となっていることがわかる。サイクル２では、電流値
３１と保持電流値３３の差が電流値差３４となってい
る。そして、電流値差３４が基準値３５を超える場合、
判定結果３６は論理「１」に、また、超えない場合は論
理「０」が電流値比較判定手段２４より出力される。判
定結果入力回路１４に判定結果３６が入力されると、あ
らかじめ決められた判定タイミング３７において判定結
果３６の論理を判定し、論理「０」ならば、「ＯＫ」と
判定される。その後、タイミング信号３２により保持電
流値３３が更新され、次のサイクルへと移る。以降のサ
イクルでは、この一連の処理を繰り返す。サイクル３で
は、半導体集積回路２の故障により、電流値３１に異常
な電流が生じている。その結果、判定タイミング３７に
おいて判定結果３６は論理「１」を出力し、「ＮＧ」と
判定される。サイクル４は、保持電流値３３がサイクル
３での異常電流値となっているため、判定タイミング３
７ではゼロ点を下回ることとなっているが、判定結果３
６は論理「０」で「ＯＫ」と判定される。なお、当然な
がら、サイクル３のように「ＮＧ」と判定されるサイク
ルが現れた場合、不良品として直ちに試験を終了しても
よい。また、この例では電流値差３４と基準値３５は大
小判定を行なったが、絶対値による大小判定を行い、サ
イクル４を「ＮＧ」と判定してもよい。更に、この例で
は、各サイクルにおいてタイミング信号３２を変化させ
保持電流値３３を更新したが、例えば、サイクル１での
みタイミング信号３２を変化させ、以降のサイクルで
は、サイクル１で保持された保持電流値３３を用いる構
成としてもよい。
部分の信号を示すタイミングチャートである。各サイク
ルでは、サイクル開始直後に半導体集積回路２を動作さ
せ所望の内部状態とし、その後、サイクル終了まで動作
を停止させることで電流値の安定化を図る。サイクル１
では、電流値３１が安定した後、タイミング信号３２の
立ち上がりにより電流値３１が保持され、保持電流値３
３となっていることがわかる。サイクル２では、電流値
３１と保持電流値３３の差が電流値差３４となってい
る。そして、電流値差３４が基準値３５を超える場合、
判定結果３６は論理「１」に、また、超えない場合は論
理「０」が電流値比較判定手段２４より出力される。判
定結果入力回路１４に判定結果３６が入力されると、あ
らかじめ決められた判定タイミング３７において判定結
果３６の論理を判定し、論理「０」ならば、「ＯＫ」と
判定される。その後、タイミング信号３２により保持電
流値３３が更新され、次のサイクルへと移る。以降のサ
イクルでは、この一連の処理を繰り返す。サイクル３で
は、半導体集積回路２の故障により、電流値３１に異常
な電流が生じている。その結果、判定タイミング３７に
おいて判定結果３６は論理「１」を出力し、「ＮＧ」と
判定される。サイクル４は、保持電流値３３がサイクル
３での異常電流値となっているため、判定タイミング３
７ではゼロ点を下回ることとなっているが、判定結果３
６は論理「０」で「ＯＫ」と判定される。なお、当然な
がら、サイクル３のように「ＮＧ」と判定されるサイク
ルが現れた場合、不良品として直ちに試験を終了しても
よい。また、この例では電流値差３４と基準値３５は大
小判定を行なったが、絶対値による大小判定を行い、サ
イクル４を「ＮＧ」と判定してもよい。更に、この例で
は、各サイクルにおいてタイミング信号３２を変化させ
保持電流値３３を更新したが、例えば、サイクル１での
みタイミング信号３２を変化させ、以降のサイクルで
は、サイクル１で保持された保持電流値３３を用いる構
成としてもよい。
【００１９】図３は、電流値出力手段２１から出力され
る電流値を、対応した電圧値として出力するよう、半導
体試験装置１を構成した一具体例の構成図である。
る電流値を、対応した電圧値として出力するよう、半導
体試験装置１を構成した一具体例の構成図である。
【００２０】ここで、電流検出抵抗４１および差動増幅
器４２は電流値出力手段２１に、また、電圧値サンプル
／ホールド（Ｓ／Ｈ）回路４３は電流値保持手段２２
に、更に、差動増幅器４４は電流値差出力手段２３に、
また、コンパレータ４５は電流値比較判定手段２４に、
それぞれ相当するものである。
器４２は電流値出力手段２１に、また、電圧値サンプル
／ホールド（Ｓ／Ｈ）回路４３は電流値保持手段２２
に、更に、差動増幅器４４は電流値差出力手段２３に、
また、コンパレータ４５は電流値比較判定手段２４に、
それぞれ相当するものである。
【００２１】以下、具体的な値を用いて、動作を説明す
る。まず、電流検出抵抗４１の抵抗値が１００［Ω］、
半導体集積回路２に流れる電源電流値が１００［μＡ］
である場合、電流検出抵抗４１の両端の電圧値差は１０
［ｍＶ］となる。差動増幅器４２では電流検出抵抗４１
の両端の電圧値差を１００倍に増幅するようにして、出
力される電圧値は１［Ｖ］となる。この値は、タイミン
グ回路１２と電圧値サンプル／ホールド（Ｓ／Ｈ）回路
４３により保持される。次のサイクルにおいて、半導体
集積回路２に流れる電源電流値が２００［μＡ］となっ
た場合、差動増幅器４２が出力する電圧値は２［Ｖ］と
なる。差動増幅器４４では、現在の電圧値である２
［Ｖ］と、過去の一時点での電圧値である１［Ｖ］との
差が出力され、出力電圧値は１［Ｖ］となる。ここで、
基準値出力回路１３から０．５［Ｖ］の基準電圧値が出
力されている場合、差動増幅器４４の出力電圧値の方が
大きいため、コンパレータ４５は「ＮＧ」と判定する。
仮に、基準値出力回路１３よりの基準値が１．５［Ｖ］
であった場合は、「ＯＫ」と判定する。ちなみに、この
例の場合、基準値出力回路１３の基準電圧値１［Ｖ］
は、電源電流値１００［μＡ］に相当している。なお、
上記の数値は一例であり、電流検出抵抗４１の抵抗値や
差動増幅器４２の増幅率など、同様の機能を果たし得る
ものであればよい。また、判定結果入力回路１４に至る
各システム構成要素においても、同様の機能を果たし得
るものであれば、その形態は変化してもよい。
る。まず、電流検出抵抗４１の抵抗値が１００［Ω］、
半導体集積回路２に流れる電源電流値が１００［μＡ］
である場合、電流検出抵抗４１の両端の電圧値差は１０
［ｍＶ］となる。差動増幅器４２では電流検出抵抗４１
の両端の電圧値差を１００倍に増幅するようにして、出
力される電圧値は１［Ｖ］となる。この値は、タイミン
グ回路１２と電圧値サンプル／ホールド（Ｓ／Ｈ）回路
４３により保持される。次のサイクルにおいて、半導体
集積回路２に流れる電源電流値が２００［μＡ］となっ
た場合、差動増幅器４２が出力する電圧値は２［Ｖ］と
なる。差動増幅器４４では、現在の電圧値である２
［Ｖ］と、過去の一時点での電圧値である１［Ｖ］との
差が出力され、出力電圧値は１［Ｖ］となる。ここで、
基準値出力回路１３から０．５［Ｖ］の基準電圧値が出
力されている場合、差動増幅器４４の出力電圧値の方が
大きいため、コンパレータ４５は「ＮＧ」と判定する。
仮に、基準値出力回路１３よりの基準値が１．５［Ｖ］
であった場合は、「ＯＫ」と判定する。ちなみに、この
例の場合、基準値出力回路１３の基準電圧値１［Ｖ］
は、電源電流値１００［μＡ］に相当している。なお、
上記の数値は一例であり、電流検出抵抗４１の抵抗値や
差動増幅器４２の増幅率など、同様の機能を果たし得る
ものであればよい。また、判定結果入力回路１４に至る
各システム構成要素においても、同様の機能を果たし得
るものであれば、その形態は変化してもよい。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明の
半導体試験装置によると、ＯＦＦリークの多い半導体集
積回路の出荷試験において、半導体試験装置に簡易な回
路を付加するのみで、Ｉｄｄｑ試験に要する時間を従来
より大幅に短縮できるため、高価な半導体試験装置の使
用時間を低減でき、試験を経済的に実施し、コストを低
減することができるものである。詳しくは、半導体試験
装置において、テストパターンの実行や停止、電流値の
測定処理や測定値のディジタル値変換の際には、その処
理のためのソフトウエア動作時間が無視できないため、
１ポイントの測定に１ミリ秒程度必要とし、１０００ポ
イント程度の測定においては約１秒もの時間がかかるの
に対して、本発明によると、半導体試験装置においてテ
ストパターンの実行および停止を１度行なうだけで、複
数の内部状態での静止時電源電流の電流値差を論理判定
できるため、１ポイントの測定は１０マイクロ秒で済
み、１０００ポイント程度の測定では約１０ミリ秒と従
来の１００分の１となり、経済的なＩｄｄｑ試験を実施
できるものとなるものである。
半導体試験装置によると、ＯＦＦリークの多い半導体集
積回路の出荷試験において、半導体試験装置に簡易な回
路を付加するのみで、Ｉｄｄｑ試験に要する時間を従来
より大幅に短縮できるため、高価な半導体試験装置の使
用時間を低減でき、試験を経済的に実施し、コストを低
減することができるものである。詳しくは、半導体試験
装置において、テストパターンの実行や停止、電流値の
測定処理や測定値のディジタル値変換の際には、その処
理のためのソフトウエア動作時間が無視できないため、
１ポイントの測定に１ミリ秒程度必要とし、１０００ポ
イント程度の測定においては約１秒もの時間がかかるの
に対して、本発明によると、半導体試験装置においてテ
ストパターンの実行および停止を１度行なうだけで、複
数の内部状態での静止時電源電流の電流値差を論理判定
できるため、１ポイントの測定は１０マイクロ秒で済
み、１０００ポイント程度の測定では約１０ミリ秒と従
来の１００分の１となり、経済的なＩｄｄｑ試験を実施
できるものとなるものである。
【図１】本発明による一実施形態の半導体試験装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】同実施形態における時間と各部位の値の変化を
示すタイミング図である。
示すタイミング図である。
【図３】同実施形態の具体的一構成例を示す構成図であ
る。
る。
１ 半導体試験装置
２ 半導体集積回路
１１ デバイス電源
１２ タイミング回路
１３ 基準値出力回路
１４ 判定結果入力回路
２１ 電流値出力手段
２２ 電流値保持手段
２３ 電流値差出力手段
２４ 電流値比較判定手段
３１ 電流値
３２ タイミング信号
３３ 保持電流値
３４ 電流値差
３５ 基準値
３６ 判定結果
３７ 判定タイミング
４１ 電流検出抵抗
４２ 差動増幅器
４３ 電圧値サンプル／ホールド（Ｓ／Ｈ）回路
４４ 差動増幅器
４５ コンパレータ
Claims (2)
- 【請求項１】 半導体集積回路を試験する半導体試験装
置において、半導体集積回路の電源端子と半導体試験装
置のデバイス用電源との間に流れる電流値を出力可能な
電流値出力手段と、該電流値出力手段から出力される電
流値を保持する電流値保持手段と、前記電流値出力手段
と電流値保持手段の双方から出力される電流値の差を出
力する電流値差出力手段と、該電流値差出力手段から出
力される電流値と判定基準電流値とを比較判定する電流
値比較判定手段とを有することを特徴とする半導体試験
装置。 - 【請求項２】 前記電流値出力手段、前記電流値保持手
段、および前記電流値差出力手段の一部または全てにお
いて、出力される値が電流値に対応した電圧値であるこ
とを特徴とする、請求項１に記載の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001280894A JP4043743B2 (ja) | 2001-09-17 | 2001-09-17 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001280894A JP4043743B2 (ja) | 2001-09-17 | 2001-09-17 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003084048A true JP2003084048A (ja) | 2003-03-19 |
| JP4043743B2 JP4043743B2 (ja) | 2008-02-06 |
Family
ID=19104810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001280894A Expired - Fee Related JP4043743B2 (ja) | 2001-09-17 | 2001-09-17 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4043743B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004104606A1 (ja) * | 2003-05-21 | 2004-12-02 | Advantest Corporation | 電源装置、試験装置及び電源電圧安定化装置 |
| JP2006317398A (ja) * | 2005-05-16 | 2006-11-24 | Sharp Corp | 半導体集積回路および半導体集積回路を搭載した製品のテスト方法 |
| JP2007017229A (ja) * | 2005-07-06 | 2007-01-25 | Denso Corp | マルチチップモジュール |
| KR100883500B1 (ko) * | 2007-01-05 | 2009-02-16 | 베리지 (싱가포르) 피티이. 엘티디. | 피검사 장치의 출력 신호 평가 방법 및 시스템과, 컴퓨터 판독가능 저장 매체 |
-
2001
- 2001-09-17 JP JP2001280894A patent/JP4043743B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004104606A1 (ja) * | 2003-05-21 | 2004-12-02 | Advantest Corporation | 電源装置、試験装置及び電源電圧安定化装置 |
| US7330024B2 (en) | 2003-05-21 | 2008-02-12 | Advantest Corporation | Power supply device, test apparatus, and power supply voltage stabilizing device |
| KR101063123B1 (ko) | 2003-05-21 | 2011-09-07 | 주식회사 아도반테스토 | 전원 장치, 시험 장치 및 전원 전압 안정화 장치 |
| JP2006317398A (ja) * | 2005-05-16 | 2006-11-24 | Sharp Corp | 半導体集積回路および半導体集積回路を搭載した製品のテスト方法 |
| JP2007017229A (ja) * | 2005-07-06 | 2007-01-25 | Denso Corp | マルチチップモジュール |
| JP4710443B2 (ja) * | 2005-07-06 | 2011-06-29 | 株式会社デンソー | マルチチップモジュール |
| KR100883500B1 (ko) * | 2007-01-05 | 2009-02-16 | 베리지 (싱가포르) 피티이. 엘티디. | 피검사 장치의 출력 신호 평가 방법 및 시스템과, 컴퓨터 판독가능 저장 매체 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4043743B2 (ja) | 2008-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7301359B2 (en) | Testing apparatus, and testing method | |
| JPH0954140A (ja) | 半導体集積回路のテスト方法および装置 | |
| JP5183447B2 (ja) | 試験装置および診断方法 | |
| US6031386A (en) | Apparatus and method for defect testing of integrated circuits | |
| JP2001522461A (ja) | 漏洩電流の補償を伴う集積回路テスタ | |
| JP4043743B2 (ja) | 半導体試験装置 | |
| JP4625453B2 (ja) | 精度を高めた測定回路 | |
| JP2007521475A (ja) | 無線周波数及びアナログの回路の試験 | |
| JP2002323546A (ja) | リーク電流試験方法及び半導体集積回路 | |
| JP2962283B2 (ja) | 集積回路の故障検出方法及び故障検出装置 | |
| JP4314096B2 (ja) | 半導体集積回路検査装置および半導体集積回路検査方法 | |
| JPH11142471A (ja) | バーンイン試験方法及びバーンイン試験装置 | |
| JP3592647B2 (ja) | 半導体検査装置、半導体集積回路、及び半導体検査方法 | |
| JP4227815B2 (ja) | 半導体集積回路装置およびその検査方法 | |
| JP2000088914A (ja) | 半導体集積回路装置の試験方法 | |
| JP3398755B2 (ja) | Ｉｃテスタの電流測定装置 | |
| JP4909192B2 (ja) | コンデンサ容量測定装置 | |
| JPH01156681A (ja) | 回路基板検査方法 | |
| US20040006731A1 (en) | Method for detecting faults in electronic devices, based on quiescent current measurements | |
| JP2003043099A (ja) | 半導体試験方法および半導体装置 | |
| JP2004257815A (ja) | 半導体集積回路の検査方法および半導体集積回路装置 | |
| JPH06148264A (ja) | リーク電流の測定方法 | |
| JP3598643B2 (ja) | 半導体集積回路測定装置および半導体集積回路装置 | |
| JP2001153915A (ja) | Ｉｃテスタ、及びｉｃ試験方法 | |
| JP2002131368A (ja) | Ｃｍｏｓ−ｌｓｉ試験方法及び装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040618 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050502 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050913 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051108 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20051108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060403 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061221 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071114 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |