JP2003084048A - 半導体試験装置 - Google Patents
半導体試験装置Info
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Abstract
験において、半導体試験装置に簡易な回路を付加するの
みで、Iddq試験に要する時間を従来より大幅に短縮
でき、高価な半導体試験装置の使用時間を低減できて、
試験を経済的に実施することができ、コストを低減する
ことができる半導体試験装置を提供する。 【解決手段】 半導体集積回路2を試験する半導体試験
装置1において、半導体集積回路2の電源端子と半導体
試験装置1のデバイス電源11との間に流れる電流値を
出力可能な電流値出力手段21と、電流値出力手段21
から出力される電流値を保持する電流値保持手段22
と、電流値出力手段21と電流値保持手段22の双方か
ら出力される電流値の差を出力する電流値差出力手段2
3と、電流値差出力手段23から出力される電流値と、
基準値出力回路13より出力される基準値とを比較判定
する電流値比較判定手段24とを有することを特徴とす
る半導体試験装置である。
Description
試験する半導体試験装置に関するものである。
を出荷するにあたり、出荷試験を実施している。この出
荷試験の内容は多様であり、その中の一つとして、Id
dq(Idd quiescent)試験が実施されて
いる。この試験は、半導体集積回路の静止状態における
電源電流(以降、「静止時電源電流」と呼ぶ。)を測定
し、基準値により良否を判定するものである。
において、静止時電源電流は、半導体集積回路上に作ら
れたCMOSトランジスタのOFFリーク電流の総和で
あり、この値は数μA程度である。しかしながら、製造
工程の不具合により半導体集積回路に欠陥が発生する
と、半導体集積回路の内部に異常な電流経路が形成され
る。この場合、静止時電源電流は正常に製造された場合
と比較し10倍か、またはそれ以上の大きな値となるこ
とが多い。この電流値差で半導体集積回路の良否を判定
する試験がIddq試験である。
導体集積回路の内部を一定の論理状態に設定し、その時
の静止時電源電流を一定の基準値と比較し判定する。必
要に応じて、この操作を繰り返すことで、複数の論理状
態で良否判定することが多い。
CMOSプロセスの微細化に伴うトランジスタの低スレ
ッショルド電圧化により、CMOSトランジスタのOF
Fリーク電流が増大する傾向にある。また、同時に高集
積化も進み、CMOSトランジスタのOFFリーク電流
の総和である静止時電源電流は指数関数的に増加してい
る。その結果、Iddq試験においては、半導体集積回
路のOFFリークによる電流が、半導体集積回路の欠陥
による異常電流と同等か又はそれ以上となっている。更
に、製造バラツキによる半導体集積回路のOFFリーク
電流値の変動幅は、半導体集積回路の欠陥による異常電
流の大きさを上回ることが多く、静止時電源電流を一定
の基準値と比較するのみでは良否判定が困難となってい
る。
大きい場合でもIddq試験を精度良く実施するため、
さまざまな方法が考案されている。
では、半導体集積回路の内部状態を、順次、変えなが
ら、静止時電源電流を連続して測定し、それら測定値間
の電流値差が一定の基準値以下か否かで良否判定する方
法が考案されている。
をとることで、半導体集積回路のOFFリーク電流が打
ち消しあい、半導体集積回路の欠陥による異常電流を精
度良く検出可能となる。
001−21609号公報の方法によると、各々の内部
状態での半導体集積回路の静止時電源電流をすべて測定
し、演算・判定する必要がある。通常の半導体集積回路
を試験する半導体試験装置で一連の処理を実現する場合
を考える。まず、内部状態を設定するために、半導体集
積回路には半導体試験装置よりテストパターンが実行さ
れ与えられる。その後、静止時電源電流を測定するため
にテストパターンを停止して測定処理に移る。そして、
電流値が安定する時間をおいてから電流計により測定す
る。この時、半導体試験装置では演算を行なえるよう電
流値をアナログ値からディジタル値へ変換し、その値を
記憶する。この一連の動作を繰り返すことで複数の内部
状態での測定値を取得している。しかしながら、テスト
パターンの実行や停止、電流値の測定処理や測定値のデ
ィジタル値変換の際には、半導体試験装置においてソフ
トウエア処理する時間が無視できず、実際の装置で上記
Iddq試験をおこなうと、1ポイントの測定に1ミリ
秒程度必要とし、1000ポイント程度の測定において
は約1秒もの時間がかかる。半導体試験装置は高価であ
り、そのため、経済的に試験することができていないと
いった課題がある。
定毎にテストパターンの実行や停止を行なわず、更に電
流値を直接測定せずに試験可能であると、大幅な試験時
間短縮が実現できる。そのため、以上の課題を解決する
手段が望まれている。
題を解決するためになされたものである。
の電源端子と半導体試験装置のデバイス用電源との間に
流れる電流値を出力可能な電流値出力手段と、電流値出
力手段から出力される電流値を保持する電流値保持手段
と、電流値出力手段と電流値保持手段の双方から出力さ
れる電流値の差を出力する電流値差出力手段と、電流値
差出力手段から出力される電流値と判定基準電流値とを
比較判定する電流値比較判定手段とを有することを特徴
とする半導体試験装置を提供する。
発明の半導体試験装置において、前記電流値出力手段、
前記電流値保持手段、および前記電流値差出力手段の一
部または全てにおいて、出力される値が電流値に対応し
た電圧値であることを特徴とする半導体試験装置を提供
する。
を用いて詳細に説明する。
形態のブロック構成図である。この例では、本発明によ
る半導体試験装置のシステム構成を示している。ここ
で、デバイス電源11、タイミング回路12、基準値出
力回路13、及び判定結果入力回路14については、一
般的な半導体試験装置が当然に有しているものであるの
で。詳細な説明は省略する。
電流値を出力する電流値出力手段21を、半導体試験装
置1のデバイス電源11と半導体集積回路2の電源端子
との間に接続する。次に、電流値出力手段21より出力
される電流値を、電流値保持手段22に入力する。電流
値保持手段22では、タイミング回路12より出力され
るタイミング信号によって、任意の時点での電流値を保
持し、次のタイミング信号が入力されるまで保持した電
流値を継続して出力する。さらに、電流値差出力手段2
3は、電流値出力手段21、電流値保持手段22、電流
値比較判定手段24のそれぞれに接続される。電流値差
出力手段23では、電流値出力手段21より現在の電流
値が、また、電流値保持手段22よりタイミング回路1
2により決められた過去の一時点での電流値が入力さ
れ、双方の電流値差が電流値比較判定手段24に出力さ
れる。最後に、電流値比較判定手段24では、基準値出
力回路13より出力される判定基準値と、電流値差出力
手段23より出力される電流値とが比較され、判定結果
を0、1の論理値で判定結果入力回路14へ出力する。
システム構成によると、任意の二時点での電源電流値の
差をもって良否判定することにより、半導体集積回路2
のOFFリークが大きい場合でも、その影響をなくして
半導体集積回路2の欠陥による異常電流を検知可能なI
ddq試験が提供されるといった試験目的を満たした上
で、更に、直接、電源電流値を測定し統計処理する工程
を含まず、判定結果が論理値で得られるため、Iddq
試験を通常の機能試験と同様に実施できる。これによ
り、1ポイントの測定には長くとも10マイクロ秒程度
しか必要とせず、1000ポイントの測定時間は10ミ
リ秒と、従来の100分の1となり、Iddq試験に要
する試験時間を大幅に短縮できるため、高価な半導体試
験装置を使用する時間が削減され、経済的に試験するこ
とができるものとなる。また、本発明による半導体試験
装置のシステム構成で用いた回路は、いずれも一般に市
販される簡易な部品で構成できるため、本発明を実施す
ることで半導体試験装置の価格が高騰することはない。
なお、本発明は半導体試験装置に内蔵するだけでなく、
一般的な半導体試験装置を補完する外付け回路として付
加することもできるものである。
部分の信号を示すタイミングチャートである。各サイク
ルでは、サイクル開始直後に半導体集積回路2を動作さ
せ所望の内部状態とし、その後、サイクル終了まで動作
を停止させることで電流値の安定化を図る。サイクル1
では、電流値31が安定した後、タイミング信号32の
立ち上がりにより電流値31が保持され、保持電流値3
3となっていることがわかる。サイクル2では、電流値
31と保持電流値33の差が電流値差34となってい
る。そして、電流値差34が基準値35を超える場合、
判定結果36は論理「1」に、また、超えない場合は論
理「0」が電流値比較判定手段24より出力される。判
定結果入力回路14に判定結果36が入力されると、あ
らかじめ決められた判定タイミング37において判定結
果36の論理を判定し、論理「0」ならば、「OK」と
判定される。その後、タイミング信号32により保持電
流値33が更新され、次のサイクルへと移る。以降のサ
イクルでは、この一連の処理を繰り返す。サイクル3で
は、半導体集積回路2の故障により、電流値31に異常
な電流が生じている。その結果、判定タイミング37に
おいて判定結果36は論理「1」を出力し、「NG」と
判定される。サイクル4は、保持電流値33がサイクル
3での異常電流値となっているため、判定タイミング3
7ではゼロ点を下回ることとなっているが、判定結果3
6は論理「0」で「OK」と判定される。なお、当然な
がら、サイクル3のように「NG」と判定されるサイク
ルが現れた場合、不良品として直ちに試験を終了しても
よい。また、この例では電流値差34と基準値35は大
小判定を行なったが、絶対値による大小判定を行い、サ
イクル4を「NG」と判定してもよい。更に、この例で
は、各サイクルにおいてタイミング信号32を変化させ
保持電流値33を更新したが、例えば、サイクル1での
みタイミング信号32を変化させ、以降のサイクルで
は、サイクル1で保持された保持電流値33を用いる構
成としてもよい。
る電流値を、対応した電圧値として出力するよう、半導
体試験装置1を構成した一具体例の構成図である。
器42は電流値出力手段21に、また、電圧値サンプル
/ホールド(S/H)回路43は電流値保持手段22
に、更に、差動増幅器44は電流値差出力手段23に、
また、コンパレータ45は電流値比較判定手段24に、
それぞれ相当するものである。
る。まず、電流検出抵抗41の抵抗値が100[Ω]、
半導体集積回路2に流れる電源電流値が100[μA]
である場合、電流検出抵抗41の両端の電圧値差は10
[mV]となる。差動増幅器42では電流検出抵抗41
の両端の電圧値差を100倍に増幅するようにして、出
力される電圧値は1[V]となる。この値は、タイミン
グ回路12と電圧値サンプル/ホールド(S/H)回路
43により保持される。次のサイクルにおいて、半導体
集積回路2に流れる電源電流値が200[μA]となっ
た場合、差動増幅器42が出力する電圧値は2[V]と
なる。差動増幅器44では、現在の電圧値である2
[V]と、過去の一時点での電圧値である1[V]との
差が出力され、出力電圧値は1[V]となる。ここで、
基準値出力回路13から0.5[V]の基準電圧値が出
力されている場合、差動増幅器44の出力電圧値の方が
大きいため、コンパレータ45は「NG」と判定する。
仮に、基準値出力回路13よりの基準値が1.5[V]
であった場合は、「OK」と判定する。ちなみに、この
例の場合、基準値出力回路13の基準電圧値1[V]
は、電源電流値100[μA]に相当している。なお、
上記の数値は一例であり、電流検出抵抗41の抵抗値や
差動増幅器42の増幅率など、同様の機能を果たし得る
ものであればよい。また、判定結果入力回路14に至る
各システム構成要素においても、同様の機能を果たし得
るものであれば、その形態は変化してもよい。
半導体試験装置によると、OFFリークの多い半導体集
積回路の出荷試験において、半導体試験装置に簡易な回
路を付加するのみで、Iddq試験に要する時間を従来
より大幅に短縮できるため、高価な半導体試験装置の使
用時間を低減でき、試験を経済的に実施し、コストを低
減することができるものである。詳しくは、半導体試験
装置において、テストパターンの実行や停止、電流値の
測定処理や測定値のディジタル値変換の際には、その処
理のためのソフトウエア動作時間が無視できないため、
1ポイントの測定に1ミリ秒程度必要とし、1000ポ
イント程度の測定においては約1秒もの時間がかかるの
に対して、本発明によると、半導体試験装置においてテ
ストパターンの実行および停止を1度行なうだけで、複
数の内部状態での静止時電源電流の電流値差を論理判定
できるため、1ポイントの測定は10マイクロ秒で済
み、1000ポイント程度の測定では約10ミリ秒と従
来の100分の1となり、経済的なIddq試験を実施
できるものとなるものである。
成を示すブロック図である。
示すタイミング図である。
る。
Claims (2)
- 【請求項1】 半導体集積回路を試験する半導体試験装
置において、半導体集積回路の電源端子と半導体試験装
置のデバイス用電源との間に流れる電流値を出力可能な
電流値出力手段と、該電流値出力手段から出力される電
流値を保持する電流値保持手段と、前記電流値出力手段
と電流値保持手段の双方から出力される電流値の差を出
力する電流値差出力手段と、該電流値差出力手段から出
力される電流値と判定基準電流値とを比較判定する電流
値比較判定手段とを有することを特徴とする半導体試験
装置。 - 【請求項2】 前記電流値出力手段、前記電流値保持手
段、および前記電流値差出力手段の一部または全てにお
いて、出力される値が電流値に対応した電圧値であるこ
とを特徴とする、請求項1に記載の半導体試験装置。
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JP2001280894A JP4043743B2 (ja) | 2001-09-17 | 2001-09-17 | 半導体試験装置 |
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-
2001
- 2001-09-17 JP JP2001280894A patent/JP4043743B2/ja not_active Expired - Fee Related
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