JP2000173295A - アクセスタイム測定回路およびアクセスタイム測定方法 - Google Patents

Abstract

(57)【要約】 【課題】 システムＬＳＩとしての構成の複雑化を招く
ことなく、システムＬＳＩに搭載された被測定回路につ
いて、アクセスタイム測定に伴う遅延時間を除外した正
確なアクセスタイムを測定すること。 【解決手段】 ＤＲＡＭセル２内に、動作信号（信号Ｘ
ＲＡＳ）が外部入力端子５からＤＲＡＭセル２に入力さ
れるまでに要する第１の遅延時間と、ＤＲＡＭセル２が
動作信号に応じた処理を行うことにより出力した出力信
号（信号ＤＯＵＴ）がＤＲＡＭセル２からシステムＬＳ
Ｉの外部出力端子６を介して外部に出力されるまでに要
する第２の遅延時間とを含むアクセスタイム測定に伴う
遅延時間を測定するための回路を設け、システムＬＳＩ
化することによって生じたシステムＬＳＩ内部の配線に
よる遅延時間の影響を除外して、ＤＲＡＭセル２の正確
なアクセスタイムを測定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＲＡＭ（ランダム
・アクセス・メモリ）等の複数の回路を混載したシステ
ムＬＳＩ（大規模集積回路）に搭載された特定の回路の
アクセスタイムを測定するアクセスタイム測定回路およ
びアクセスタイム測定方法に関する。

【０００２】

【従来の技術】近年、ＩＣ（半導体集積回路）の設計技
術や製造技術の進展に伴い、従来複数のＩＣやＬＳＩで
実現していたシステムを、全て１つのＩＣに組み込んだ
システムＬＳＩと呼ばれるものが開発されている。この
システムＬＳＩには、例えば、ＤＲＡＭ（ダイナミック
ＲＡＭ）、ＣＰＵ（中央処理装置）およびＲＯＭ（リー
ド・オンリ・メモリ）等が同一チップ上に混載される。
このようなシステムＬＳＩによれば、従来と比べＩＣ数
（部品数）の削減や消費電力の低減を図りつつ従来と同
様のシステム機能を一つのＩＣチップで実現することが
可能になる。

【０００３】

【発明が解決しようとする課題】ところで、上記のよう
なシステムＬＳＩでは、搭載したＲＡＭ等の回路のアク
セスタイムを測定することが行われている。ここで、ア
クセスタイムとは、正確には、システムＬＳＩに搭載し
たＲＡＭ等の被測定回路において、データの書き込みや
読み出し等の処理の命令を与えてから、その命令に従っ
た処理が完了するまでの時間のことである。

【０００４】図７は、従来のシステムＬＳＩの構成を示
すブロック図である。この図に示したシステムＬＳＩ１
０１は、複数の処理回路の１つとしてＤＲＡＭセル１０
２を備えている。また、このシステムＬＳＩ１０１は、
ＤＲＡＭセル１０２を動作させる信号ＸＲＡＳ（Row Ad
dress Strobe）が入力されるＤＲＡＭテスト用の外部入
力端子１０３と、ＤＲＡＭセル１０２からの出力信号Ｄ
ＯＵＴを外部に出力する外部出力端子１０４とを備えて
いる。外部入力端子１０３および外部出力端子１０４
は、それぞれＤＲＡＭセル１０２に所定の配線により接
続されている。このシステムＬＳＩ１０１では、外部入
力端子１０３からＤＲＡＭセル１０２のアクセスタイム
を測定するために信号ＸＲＡＳが入力される。ＤＲＡＭ
セル１０２は、入力された信号ＸＲＡＳに応じた処理を
行って、出力信号ＤＯＵＴを出力する。ＤＲＡＭセル１
０２から出力された出力信号ＤＯＵＴは、外部出力端子
１０４からシステムＬＳＩ１０１の外部に出力される。
このシステムＬＳＩ１０１におけるＤＲＡＭセル１０２
のアクセスタイムの測定としては、外部入力端子１０３
に信号ＸＲＡＳを入力し、外部出力端子１０４から出力
信号ＤＯＵＴが出力されるまでの時間をＤＲＡＭセル１
０２のアクセスタイムと見なして測定する方式がある。

【０００５】図８は、このような方式によるＤＲＡＭセ
ル１０２のアクセスタイムの測定に関わる各信号のタイ
ミングについて示す説明図である。図８（Ａ）は、外部
入力端子１０３における信号ＸＲＡＳの状態の時間的変
化を示すタイミングチャートである。図８（Ｂ）は、Ｄ
ＲＡＭセル１０２における信号ＸＲＡＳの状態の時間的
変化を示すタイミングチャートである。図８（Ｃ）は、
ＤＲＡＭセル１０２における出力信号ＤＯＵＴの状態の
時間的変化を示すタイミングチャートである。図８
（Ｄ）は、外部出力端子１０４における出力信号ＤＯＵ
Ｔの状態の時間的変化を示すタイミングチャートであ
る。

【０００６】これらのタイミングチャートに示したよう
に、システムＬＳＩ１０１において、外部入力端子１０
３から信号ＸＲＡＳ信号を入力する（図８（Ａ））と、
外部入力端子１０３とＤＲＡＭセル１０２間の配線によ
る配線遅延時間ｔＡ後に、ＤＲＡＭセル１０２に信号Ｘ
ＲＡＳが入力される（図８（Ｂ））。この信号ＸＲＡＳ
に従って、ＤＲＡＭセル１０２は、所定の動作を行い、
動作時間ｔＲＡＣ後に、出力信号ＤＯＵＴを出力する
（図８（Ｃ））。出力信号ＤＯＵＴは、ＤＲＡＭセル１
０２と外部出力端子１０４間の配線遅延時間ｔＢ後に、
外部出力端子１０４から外部へ出力される（図８
（Ｄ））。この測定方式によれば、外部入力端子１０３
に信号ＸＲＡＳを入力し、外部出力端子１０４から出力
信号ＤＯＵＴが出力されるまでの時間Ｔ１がアクセスタ
イムとして測定される。この時間Ｔ１は、以下の式
（１）で表される。

【０００７】 Ｔ１＝ｔＡ＋ｔＢ＋ｔＲＡＣ …………（１）

【０００８】しかしながら、この測定方式では、アクセ
スタイムを測定するための特別な回路は不要であるもの
の、外部入力端子１０３とＤＲＡＭセル１０２間の配線
による配線遅延時間ｔＡおよびＤＲＡＭセル１０２と外
部出力端子１０４間の配線による配線遅延時間ｔＢもア
クセスタイムとして加算されてしまうために、ＤＲＡＭ
セル１０２の正確なアクセスタイム（時間ｔＲＡＣ）の
測定が不可能であるという問題点があった。このため、
ＤＲＡＭセル１０２の正確なアクセスタイムを測定する
ために、システムＬＳＩ内部にＤＲＡＭセルとは別に配
線遅延時間のみを測定するためのテスト回路を付加する
方式がある。

【０００９】図９は、このようなテスト回路を備えた従
来のシステムＬＳＩの構成を示すブロック図である。こ
の図に示したシステムＬＳＩ２０１は、ＤＲＡＭセル２
０２、外部入力端子２０３および外部出力端子２０４を
備えている。これらＤＲＡＭセル２０２、外部入力端子
２０３および外部出力端子２０４は、図７に示したシス
テムＬＳＩ１０１におけるＤＲＡＭセル１０２、外部入
力端子１０３および外部出力端子２０４に対応するもの
である。また、このシステムＬＳＩ２０１は、上述した
配線遅延時間を測定するためのテスト回路２０５と、こ
のテスト回路２０５にテスト用の入力信号ＴＥＳ１を入
力するための外部入力端子２０６と、テスト回路２０５
からの出力信号ＴＥＳ２を外部に出力する外部出力端子
２０７とを備えている。テスト回路２０５は、複数のイ
ンバータ２０８からなるバッファ回路の構成となってい
る。外部入力端子２０６および外部出力端子２０７は、
それぞれテスト回路２０５に所定の配線により接続され
ている。外部入力端子２０６とテスト回路２０５間の配
線の長さは、外部入力端子２０３とＤＲＡＭセル２０２
間の配線の長さと同じである。また、外部出力端子２０
７とテスト回路２０５間の配線の長さは、外部出力端子
２０４とＤＲＡＭセル２０２間の配線の長さと同じであ
る。

【００１０】このシステムＬＳＩ２０１では、外部入力
端子２０３から信号ＸＲＡＳが入力される。ＤＲＡＭセ
ル２０２は、入力された信号ＸＲＡＳに応じた処理を行
って、出力信号ＤＯＵＴを出力する。ＤＲＡＭセル２０
２から出力された出力信号ＤＯＵＴは、外部出力端子２
０４からシステムＬＳＩ２０１の外部に出力される。ま
た、このシステムＬＳＩ２０１では、外部入力端子２０
６からテスト用の入力信号ＴＥＳ１が入力される。テス
ト回路２０５は、入力されたテスト用の入力信号ＴＥＳ
１に応じた処理を行って、出力信号ＴＥＳ２を出力す
る。テスト回路２０５から出力された出力信号ＴＥＳ２
は、外部出力端子２０７からシステムＬＳＩ２０１の外
部に出力される。このシステムＬＳＩ２０１におけるＤ
ＲＡＭセル２０２のアクセスタイムは、外部入力端子２
０３に信号ＸＲＡＳを入力し、外部出力端子２０４から
出力信号ＤＯＵＴが出力されるまでの時間を測定すると
共に、外部入力端子２０６からテスト用の入力信号ＴＥ
Ｓ１を入力し、テスト回路２０５を経由して、外部出力
端子２０７から出力信号ＴＥＳ２が出力されるまでの時
間を測定し、これらの２つの測定時間の差を取ることで
求めることができる。

【００１１】図１０は、このシステムＬＳＩ２０１にお
けるＤＲＡＭセル２０２のアクセスタイムの測定に関わ
る各信号のタイミングについて示す説明図である。この
図において、（Ａ）〜（Ｄ）の各々は、図８の（Ａ）〜
（Ｄ）の各々に対応するタイミングチャートである。ま
た、この図の（Ｅ）は、外部入力端子２０６におけるテ
スト用の入力信号ＴＥＳ１の状態の時間的変化を示すタ
イミングチャートである。この図の（Ｄ）は、外部出力
端子２０７における出力信号ＴＥＳ２の状態の時間的変
化を示すタイミングチャートである。

【００１２】これらのタイミングチャートに示したよう
に、システムＬＳＩ２０１において、外部入力端子２０
３から信号ＸＲＡＳ信号を入力する（図１０（Ａ））
と、外部入力端子２０３とＤＲＡＭセル２０２間の配線
による配線遅延時間ｔＡ後に、ＤＲＡＭセル２０２に信
号ＸＲＡＳが入力される（図１０（Ｂ））。この信号Ｘ
ＲＡＳに従って、ＤＲＡＭセル２０２は、所定の動作を
行い、動作時間ｔＲＡＣ後に、出力信号ＤＯＵＴを出力
する（図１０（Ｃ））。出力信号ＤＯＵＴは、ＤＲＡＭ
セル２０２と外部出力端子２０４間の配線遅延時間ｔＢ
後に、外部出力端子２０４から外部へ出力される（図１
０（Ｄ））。このシステムＬＳＩ２０１において、外部
入力端子２０３に信号ＸＲＡＳを入力し、外部出力端子
２０４から出力信号ＤＯＵＴが出力されるまでの時間
は、上述の式（１）で示した時間Ｔ１と同様である。

【００１３】一方、システムＬＳＩ２０１において、外
部入力端子２０６からテスト用の入力信号ＴＥＳ１を入
力する（図１０（Ｅ））と、外部入力端子２０６とテス
ト回路２０５間の配線による配線遅延時間ｔＡ後に、テ
スト回路２０５に入力信号ＴＥＳ１が入力される。テス
ト回路２０５からは、バッファ時間α後に、出力信号Ｔ
ＥＳ２が出力される。出力信号ＴＥＳ２は、テスト回路
２０５と外部出力端子２０７間の配線遅延時間ｔＢ後
に、外部出力端子２０７から外部へ出力される（図１０
（Ｆ））。このシステムＬＳＩ２０１において、外部入
力端子２０６に入力信号ＴＥＳ１を入力し、外部出力端
子２０７から出力信号ＴＥＳ２が出力されるまでの時間
Ｔ２は、以下の式（２）で表される。このシステムＬＳ
Ｉ２０１におけるＤＲＡＭセル２０２のアクセスタイム
は、外部入力端子２０３に信号ＸＲＡＳを入力し、外部
出力端子２０４から出力信号ＤＯＵＴが出力されるまで
の時間Ｔ１（式（１））と、外部入力端子２０６からテ
スト用の入力信号ＴＥＳ１を入力し、テスト回路２０５
を経由して、外部出力端子２０７から出力信号ＴＥＳ２
が出力されるまでの時間Ｔ２（式（２））との差から求
めることができる。

【００１４】Ｔ２＝ｔＡ＋ｔＢ＋α …………（２）

【００１５】しかしながら、このテスト回路２０５を用
いた測定方式では、外部入力端子２０３および外部出力
端子２０４とＤＲＡＭセル２０２間の配線長と、外部入
力端子２０６および外部出力端子２０７とテスト回路２
０５間の配線長とを同じにする必要があるため、システ
ムＬＳＩ２０１を構成する各回路のレイアウトが困難に
なるという問題点がある。また、システムＬＳＩ２０１
内部にＤＲＡＭセル２０２とは別に配線遅延時間のみを
測定するためのテスト回路２０５を付加しているので、
システムＬＳＩ全体のチップサイズが大きくなってしま
うという問題点がある。

【００１６】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、システムＬＳＩとしての構成の複雑
化を招くことなく、システムＬＳＩに搭載された被測定
回路について、アクセスタイム測定に伴う遅延時間を除
外した正確なアクセスタイムを測定することができるア
クセスタイム測定回路およびアクセスタイム測定方法を
提供することにある。

【００１７】

【課題を解決するための手段】本発明によるアクセスタ
イム測定回路は、被測定回路内に設けられると共に、動
作信号が外部から被測定回路に入力されるまでに要する
第１の遅延時間と、被測定回路が動作信号に応じた処理
を行うことにより出力した出力信号が被測定回路からシ
ステムＬＳＩの外部に出力されるまでに要する第２の遅
延時間とを含むアクセスタイムの測定に伴う遅延時間を
測定するための遅延時間測定回路を備えている。

【００１８】また、本発明によるアクセスタイム測定方
法は、システムＬＳＩの外部より動作信号を入力してか
ら、被測定回路において動作信号に応じた処理を行うこ
とにより出力された出力信号がシステムＬＳＩの外部に
出力されるまでに要する第１の測定時間を測定するステ
ップと、動作信号の入力に応じて被測定回路内に設けら
れた遅延時間測定回路においてアクセスタイムの測定に
伴う遅延時間を測定するためのテスト信号を発生するス
テップと、動作信号が外部より被測定回路に入力される
までに要する第１の遅延時間と、テスト信号が第１の信
号経路を経ることによって生じた第１のテスト信号遅延
時間と、被測定回路が動作信号に応じた処理を行うこと
により出力した出力信号が被測定回路からシステムＬＳ
Ｉの外部に出力されるまでに要する第２の遅延時間とか
らなる第２の測定時間を測定するステップと、第１の遅
延時間と、第２の遅延時間と、テスト信号が第２の信号
経路を経ることによって生じた第２のテスト信号遅延時
間とからなる第３の測定時間を測定するステップと、第
１の測定時間、第２の測定時間および第３の測定時間に
基づいて被測定回路のアクセスタイムを求めるステップ
とを含んでいる。

【００１９】本発明によるアクセスタイム測定回路で
は、被測定回路内に設けられた遅延時間測定回路によっ
て、動作信号が外部から被測定回路に入力されるまでに
要する第１の遅延時間と、被測定回路が動作信号に応じ
た処理を行うことにより出力した出力信号が被測定回路
からシステムＬＳＩの外部に出力されるまでに要する第
２の遅延時間とを含むアクセスタイムの測定に伴う遅延
時間が測定される。

【００２０】また、本発明によるアクセスタイム測定方
法では、第１の測定時間として、システムＬＳＩの外部
より動作信号を入力してから、被測定回路において動作
信号に応じた処理を行うことにより出力された出力信号
がシステムＬＳＩの外部に出力されるまでに要する時間
が測定される。また、動作信号の入力に応じて被測定回
路内に設けられた遅延時間測定回路においてアクセスタ
イムの測定に伴う遅延時間を測定するためのテスト信号
が発生され、第２の測定時間として、動作信号が外部よ
り被測定回路に入力されるまでに要する第１の遅延時間
と、テスト信号が第１の信号経路を経ることによって生
じた第１のテスト信号遅延時間と、被測定回路が動作信
号に応じた処理を行うことにより出力した出力信号が被
測定回路からシステムＬＳＩの外部に出力されるまでに
要する第２の遅延時間とからなる時間が測定される。更
に、第３の測定時間として、第１の遅延時間と、第２の
遅延時間と、テスト信号が第２の信号経路を経ることに
よって生じた第２のテスト信号遅延時間とからなる時間
が測定される。これら第１の測定時間、第２の測定時間
および第３の測定時間に基づいて被測定回路のアクセス
タイムが求められる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２２】図１は、本発明の一実施の形態に係るアク
セスタイム測定回路を備えたシステムＬＳＩの構成を示
すブロック図である。この図に示したシステムＬＳＩ１
は、ＤＲＡＭセル２、ロジック回路部３およびロジック
回路部４を備えている。ロジック回路部３およびロジッ
ク回路部４は、ＤＲＡＭセル２に接続されており、例え
ば、ＣＰＵやＲＯＭ等で構成される。このシステムＬＳ
Ｉ１は、また、信号ＸＲＡＳが入力されるＤＲＡＭテス
ト用の外部入力端子５と、ＤＲＡＭセル２からの出力信
号ＤＯＵＴを外部に出力する外部出力端子６とを備えて
いる。外部入力端子５および外部出力端子６は、それぞ
れＤＲＡＭセル２に所定の配線により接続されている。
本実施の形態においては、ＤＲＡＭセル２を被測定回路
として、そのアクセスタイムを測定することが可能とな
っている。

【００２３】このシステムＬＳＩ１では、ＤＲＡＭセル
２のアクセスタイムを測定するために外部入力端子５か
らＤＲＡＭセル２を動作させる動作信号としての信号Ｘ
ＲＡＳが入力される。ＤＲＡＭセル２は、入力された信
号ＸＲＡＳに応じた処理を行って、出力信号ＤＯＵＴを
出力するようになっている。ＤＲＡＭセル２から出力さ
れた出力信号ＤＯＵＴは、外部出力端子６からシステム
ＬＳＩ１の外部に出力される。ここで、ＤＲＡＭセル２
のアクセスタイムとは、ＤＲＡＭセル２に信号ＸＲＡＳ
を与えてから、その信号に従った処理が完了するまでの
時間のことである。

【００２４】図２は、図１に示したシステムＬＳＩ１に
おけるＤＲＡＭセル２の詳細な構成を示すブロック図で
ある。この図に示したように、ＤＲＡＭセル２は、実際
にデータを記憶する複数のメモリセル（図示せず）が配
置されたメモリセル部１０と、このメモリセル部１０に
記憶するデータＤＩＮが入力されるデータ入力回路１１
と、メモリセル部１０に記憶されたデータを外部に出力
するためのデータ出力回路１２とを備えている。メモリ
セル部１０は、図示しないが、行（Ｙ）方向に複数のワ
ード線が配置されると共に、列（Ｘ）方向に複数のビッ
ト線が配置され、格子状となっている。これらワード線
とビット線の各交点には、１つのトランジスタと１つの
容量（コンデンサ）とからなるメモリセルが配置されて
いる。

【００２５】ＤＲＡＭセル２は、また、センスアンプお
よびカラムスイッチを有したセンスアンプ・カラムスイ
ッチ部１３と、信号ＸＲＡＳが入力されるクロックジェ
ネレータ１４Ｘと、信号ＸＣＡＳ（Column Address Str
obe）および信号ＸＷＥ（Write Enable）が入力される
クロックジェネレータ１４Ｙと、列アドレス信号ＸＡｄ
ｄが入力されるＸアドレス入力回路１５Ｘと、行アドレ
ス信号ＸＡｄｄが入力されるＹアドレス入力回路１５Ｙ
と、Ｘアドレス入力回路１５Ｘを介して列アドレス信号
ＸＡｄｄが入力されるＸデコーダ１６Ｘと、Ｙアドレス
入力回路１５Ｙを介して行アドレス信号ＸＡｄｄが入力
されるＹデコーダ１６Ｙとを備えている。

【００２６】センスアンプ・カラムスイッチ部１３のセ
ンスアンプは、メモリセル部１０の図示しないワード線
で選択された行単位のメモリセルのデータを増幅するよ
うになっている。また、センスアンプ・カラムスイッチ
部１３のカラムスイッチは、データの読み出し時におい
ては、メモリセル部１０の図示しないビット線で選択さ
れたメモリセルのデータをデータ出力回路１２に転送す
るようになっている。また、このカラムスイッチは、デ
ータの書き込み時においては、データ入力回路１１から
のデータをメモリセル部１０のメモリセルに転送するよ
うになっている。

【００２７】信号ＸＲＡＳは、クロックジェネレータ１
４Ｘの動作を有効にするための信号であり、例えば、こ
の信号ＸＲＡＳが“Ｌ”（ロー）状態の期間に、クロッ
クジェネレータ１４Ｘの動作が有効となり、ＤＲＡＭセ
ル２が動作するようになっている。信号ＸＣＡＳは、ク
ロックジェネレータ１４Ｙの動作を有効にするための信
号であり、例えば、この信号ＸＣＡＳが“Ｌ”状態の期
間に、クロックジェネレータ１４Ｙの動作が有効とな
る。信号ＸＷＥは、データの書き込みおよび読み出し動
作を指示するための信号である。例えば、信号ＸＣＡＳ
が“Ｌ”状態で且つ信号ＸＷＥが“Ｌ”状態の期間にデ
ータの書き込み動作が行われる。また、例えば、信号Ｘ
ＣＡＳが“Ｌ”状態で且つ信号ＸＷＥが“Ｈ”（ハイ）
状態の期間にデータの読み出し動作が行われる。

【００２８】クロックジェネレータ１４Ｘは、入力され
た信号ＸＲＡＳの状態に応じて、メモリセル部１０にお
ける列アドレスの取り込み動作を有効にするようになっ
ている。また、クロックジェネレータ１４Ｘは、クロッ
クジェネレータ１４Ｙを、活性化状態にするようになっ
ている。更に、クロックジェネレータ１４Ｘは、アンプ
・カラムスイッチ部１３のセンスアンプの動作を有効に
する。一方、クロックジェネレータ１４Ｙは、入力され
た信号ＸＣＡＳの状態に応じて、メモリセル部１０にお
ける行アドレスの取り込み動作を有効にすると共に、信
号ＸＷＥの状態に基づいてデータの書き込みおよび読み
出し動作の判定を行うようになっている。

【００２９】Ｘアドレス入力回路１５Ｘは、入力された
列アドレス信号ＸＡｄｄで指示された列アドレスを取り
込むための回路であり、ＤＲＡＭセル２が動作している
間、取り込んだ列アドレスを回路内に保持するようにな
っている。一方、Ｙアドレス入力回路１５Ｙは、入力さ
れた行アドレス信号ＸＡｄｄで指示された行アドレスを
取り込むための回路であり、ＤＲＡＭセル２が動作して
いる間、取り込んだ行アドレスを回路内に保持するよう
になっている。

【００３０】Ｘデコーダ１６Ｘは、Ｘアドレス入力回路
１５Ｘが取り込んだ列アドレスに対応するメモリセル部
１０におけるビット線を選択するようになっている。一
方、Ｙデコーダ１６Ｙは、Ｙアドレス入力回路１５Ｘが
取り込んだ行アドレスに対応するメモリセル部１０にお
けるワード線を選択するようになっている。

【００３１】データ入力回路１１は、書き込み動作時に
おいてＤＲＡＭセル２の外部から入力されたデータＤＩ
Ｎを書き込み用のデータとして有効にするようになって
いる。データ出力回路１２は、メモリセル部１０に記憶
されたデータを外部に出力するようになっている。

【００３２】ここで、本実施の形態におけるＤＲＡＭセ
ル２には、データ出力回路１２およびクロックジェネレ
ータ１４Ｘ内に、ＤＲＡＭセル２のアクセスタイムを測
定するための回路が設けられている。この回路が、本発
明における遅延時間測定回路に対応する。

【００３３】図３は、ＤＲＡＭセル２のアクセスタイム
を測定するための回路についての構成を示すブロック図
である。この図に示したように、クロックジェネレータ
１４Ｘは、インバータＩＮＶＡおよびインバータＩＮＶ
Ｃを有している。また、データ出力回路１２は、インバ
ータＩＮＶＢ、インバータＩＮＶＤ、インバータＩＮＶ
Ｅ、インバータＩＮＶＦおよびインバータＩＮＶＧを有
している。データ出力回路１２は、また、トランスファ
ーゲートスイッチＴＧＡ、トランスファーゲートスイッ
チＴＧＢおよびトランスファーゲートスイッチＴＧＣを
有している。

【００３４】ここで、インバータＩＮＶＡ、インバータ
ＩＮＶＢおよびインバータＩＮＶＣが、本発明における
テスト信号発生手段に対応する。また、トランスファー
ゲートスイッチＴＧＡおよびトランスファーゲートスイ
ッチＴＧＢが、本発明におけるスイッチ手段に対応す
る。

【００３５】クロックジェネレータ１４Ｘのインバータ
ＩＮＶＡの入力端子は、システムＬＳＩ１の外部入力端
子５と、Ｘアドレス入力回路１５Ｘやメモリセル部１０
等のその他の回路２０に接続されている。インバータＩ
ＮＶＡの出力端子は、データ出力回路１２のインバータ
ＩＮＶＢの出力端子に接続されている。インバータＩＮ
ＶＢの出力端子は、インバータＩＮＶＣの入力端子およ
びトランスファーゲートスイッチＴＧＢの一端に接続さ
れている。インバータＩＮＶＣの出力端子は、インバー
タＩＮＶＤの入力端子に接続されている。インバータＩ
ＮＶＤの出力端子は、トランスファーゲートスイッチＴ
ＧＣの一端に接続されている。インバータＩＮＶＥの入
力端子は、その他の回路２０に接続されている。インバ
ータＩＮＶＥの出力端子は、トランスファーゲートスイ
ッチＴＧＡの一端に接続されている。トランスファーゲ
ートスイッチＴＧＡの他端は、トランスファーゲートス
イッチＴＧＢおよびトランスファーゲートスイッチＴＧ
Ｃの他端と、インバータＩＮＶＦの入力端子に接続され
ている。インバータＩＮＶＦの入力端子には、また、ト
ランスファーゲートスイッチＴＧＢおよびトランスファ
ーゲートスイッチＴＧＣの他端が接続されている。イン
バータＩＮＶＦの出力端子は、インバータＩＮＶＧの入
力端子に接続されている。インバータＩＮＶＧの出力端
子は、システムＬＳＩ１の外部出力端子６に接続されて
いる。

【００３６】インバータＩＮＶＡ、インバータＩＮＶＢ
およびインバータＩＮＶＣは、それぞれ外部入力端子５
から入力された信号ＸＲＡＳから、ＤＲＡＭセル２のア
クセスタイムの測定に伴う遅延時間を測定するためのテ
スト用の信号ＸＲＡＳ１、信号ＸＲＡＳ２および信号Ｘ
ＲＡＳ３を発生するようになっている。トランスファー
ゲートスイッチＴＧＡ、トランスファーゲートスイッチ
ＴＧＢおよびトランスファーゲートスイッチＴＧＣの各
駆動信号入力端子には、それぞれ、駆動信号ＴＥ１、Ｔ
Ｅ２およびＴＥ３が入力されるようになっている。トラ
ンスファーゲートスイッチＴＧＡ、トランスファーゲー
トスイッチＴＧＢおよびトランスファーゲートスイッチ
ＴＧＣの各駆動信号反転入力端子には、それぞれ、駆動
信号ＴＥ１１、ＴＥ２１およびＴＥ３１が入力されるよ
うになっている。トランスファーゲートスイッチＴＧ
Ａ、トランスファーゲートスイッチＴＧＢおよびトラン
スファーゲートスイッチＴＧＣは、入力された駆動信号
ＴＥ１〜ＴＥ３および駆動信号ＴＥ１１〜ＴＥ３１に基
づいて、それぞれ信号ＳＡ、信号ＳＢおよび信号ＳＣの
出力状態を切り替える。インバータＩＮＶＦには、信号
ＳＡ、信号ＳＢおよび信号ＳＣのいずれかが信号ＳＤと
して入力される。

【００３７】次に、図４ないし図６を参照して、上記の
ような構成のシステムＬＳＩ１におけるＤＲＡＭセル２
のアクセスタイムの測定の動作について説明する。図４
ないし図６は、ＤＲＡＭセル２のアクセスタイムの測定
に関わる各信号のタイミングについて示す説明図であ
る。これらの図において、（Ａ）は、外部入力端子５に
おける信号ＸＲＡＳの状態の時間的変化を示すタイミン
グチャートである。（Ｂ）は、ＤＲＡＭセル２における
信号ＸＲＡＳの状態の時間的変化を示すタイミングチャ
ートである。（Ｃ）〜（Ｆ）は、それぞれＤＲＡＭセル
２における信号ＳＡ〜ＳＤの状態の時間的変化を示すタ
イミングチャートである。（Ｇ）は、ＤＲＡＭセル２に
おける出力信号ＤＯＵＴの状態の時間的変化を示すタイ
ミングチャートである。（Ｈ）は、外部出力端子６にお
ける出力信号ＤＯＵＴの状態の時間的変化を示すタイミ
ングチャートである。

【００３８】まず、図４を参照して、ＤＲＡＭセル２の
通常動作について説明する。ＤＲＡＭセル２の通常動作
時には、トランスファーゲートスイッチＴＧＡ、トラン
スファーゲートスイッチＴＧＢおよびトランスファーゲ
ートスイッチＴＧＣの各駆動信号入力端子に、それぞれ
“Ｈ”，“Ｌ”，“Ｌ”状態の駆動信号ＴＥ１〜ＴＥ３
を入力すると共に、各駆動信号反転入力端子に、それぞ
れ“Ｌ”，“Ｈ”，“Ｈ”状態の駆動信号ＴＥ１１，Ｔ
Ｅ２１，ＴＥ３１を入力する。これにより、トランスフ
ァーゲートスイッチＴＧＡ〜ＴＧＣは、それぞれオン，
オフ，オフ状態になる。

【００３９】この状態で、ＤＲＡＭセル２に外部入力端
子５から信号ＸＲＡＳを入力する（図４（Ａ））と、外
部入力端子５とＤＲＡＭセル２間の配線による配線遅延
時間ｔＡ（第１の遅延時間）後に、ＤＲＡＭセル２に信
号ＸＲＡＳが入力される（図４（Ｂ））。この信号ＸＲ
ＡＳに従って、ＤＲＡＭセル２は、所定の動作を行い、
動作時間ｔＲＡＣ後に、出力信号ＤＯＵＴを出力する
（図４（Ｇ））。出力信号ＤＯＵＴは、ＤＲＡＭセル２
と外部出力端子６間の配線遅延時間ｔＢ（第２の遅延時
間）後に、外部出力端子６から外部へ出力される（図４
（Ｈ））。ここで、データ出力回路１２においては、上
述のようにトランスファーゲートスイッチＴＧＡ〜ＴＧ
Ｃ（図３）のうち、トランスファーゲートスイッチＴＧ
Ａのみがオンとなっており、インバータＩＮＶＦには、
トランスファーゲートスイッチＴＧＡからの信号ＳＡが
信号ＳＤとして入力される。すなわち、ＤＲＡＭセル２
の通常動作時においては、メモリセル部１０（その他の
回路２０（図３））から出力されたデータは、インバー
タＩＮＶＥに入力され、信号ＳＡとしてトランスファー
ゲートスイッチＴＧＡに入力されると共に、信号ＳＡが
トランスファーゲートスイッチＴＧＡを介して信号ＳＤ
としてインバータＩＮＶＦに入力される（図４（Ｃ）〜
（Ｆ））。

【００４０】このような動作時において、外部入力端子
５に信号ＸＲＡＳを入力し、外部出力端子６から出力信
号ＤＯＵＴが出力されるまでに測定される測定時間ｔ１
（第１の測定時間）は、以下の式（３）で表される。

【００４１】 ｔ１＝ｔＡ＋ｔＢ＋ｔＲＡＣ …………（３）

【００４２】次に、図５を参照して、ＤＲＡＭセル２の
アクセスタイム測定に伴う配線遅延時間を測定するため
の第１の動作について説明する。この動作時には、トラ
ンスファーゲートスイッチＴＧＡ、トランスファーゲー
トスイッチＴＧＢおよびトランスファーゲートスイッチ
ＴＧＣの各駆動信号入力端子に、それぞれ“Ｌ”，
“Ｈ”，“Ｌ”状態の駆動信号ＴＥ１〜ＴＥ３を入力す
ると共に、各駆動信号反転入力端子に、それぞれ
“Ｈ”，“Ｌ”，“Ｈ”状態の駆動信号ＴＥ１１，ＴＥ
２１およびＴＥ３１を入力する。これにより、トランス
ファーゲートスイッチＴＧＡ〜ＴＧＣは、それぞれオ
フ，オン，オフ状態になる。

【００４３】この状態で、ＤＲＡＭセル２に外部入力端
子５から信号ＸＲＡＳを入力する（図５（Ａ））と、外
部入力端子５とＤＲＡＭセル２間の配線による配線遅延
時間ｔＡ（第１の遅延時間）後に、ＤＲＡＭセル２に信
号ＸＲＡＳが入力される（図５（Ｂ））。信号ＸＲＡＳ
が入力されると、図３に示したＤＲＡＭセル２のインバ
ータＩＮＶＡ、インバータＩＮＶＢおよびインバータＩ
ＮＶＣから、それぞれテスト用の信号ＸＲＡＳ１、信号
ＸＲＡＳ２および信号ＸＲＡＳ３が発生する。この状態
で、ＤＲＡＭセル２のデータ出力回路１２においては、
上述のようにトランスファーゲートスイッチＴＧＡ〜Ｔ
ＧＣ（図３）のうち、トランスファーゲートスイッチＴ
ＧＢのみがオンとなっており、インバータＩＮＶＦに
は、トランスファーゲートスイッチＴＧＢからの信号Ｓ
Ｂが信号ＳＤとして入力される（図５（Ｃ）〜
（Ｆ））。このトランスファーゲートスイッチＴＧＢを
介してインバータＩＮＶＦに入力された信号ＳＤは、出
力信号ＤＯＵＴとして外部出力端子６に出力される。こ
こで、ＤＲＡＭセル２内において、ＤＲＡＭセル２に信
号ＸＲＡＳが入力されてから、信号ＸＲＡＳ１を発生
し、トランスファーゲートスイッチＴＧＢを介して出力
信号ＤＯＵＴを出力するまでには、信号ＸＲＡＳ１に関
する配線遅延時間ｔＣ（第１のテスト信号遅延時間）が
生じている（図５（Ｇ））。この配線遅延時間ｔＣは、
インバータＩＮＶＡとインバータＩＮＶＢとの間の信号
経路（第１の信号経路）の配線による遅延時間である。
出力信号ＤＯＵＴは、ＤＲＡＭセル２と外部出力端子６
間の配線遅延時間ｔＢ（第２の遅延時間）後に、外部出
力端子６から外部へ出力される（図５（Ｈ））。

【００４４】このような動作時において、外部入力端子
５に信号ＸＲＡＳを入力し、外部出力端子６から出力信
号ＤＯＵＴが出力されるまでに測定される測定時間ｔ２
（第２の測定時間）は、以下の式（４）で表される。

【００４５】ｔ２＝ｔＡ＋ｔＢ＋ｔＣ …………（４）

【００４６】次に、図６を参照して、ＤＲＡＭセル２の
アクセスタイム測定に伴う配線遅延時間を測定するため
の第２の動作について説明する。この動作時には、トラ
ンスファーゲートスイッチＴＧＡ、トランスファーゲー
トスイッチＴＧＢおよびトランスファーゲートスイッチ
ＴＧＣの各駆動信号入力端子に、それぞれ“Ｌ”，
“Ｌ”，“Ｈ”状態の駆動信号ＴＥ１〜ＴＥ３を入力す
ると共に、各駆動信号反転入力端子に、それぞれ
“Ｈ”，“Ｈ”，“Ｌ”状態の駆動信号ＴＥ１１，ＴＥ
２１およびＴＥ３１を入力する。これにより、トランス
ファーゲートスイッチＴＧＡ〜ＴＧＣは、それぞれオ
フ，オフ，オン状態になる。

【００４７】この状態で、ＤＲＡＭセル２に外部入力端
子５から信号ＸＲＡＳを入力する（図６（Ａ））と、外
部入力端子５とＤＲＡＭセル２間の配線による配線遅延
時間ｔＡ（第１の遅延時間）後に、ＤＲＡＭセル２に信
号ＸＲＡＳが入力される（図６（Ｂ））。信号ＸＲＡＳ
が入力されると、図３に示したＤＲＡＭセル２のインバ
ータＩＮＶＡ、インバータＩＮＶＢおよびインバータＩ
ＮＶＣから、それぞれテスト用の信号ＸＲＡＳ１、信号
ＸＲＡＳ２および信号ＸＲＡＳ３が発生する。この状態
で、ＤＲＡＭセル２のデータ出力回路１２においては、
上述のようにトランスファーゲートスイッチＴＧＡ〜Ｔ
ＧＣ（図３）のうち、トランスファーゲートスイッチＴ
ＧＣのみがオンとなっており、インバータＩＮＶＦに
は、トランスファーゲートスイッチＴＧＣからの信号Ｓ
Ｃが信号ＳＤとして入力される（図６（Ｃ）〜
（Ｆ））。このトランスファーゲートスイッチＴＧＣを
介してインバータＩＮＶＦに入力された信号ＳＤは、出
力信号ＤＯＵＴとして外部出力端子６に出力される。こ
こで、トランスファーゲートスイッチＴＧＣに入力され
る信号ＳＣは、インバータＩＮＶＡ、インバータＩＮＶ
ＢおよびインバータＩＮＶＣからなる信号経路（第２の
信号経路）を経由しているため、配線遅延時間ｔＣ×３
（第２のテスト信号遅延時間）が生じる。すなわち、Ｄ
ＲＡＭセル２内において、ＤＲＡＭセル２に信号ＸＲＡ
Ｓが入力されてから、信号ＸＲＡＳ１〜ＸＲＡＳ３を発
生し、トランスファーゲートスイッチＴＧＣを介して出
力信号ＤＯＵＴを出力するまでには、信号ＸＲＡＳ１〜
ＸＲＡＳ３に関する配線遅延時間ｔＣ×３が生じている
（図６（Ｇ））。出力信号ＤＯＵＴは、ＤＲＡＭセル２
と外部出力端子６間の配線遅延時間ｔＢ（第２の遅延時
間）後に、外部出力端子６から外部へ出力される（図６
（Ｈ））。

【００４８】このような動作時において、外部入力端子
５に信号ＸＲＡＳを入力し、外部出力端子６から出力信
号ＤＯＵＴが出力されるまでに測定される測定時間ｔ３
（第３の測定時間）は、以下の式（５）で表される。

【００４９】 ｔ３＝ｔＡ＋ｔＢ＋ｔＣ×３ …………（５）

【００５０】以上の３つの測定結果で得られた式（３）
〜式（５）より、ＤＲＡＭセル２のアクセスタイムｔＲ
ＡＣは、以下の式（６）で求めることができる。

【００５１】 ｔＲＡＣ＝ｔ１−（ｔ２×３−ｔ３）／２ …………（６）

【００５２】以上説明したように、本実施の形態によれ
ば、ＤＲＡＭセル２内に、動作信号（信号ＸＲＡＳ）が
外部入力端子５からＤＲＡＭセル２に入力されるまでに
要する第１の遅延時間（時間ｔＡ）と、ＤＲＡＭセル２
が動作信号に応じた処理を行うことにより出力した出力
信号（信号ＤＯＵＴ）がＤＲＡＭセル２からシステムＬ
ＳＩ１の外部出力端子６を介して外部に出力されるまで
に要する第２の遅延時間（時間ｔＢ）とを含むアクセス
タイム測定に伴う遅延時間を測定するための回路を設け
るようにしたので、システムＬＳＩ化することによって
生じたシステムＬＳＩ１内部の配線による遅延時間の影
響を除外して、ＤＲＡＭセル２の正確なアクセスタイム
の測定が可能となる。また、遅延時間を測定するための
回路を、ＤＲＡＭセル２内に組み込むようにしたので、
従来のようにＤＲＡＭセル２以外にアクセスタイム測定
用のテスト回路を設ける必要がなくなり、システムＬＳ
Ｉ１全体のチップサイズの縮小化が可能となる。更に、
この遅延時間を測定するための回路を、インバータやト
ランスファーゲートスイッチなどを用いた簡単な構成と
したので、システムＬＳＩ１内部のレイアウト面積の縮
小化を図ることが可能となる。

【００５３】このように、本実施の形態によれば、シス
テムＬＳＩ１としての構成の複雑化を招くことなく、Ｄ
ＲＡＭセル２について、アクセスタイム測定に伴う遅延
時間を除外した正確なアクセスタイム（時間ｔＲＡＣ）
を測定することができる。

【００５４】なお、本発明は、上記実施の形態に限定さ
れず種々の変形実施が可能である。例えば、本発明は、
上記実施の形態で示したようなＤＲＡＭセル２のアクセ
スタイムを測定する場合に限らず、ＳＲＡＭ（スタティ
ックＲＡＭ）等、他の回路のアクセスタイムを測定する
場合にも適用することが可能である。

【００５５】

【発明の効果】以上説明したように、請求項１ないし３
のいずれか１に記載のアクセスタイム測定回路によれ
ば、システムＬＳＩに搭載された被測定回路内に、動作
信号が外部から被測定回路に入力されるまでに要する第
１の遅延時間と、被測定回路が動作信号に応じた処理を
行うことにより出力した出力信号が被測定回路からシス
テムＬＳＩの外部に出力されるまでに要する第２の遅延
時間とを含むアクセスタイムの測定に伴う遅延時間を測
定するための遅延時間測定回路を設けるようにしたの
で、システムＬＳＩとしての構成の複雑化を招くことな
く、システムＬＳＩに搭載された被測定回路について、
アクセスタイム測定に伴う遅延時間を除外した正確なア
クセスタイムを測定することができるという効果を奏す
る。

【００５６】また、請求項４記載のアクセスタイム測定
方法によれば、システムＬＳＩの外部より動作信号を入
力してから、被測定回路において動作信号に応じた処理
を行うことにより出力された出力信号がシステムＬＳＩ
の外部に出力されるまでに要する第１の測定時間を測定
するステップと、動作信号の入力に応じて被測定回路内
に設けられた遅延時間測定回路においてアクセスタイム
の測定に伴う遅延時間を測定するためのテスト信号を発
生するステップと、動作信号が外部より被測定回路に入
力されるまでに要する第１の遅延時間と、テスト信号が
第１の信号経路を経ることによって生じた第１のテスト
信号遅延時間と、被測定回路が動作信号に応じた処理を
行うことにより出力した出力信号が被測定回路からシス
テムＬＳＩの外部に出力されるまでに要する第２の遅延
時間とからなる第２の測定時間を測定するステップと、
第１の遅延時間と、第２の遅延時間と、テスト信号が第
２の信号経路を経ることによって生じた第２のテスト信
号遅延時間とからなる第３の測定時間を測定するステッ
プと、第１の測定時間、第２の測定時間および第３の測
定時間に基づいて被測定回路のアクセスタイムを求める
ステップとを含むようにしたので、システムＬＳＩとし
ての構成の複雑化を招くことなく、システムＬＳＩに搭
載された被測定回路について、アクセスタイム測定に伴
う遅延時間を除外した正確なアクセスタイムを測定する
ことができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るアクセスタイム測
定回路を備えたシステムＬＳＩの構成を示すブロック図
である。

【図２】図１に示したシステムＬＳＩにおけるＤＲＡＭ
セルの詳細な構成を示すブロック図である。

【図３】図１に示したシステムＬＳＩにおけるＤＲＡＭ
セルのアクセスタイムを測定するための回路についての
構成を示すブロック図である。

【図４】図３に示したＤＲＡＭセル部に入力される各信
号の通常動作時におけるタイミングを示す説明図であ
る。

【図５】図３に示したＤＲＡＭセル部において、配線遅
延時間の測定のための第１の動作時に入力される各信号
のタイミングを示す他の説明図である。

【図６】図３に示したＤＲＡＭセル部において、配線遅
延時間の測定のための第２の動作時に入力される各信号
のタイミングを示す他の説明図である。

【図７】従来のシステムＬＳＩの構成を示すブロック図
である。

【図８】図７に示したシステムＬＳＩにおけるＤＲＡＭ
セル部に入力される信号のタイミングについて示す説明
図である。

【図９】アクセスタイム測定のためのテスト回路を備え
た従来のシステムＬＳＩの構成を示すブロック図であ
る。

【図１０】図９に示したシステムＬＳＩにおけるＤＲＡ
Ｍセル部およびテスト回路に入力される各信号のタイミ
ングについて示す説明図である。

【符号の説明】

１…システムＬＳＩ、２…ＤＲＡＭセル、３，４…ロジ
ック回路部、５…外部入力端子、６…外部出力端子、１
０…メモリセル部、１１…データ入力回路、１２…デー
タ出力回路、１３…センスアンプ・カラムスイッチ部、
１４Ｘ，１４Ｙ…クロックジェネレータ、１５Ｘ…Ｘア
ドレス入力回路、１５Ｙ…Ｙアドレス入力回路、１６Ｘ
…Ｘデコーダ、１６Ｙ…Ｙデコーダ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 システムＬＳＩに搭載された被測定回路
   に前記システムＬＳＩの外部から動作信号を入力したと
   きに、前記被測定回路において前記動作信号に応じた処
   理を行うのに要するアクセスタイムを測定するアクセス
   タイム測定回路であって、 前記被測定回路内に設けられると共に、前記動作信号が
   外部から前記被測定回路に入力されるまでに要する第１
   の遅延時間と、前記被測定回路が前記動作信号に応じた
   処理を行うことにより出力した出力信号が前記被測定回
   路から前記システムＬＳＩの外部に出力されるまでに要
   する第２の遅延時間とを含む前記アクセスタイムの測定
   に伴う遅延時間を測定するための遅延時間測定回路を備
   えたことを特徴とするアクセスタイム測定回路。
2. 【請求項２】 前記遅延時間測定回路は、 前記動作信号の入力に応じて、複数のテスト信号を発生
   するテスト信号発生手段と、 このテスト信号発生手段によって発生された複数のテス
   ト信号の出力状態を切り替えるスイッチ手段とを有する
   ことを特徴とする請求項１記載のアクセスタイム測定回
   路。
3. 【請求項３】 前記テスト信号発生手段は、複数のイン
   バータからなり、 前記スイッチ手段は、複数のトランスファーゲートスイ
   ッチからなることを特徴とする請求項２記載のアクセス
   タイム測定回路。
4. 【請求項４】 システムＬＳＩに搭載された被測定回路
   に前記システムＬＳＩの外部から動作信号を入力したと
   きに、前記被測定回路において前記動作信号に応じた処
   理を行うのに要するアクセスタイムを測定するアクセス
   タイム測定方法であって、 前記システムＬＳＩの外部より動作信号を入力してか
   ら、前記被測定回路において前記動作信号に応じた処理
   を行うことにより出力された出力信号が前記システムＬ
   ＳＩの外部に出力されるまでに要する第１の測定時間を
   測定するステップと、 前記動作信号の入力に応じて前記被測定回路内に設けら
   れた遅延時間測定回路において前記アクセスタイムの測
   定に伴う遅延時間を測定するためのテスト信号を発生す
   るステップと、 前記動作信号が外部より前記被測定回路に入力されるま
   でに要する第１の遅延時間と、前記テスト信号が第１の
   信号経路を経ることによって生じた第１のテスト信号遅
   延時間と、前記被測定回路が前記動作信号に応じた処理
   を行うことにより出力した出力信号が前記被測定回路か
   ら前記システムＬＳＩの外部に出力されるまでに要する
   第２の遅延時間とからなる第２の測定時間を測定するス
   テップと、 前記第１の遅延時間と、前記第２の遅延時間と、前記テ
   スト信号が第２の信号経路を経ることによって生じた第
   ２のテスト信号遅延時間とからなる第３の測定時間を測
   定するステップと、 前記第１の測定時間、第２の測定時間および第３の測定
   時間に基づいて前記被測定回路のアクセスタイムを求め
   るステップとを含むことを特徴とするアクセスタイム測
   定方法。