CN102545848B - 带锁存功能的迟滞比较器 - Google Patents

Abstract

本发明公开了一种迟滞比较器，包括第一级放大模块、正反馈模块、锁存模块、双端输入转单端输出模块、输出驱动模块。本发明迟滞比较器和传统的迟滞比较器相比增加了锁存模块，在迟滞比较器不工作的时候可以将输出信号锁定在高电平，从而避免输入信号的干扰造成输出波动。在迟滞比较器锁定的同时，其中的部分电路不消耗电流，也节省了功耗。

Description

带锁存功能的迟滞比较器

技术领域

本发明涉及一种模拟集成电路中的迟滞比较器。

背景技术

迟滞比较器(regenerative comparator)又称施密特触发器(Schmitttrigger)，因能滤除干扰噪声而获得广泛应用。

请参见图1，这是一种现有的迟滞比较器的具体实现电路，包括第一级放大模块、正反馈模块、双端输入转单端输出模块、输出驱动模块。其具体电路结构如下：

晶体管一M1的栅极接偏置电压一VB1，源极接地；

晶体管二M2的栅极接正输入端IN+，源极接晶体管一M1的漏极；

晶体管三M3的栅极接负输入端IN-，源极接晶体管一M1的漏极；

晶体管四M4的栅极和漏极相连并和晶体管二M2的漏极相连，晶体管四M4的源极接工作电压VDD；

晶体管五M5的栅极和漏极相连并和晶体管三M3的漏极相连，晶体管五M5的源极接工作电压VDD；

晶体管六M6的栅极和漏极相连，源极接地；

晶体管七M7的漏极和晶体管六M6的栅极相连，晶体管七M7的源极接地；

晶体管八M8的栅极和晶体管六M6的栅极相连，晶体管八M8的漏极和晶体管七M7的栅极相连，晶体管八M8的源极接地；

晶体管九M9的栅极和漏极相连并和晶体管七M7的栅极相连，晶体管九M9的源极接地；

晶体管十M10的栅极和晶体管二M2的漏极相连，晶体管十M10的漏极和晶体管六M6的栅极相连，晶体管十M10的源极接工作电压VDD；

晶体管十一M11的栅极和晶体管三M3的漏极相连，晶体管十一M11的漏极和晶体管七M7的栅极相连，晶体管十一M11的源极接工作电压VDD；

晶体管十二M12的栅极接接偏置电压二VB2，源极接地；

晶体管十三M13的栅极和晶体管六M6的栅极相连，晶体管十三M13的源极和晶体管十二M12的漏极相连；

晶体管十四M14的栅极和晶体管七M7的栅极相连，晶体管十四M14的源极和晶体管十二M12的漏极相连；

晶体管十五M15的栅极和漏极相连并和晶体管十三M13的漏极相连，晶体管十五M15的源极接工作电压VDD；

晶体管十六M16的栅极和晶体管十三M13的漏极相连，晶体管十六M16的漏极和晶体管十四M14的漏极相连，晶体管十六M16的源极接工作电压VDD；

晶体管十七M17的栅极和晶体管十四M14的漏极相连，晶体管十七M17的源极接地；

晶体管十八M18的栅极和晶体管十四M14的漏极相连，晶体管十八M18的漏极和晶体管十七M17的漏极相连，晶体管十八M18的源极接工作电压VDD；

晶体管十九M19的栅极和晶体管十七M17的漏极相连，晶体管十九M19的源极接地；

晶体管二十M20的栅极和晶体管十七M17的漏极相连，晶体管二十M20的漏极和晶体管十九M19的漏极相连并作为信号输出端OUT，晶体管二十M20的源极接工作电压VDD。

其中，第一级放大模块包括晶体管一M1至晶体管五M5，正反馈模块包括晶体管六M6至晶体管十一M11，双端输入转单端输出模块包括晶体管十二M12至晶体管十六M16，输出驱动模块包括晶体管十七M17至晶体管二十M20。

其中，晶体管一M1、晶体管二M2、晶体管三M3、晶体管六M6、晶体管七M7、晶体管八M8、晶体管九M9、晶体管十二M12、晶体管十三M13、晶体管十四M14、晶体管十七M17、晶体管十九M19均为NMOS晶体管。

其中，晶体管四M4、晶体管五M5、晶体管十M10、晶体管十一M11、晶体管十五M15、晶体管十六M16、晶体管十八M18、晶体管二十M20均为PMOS晶体管。

图1所示的迟滞比较器是在放大回路中加上正反馈，使得输入电压的阈值会根据输入信号而变化，从而具有滤除噪声的功能，即迟滞功能。然而在某些电路中，例如RFID(射频识别)电路，有时不需要迟滞比较器工作，但是迟滞比较器的输入端仍然有信号输入，这会使得迟滞比较器的输出端的状态不稳定，从而影响系统稳定。

发明内容

本发明所要解决的技术问题是提供一种带锁存功能的迟滞比较器，当迟滞比较器不需要工作的时候，锁存模块可以将输出信号稳定在高电平状态，从而不影响系统稳定。

为解决上述技术问题，本发明带锁存功能的迟滞比较器包括第一级放大模块、正反馈模块、锁存模块、双端输入转单端输出模块、输出驱动模块，正反馈模块使第一级放大模块对一对差分输入信号放大后的信号产生迟滞效应后输出，正反馈模块输出的两个信号送给双端输入转单端输出模块；锁存模块用来控制双端输入转单端输出模块是否工作；

具体电路结构为：

晶体管一的栅极接偏置电压一，源极接地；

晶体管二的栅极接正输入端，源极接晶体管一的漏极；

晶体管三的栅极接负输入端，源极接晶体管一的漏极；

晶体管四的栅极和漏极相连并和晶体管二的漏极相连，晶体管四的源极接工作电压；

晶体管五的栅极和漏极相连并和晶体管三的漏极相连，晶体管五的源极接工作电压；

晶体管六的栅极和漏极相连，源极接地；

晶体管七的漏极和晶体管六的栅极相连，晶体管七的源极接地；

晶体管八的栅极和晶体管六的栅极相连，晶体管八的漏极和晶体管七的栅极相连，晶体管八的源极接地；

晶体管九的栅极和漏极相连并和晶体管七的栅极相连，晶体管九的源极接地；

晶体管十的栅极和晶体管二的漏极相连，晶体管十的漏极和晶体管六的栅极相连，晶体管十的源极接工作电压；

晶体管十一的栅极和晶体管三的漏极相连，晶体管十一的漏极和晶体管七的栅极相连，晶体管十一的源极接工作电压；

晶体管二十一的漏极和晶体管六的栅极相连，晶体管二十一的源极接地；

晶体管二十二的栅极和晶体管二十一的栅极相连并接锁存模块的控制电压，晶体管二十二的漏极和晶体管七的栅极相连，晶体管二十二的源极接地；

晶体管十二的栅极接偏置电压二，源极接地；

晶体管十三的栅极和晶体管六的栅极相连，晶体管十三的源极和晶体管十二的漏极相连；

晶体管十四的栅极和晶体管七的栅极相连，晶体管十四的源极和晶体管十二的漏极相连；

晶体管十五的栅极和漏极相连并和晶体管十三的漏极相连，晶体管十五的源极接工作电压；

晶体管十六的栅极和晶体管十三的漏极相连，晶体管十六的漏极和晶体管十四的漏极相连，晶体管十六的源极接工作电压；

晶体管十七的栅极和晶体管十四的漏极相连，晶体管十七的源极接地；

晶体管十八的栅极和晶体管十四的漏极相连，晶体管十八的漏极和晶体管十七的漏极相连，晶体管十八的源极接工作电压；

晶体管十九的栅极和晶体管十七的漏极相连，晶体管十九的源极接地；

晶体管二十的栅极和晶体管十七的漏极相连，晶体管二十的漏极和晶体管十九的漏极相连并作为信号输出端，晶体管二十的源极接工作电压；

所述第一级放大模块包括晶体管一至晶体管五，所述正反馈模块包括晶体管六至晶体管十一，所述锁存模块包括晶体管二十一至晶体管二十二，所述双端输入转单端输出模块包括晶体管十二至晶体管十六，所述输出驱动模块包括晶体管十七至晶体管二十。

本发明迟滞比较器和传统的迟滞比较器相比增加了锁存模块，在迟滞比较器不工作的时候可以将输出信号锁定在高电平，从而避免输入信号的干扰造成输出波动。在迟滞比较器锁定的同时，其中的部分电路不消耗电流，也节省了功耗。

附图说明

图1是现有的迟滞比较器的具体实现电路；

图2是本发明迟滞比较器的具体实现电路。

图中附图标记说明：

M1～M22分别为晶体管一至晶体管二十二；IN+、IN-分别为一对差分信号的正、负输入端；OUT为信号输出端；VB1、VB2分别为偏置电压一、偏置电压二；VB3为锁存模块的控制电压；VDD为工作电压。

具体实施方式

请参阅图2，这是本发明迟滞比较器的具体实现电路，包括第一级放大模块、正反馈模块、锁存模块、双端输入转单端输出模块、输出驱动模块。其具体电路结构如下：

晶体管一M1的栅极接偏置电压一VB1，源极接地；

晶体管二M2的栅极接正输入端IN+，源极接晶体管一M1的漏极；

晶体管三M3的栅极接负输入端IN-，源极接晶体管一M1的漏极；

晶体管四M4的栅极和漏极相连并和晶体管二M2的漏极相连，晶体管四M4的源极接工作电压VDD；

晶体管五M5的栅极和漏极相连并和晶体管三M3的漏极相连，晶体管五M5的源极接工作电压VDD；

晶体管六M6的栅极和漏极相连，源极接地；

晶体管七M7的漏极和晶体管六M6的栅极相连，晶体管七M7的源极接地；

晶体管八M8的栅极和晶体管六M6的栅极相连，晶体管八M8的漏极和晶体管七M7的栅极相连，晶体管八M8的源极接地；

晶体管九M9的栅极和漏极相连并和晶体管七M7的栅极相连，晶体管九M9的源极接地；

晶体管十M10的栅极和晶体管二M2的漏极相连，晶体管十M10的漏极和晶体管六M6的栅极相连，晶体管十M10的源极接工作电压VDD；

晶体管十一M11的栅极和晶体管三M3的漏极相连，晶体管十一M11的漏极和晶体管七M7的栅极相连，晶体管十一M11的源极接工作电压VDD；

晶体管二十一M21的漏极和晶体管六M6的栅极相连，晶体管二十一M21的源极接地；

晶体管二十二M22的栅极和晶体管二十一M21的栅极相连并接锁存模块的控制电压VB3，晶体管二十二M22的漏极和晶体管七M7的栅极相连，晶体管二十二M22的源极接地；

晶体管十二M12的栅极接偏置电压二VB2，源极接地；

晶体管十三M13的栅极和晶体管六M6的栅极相连，晶体管十三M13的源极和晶体管十二M12的漏极相连；

晶体管十四M14的栅极和晶体管七M7的栅极相连，晶体管十四M14的源极和晶体管十二M12的漏极相连；

晶体管十五M15的栅极和漏极相连并和晶体管十三M13的漏极相连，晶体管十五M15的源极接工作电压VDD；

晶体管十六M16的栅极和晶体管十三M13的漏极相连，晶体管十六M16的漏极和晶体管十四M14的漏极相连，晶体管十六M16的源极接工作电压VDD；

晶体管十七M17的栅极和晶体管十四M14的漏极相连，晶体管十七M17的源极接地；

晶体管十八M18的栅极和晶体管十四M14的漏极相连，晶体管十八M18的漏极和晶体管十七M17的漏极相连，晶体管十八M18的源极接工作电压VDD；

晶体管十九M19的栅极和晶体管十七M17的漏极相连，晶体管十九M19的源极接地；

晶体管二十M20的栅极和晶体管十七M17的漏极相连，晶体管二十M20的漏极和晶体管十九M19的漏极相连并作为信号输出端OUT，晶体管二十M20的源极接工作电压VDD。

其中，第一级放大模块包括晶体管一M1至晶体管五M5，正反馈模块包括晶体管六M6至晶体管十一M11，锁存模块包括晶体管二十一M21至晶体管二十二M22，双端输入转单端输出模块包括晶体管十二M12至晶体管十六M16，输出驱动模块包括晶体管十七M17至晶体管二十M20。

其中，晶体管一M1、晶体管二M2、晶体管三M3、晶体管六M6、晶体管七M7、晶体管八M8、晶体管九M9、晶体管十二M12、晶体管十三M13、晶体管十四M14、晶体管十七M17、晶体管十九M19、晶体管二十一M21、晶体管二十二M22均为NMOS晶体管。

其中，晶体管四M4、晶体管五M5、晶体管十M10、晶体管十一M11、晶体管十五M15、晶体管十六M16、晶体管十八M18、晶体管二十M20均为PMOS晶体管。

本发明迟滞比较器的工作原理如下：第一级放大模块将一对差分输入信号进行放大，其输出电压输入到正反馈模块中。正反馈模块对信号进行处理，产生迟滞效果，其输出端输入到双端输入转单端输出模块中。这两个信号同时经过锁存模块中的两个晶体管连接到地。双端输入转单端输出模块将输入的两个信号转换成单端的输出信号，最后送到输出驱动模块中。最后的比较信号由输出驱动模块输出。

具体而言，第一级放大模块中，晶体管一M1的栅极接偏置电压一VB1，给第一级放大模块提供稳定的工作电流。晶体管二M2、晶体管三M3为NMOS结构的一对差分输入端。晶体管四M4、晶体管五M5作为负载，该负载采用二极管连接方式即将晶体管的栅极和漏极相连。晶体管四M4、晶体管五M5的漏极作为输出端。

正反馈模块中，晶体管十M10、晶体管十一M11为PMOS结构的输入端，采用二极管连接方式的晶体管六M6和晶体管九M9作为负载，晶体管七M7和晶体管八M8的栅极交叉连接作为正反馈。具体设计过程中晶体管七M7和晶体管八M8的宽长比均要大于晶体管六M6和晶体管九M9的宽长比，这样能较好地产生迟滞效果。晶体管六M6和晶体管九M9的漏极作为双端输入转单端输出模块的输入信号，同时将这两个输入信号通过晶体管二十一M21和晶体管二十二M22连接到地。

当迟滞比较器正常工作的时候，这时锁存模块的控制电压VB3设置为低电平，使得晶体管二十一M21和晶体管二十二M22截止，正反馈模块的输出信号顺利输入到后续模块中。当迟滞比较器不需要工作的时候，将锁存模块的控制电压VB3设置为高电平，使得晶体管二十一M21和晶体管二十二M22处于导通状态，将晶体管十三M13和晶体管十四M14的栅极强制固定在低电平，使得晶体管十三M13和晶体管十四M14截止。这样就使得双端输入转单端输出模块的输出信号稳定在高电平。该高电平输出通过输出驱动模块后，迟滞比较器的输出就稳定在高电平状态了，就不会影响系统的稳定。

当锁存模块中的晶体管二十一M21和晶体管二十二M22导通后，就使得双端输入转单端输出模块和输出驱动模块截止，从而节省了电路的功耗。

下面分析正反馈模块的迟滞效应，假设流过晶体管十M10的电流为I₁₀，晶体管十M10的漏端电压为V+，流过晶体管十一M11的电流为I₁₁，晶体管十一M11的漏端电压为V-。如果I₁₀远大于I₁₁，晶体管六M6和晶体管八M8导通，晶体管七M7和晶体管九M9截止，则I₁₀＝I₆+I₇，I11＝I₈+I₉，其中I₆～I₉分别表示流过晶体管六M6至晶体管九M9的电流。此时V-近似为0，V+的电压由晶体管六M6的栅极电压V_gs6决定： $I_{10}=I_6=\frac{1}{2}{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_6{(V_{\mathrm{gs}6}-V_{\mathrm{th}})}^2=\frac{{\mathrm{\β}}_6}{2}{(V_{+}-V_{\mathrm{th}})}^2.$ 当I₁₁电流增加而I₁₀的电流减小的时候，I₁₀的减小导致V+的降低，V+的降低最终会导致电路的输出状态发生转换，使得晶体管八M8截止，发生在临界转换状态时临界电流如下： $I_{11}=I_8=\frac{1}{2}{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_8{(V_{\mathrm{gs}8}-V_{\mathrm{th}})}^2=\frac{{\mathrm{\β}}_8}{2}{(V_{+}-V_{\mathrm{th}})}^2,$ 所以得到： $I_{11}=\frac{{\mathrm{\β}}_8}{{\mathrm{\β}}_6}{I}_{10},$ 当反过来推导的时候，而β₇＝β₈，β₆＝β₉。如果β₈不等于β₆，那么比较器就具有迟滞效应。

本发明所述带锁存功能的迟滞比较器，特别适合用于13.56MHz的RFID电路中。由于在标签工作过程中，迟滞比较器的输入端始终有输入信号，使的迟滞比较器的输出信号也一直跟着变化，会影响系统稳定，本发明所述迟滞比较器有效解决了这个问题，使得迟滞比较器的输出信号始终保持在高电平状态，且节省了电路的功耗。

虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合。

Claims (3)

1.一种带锁存功能的迟滞比较器，其特征是，包括第一级放大模块、正反馈模块、锁存模块、双端输入转单端输出模块、输出驱动模块；正反馈模块使第一级放大模块对一对差分输入信号放大后的信号产生迟滞效应后输出，正反馈模块输出的两个信号送给双端输入转单端输出模块；锁存模块用来控制双端输入转单端输出模块是否工作；

具体电路结构为：

晶体管一的栅极接偏置电压一，源极接地；

晶体管二的栅极接正输入端，源极接晶体管一的漏极；

晶体管三的栅极接负输入端，源极接晶体管一的漏极；

晶体管四的栅极和漏极相连并和晶体管二的漏极相连，晶体管四的源极接工作电压；

晶体管五的栅极和漏极相连并和晶体管三的漏极相连，晶体管五的源极接工作电压；

晶体管六的栅极和漏极相连，源极接地；

晶体管七的漏极和晶体管六的栅极相连，晶体管七的源极接地；

晶体管八的栅极和晶体管六的栅极相连，晶体管八的漏极和晶体管七的栅极相连，晶体管八的源极接地；

晶体管九的栅极和漏极相连并和晶体管七的栅极相连，晶体管九的源极接地；

晶体管十的栅极和晶体管二的漏极相连，晶体管十的漏极和晶体管六的栅极相连，晶体管十的源极接工作电压；

晶体管十一的栅极和晶体管三的漏极相连，晶体管十一的漏极和晶体管七的栅极相连，晶体管十一的源极接工作电压；

晶体管二十一的漏极和晶体管六的栅极相连，晶体管二十一的源极接地；

晶体管二十二的栅极和晶体管二十一的栅极相连并接锁存模块的控制电压，晶体管二十二的漏极和晶体管七的栅极相连，晶体管二十二的源极接地；

晶体管十二的栅极接偏置电压二，源极接地；

晶体管十三的栅极和晶体管六的栅极相连，晶体管十三的源极和晶体管十二的漏极相连；

晶体管十四的栅极和晶体管七的栅极相连，晶体管十四的源极和晶体管十二的漏极相连；

晶体管十五的栅极和漏极相连并和晶体管十三的漏极相连，晶体管十五的源极接工作电压；

晶体管十六的栅极和晶体管十三的漏极相连，晶体管十六的漏极和晶体管十四的漏极相连，晶体管十六的源极接工作电压；

晶体管十七的栅极和晶体管十四的漏极相连，晶体管十七的源极接地；

晶体管十八的栅极和晶体管十四的漏极相连，晶体管十八的漏极和晶体管十七的漏极相连，晶体管十八的源极接工作电压；

晶体管十九的栅极和晶体管十七的漏极相连，晶体管十九的源极接地；

晶体管二十的栅极和晶体管十七的漏极相连，晶体管二十的漏极和晶体管十九的漏极相连并作为信号输出端，晶体管二十的源极接工作电压；

所述第一级放大模块包括晶体管一至晶体管五，所述正反馈模块包括晶体管六至晶体管十一，所述锁存模块包括晶体管二十一至晶体管二十二，所述双端输入转单端输出模块包括晶体管十二至晶体管十六，所述输出驱动模块包括晶体管十七至晶体管二十。

2.根据权利要求1所述的带锁存功能的迟滞比较器，其特征是，所述晶体管一、晶体管二、晶体管三、晶体管六、晶体管七、晶体管八、晶体管九、晶体管十二、晶体管十三、晶体管十四、晶体管十七、晶体管十九、晶体管二十一、晶体管二十二均为NMOS晶体管；

所述晶体管四、晶体管五、晶体管十、晶体管十一、晶体管十五、晶体管十六、晶体管十八、晶体管二十均为PMOS晶体管。

3.根据权利要求1所述的带锁存功能的迟滞比较器，其特征是，当需要迟滞比较器工作的时候，将锁存模块的控制电压设置为低电平，使得晶体管二十一和晶体管二十二截止；

当不需要迟滞比较器工作的时候，将锁存模块的控制电压设置为高电平，使得晶体管二十一和晶体管二十二处于导通状态；

这样就使得双端输入转单端输出模块的输出信号稳定在高电平。